以下、本発明の実施形態について説明する。
本発明の第1の実施形態に係る薄膜半導体装置の製造方法は、活性層となる結晶化された半導体薄膜の上層部にイオン注入してアモルファス化し、下層部を結晶化された半導体薄膜として残した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、更に不純物の活性化のための熱処理を行うことを特徴とする。
アモルファス化のためのイオン注入は、Si、Ge、Ar、As、Sb、In及びKrからなる群から選ばれた少なくとも一つの原子をイオン注入することにより行うことができる。
また、不純物の活性化のための熱処理は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法により実施される。結晶質半導体層中の不純物活性化処理を、より促進するためである。
ガラス基板上に形成された薄膜トランジスタの不純物領域を、600℃以下より好ましくは500℃以下の温度で活性化を試みる場合、単純に不純物のドーピングを行った後に熱処理を行っただけでは、活性化率が数%となってしまい、結果、不純物注入領域が非常に高抵抗となって、薄膜トランジスタの電流駆動能力を著しく低下させてしまう。活性化率が低下する理由は、(1)原子の拡散が低速であるため、不純物が結晶格子のサイトに配置できないためと、(2)不純物注入時に破壊された結晶が、500℃程度の温度では容易に修復(再結晶化)されないためである。
そこで、シリコン、ゲルマニウム等の原子を適切な条件でイオン注入し、多結晶半導体薄膜の不純物注入領域の結晶を原子オーダーで意図的に破砕してアモルファス化する。アモルファス化された領域は、通常の多結晶半導体薄膜に比べて(1)原子の拡散係数が増大すると共に、(2)より低温でも原子の拡散が起きるという特性を持つようになる。この特性により、アモルファス化領域では500℃でも再結晶化が促進され、不純物が結晶サイトに配置され、電気伝導に寄与するようになる。
その結果、単純に不純物を注入するだけの場合に比べて、活性化率が高くなる。なお、この工程はプリアモルファス化注入(Pre−amorphization Implants、以下PAIと省略)とも呼ばれている。
PAIの実施に当たっては、半導体薄膜を完全にはアモルファス化させないような条件で行われる。本発明者らは、半導体薄膜を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなってしまうため、後の熱処理によっても結晶性が回復できないことを見出した。半導体薄膜を完全にはアモルファス化させないような条件とは、結晶化された領域を少なくとも一部残すようにアモルファス化させることである。最適なPAIの条件は、薄膜半導体層の膜厚、表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及びシリコンまたはゲルマニウムの加速電圧とドーズ量を適宜調整することにより、達成することができる。最適なPAIは、結晶化された半導体薄膜の上層部にSi、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子をイオン注入してアモルファス化し、下層部を結晶化された半導体薄膜として残すことである。PAI工程の実施例は、下層部に結晶化された半導体薄膜の状態を残すように結晶化された半導体薄膜の上層部にSi、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子をイオン注入してアモルファス化する。
例えば、薄膜半導体層として、膜厚100nmのシリコン(Si)半導体薄膜を用い、この半導体薄膜への注入種としてシリコンを使用する場合、イオン注入の加速電圧は、30〜90keVが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、10〜30nmが好ましく、注入種としてのSiのドーズ量は、1.0×1014〜2×1015/cm−2が好ましい。
本発明の第1の実施形態では、ソース・ドレイン領域形成のためのN型およびP型の不純物の高濃度のドーピングを行った後にアニール処理が行われる。このアニール処理法としては、ファーネスアニール、或いはランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法が挙げられる。
ファーネスアニールとは、通常、複数枚の基板を等しい空隙を設けて石英もしくはSiCの治具に配列して、高温の筒状の炉の中に挿入して、周囲のヒーターからの輻射・対流熱を受けて熱せられる方式である。
ランプ光の照射によるアニールは、例えば熱源にフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。
フラッシュランプには、キセノンフラッシュランプを用いることができ、レーザアニールとしては、KrFエキシマレーザを用いることができる。
また、これらのランプ光の照射によるアニール及びレーザアニールは、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体薄膜から熱伝導により一定の昇温が見られる。
なお、ファーネスアニールは、500〜550℃程度で行うことが望ましく、低温短時間アニールは、400〜550℃程度で行うことが望ましい。ファーネスアニールの場合に500℃未満、低温短時間アニールの場合に400℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、550℃を超えると、ガラス基板が耐えることが困難となる。
本発明の第2の実施形態では、アニール処理が、表面に熱吸収層を形成した状態で行われる。この熱吸収層は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法によって効率的に熱吸収を生じせしめ、それを均一に保持させるために形成される。
熱吸収層としては、カーボン膜、Ti、TiN、MoW、Ta等の高融点金属を用いることができる。熱吸収層の役割として、照射された光を透過させないことが望まれるので、照射される光に含まれる波長成分を考慮して、通常は100nm以上の膜厚が用いられる。
本発明の第3の実施形態に係る薄膜半導体装置の製造方法は、活性層(少なくともチャネル領域)となる結晶化領域の膜厚方向の上層部を非結晶化例えばSi、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子例えばシリコンをイオン注入して非結晶化した後、チャネルドーピング用不純物のイオン注入を行い、次いでチャネルドーピング用不純物の活性化のための低温による第1の熱処理を行い、更に上記結晶化領域の少なくともソース領域・ドレイン領域の膜厚方向の上層部を非結晶化例えばSi、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子例えばシリコンをイオン注入した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、次いで不純物の活性化のための低温による第2の熱処理を行うことを特徴とする。
結晶化された半導体層の非結晶化工程として上記シリコンなどのイオン注入は、半導体層の結晶性を向上させる前工程と共に、半導体層に注入した不純物の活性化率を高めるための前工程として行われる。
即ち、後の工程でTFTの閾値特性を決定するチャネルドーピングや、ソース・ドレイン領域形成のための不純物の高濃度のドーピングをイオン注入で行った際には、半導体層に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえないという問題を、あらかじめ定められたチャネル領域およびソース・ドレイン領域などの当該領域に前処理工程としてSiなどの原子をイオン注入してアモルファス化し、このアモルファス化されたチャネル領域およびソース・ドレイン領域に不純物ヲドーピングすることにより解決するものである。
非晶質半導体をレーザー照射により結晶質半導体へ変換した薄膜層を具備する薄膜トランジスタのしきい値制御を目的とした、チャネル部分への不純物注入は、非晶質半導体層形成後に行われ、つづく活性化処理はレーザー光の照射により結晶質半導体層に変換する際に、ドーピングされた不純物が自然に活性化する現象を利用していた。しかしながら、本発明で想定されている、横方向成長を伴う再結晶化を行って半導体薄膜を得る場合には、チャネルドーピングのために導入された不純物が半導体薄膜の横方向成長を阻害してしまうため、目的となる高品位の半導体薄膜が得られなくなってしまう。よって、再結晶化後に薄膜トランジスタのチャネル部分にしきい値制御を目的としたチャネルドーピングを行う必要がある。
本実施態様における、アモルファス化させるための原子例えばSiのイオン注入、即ち、Siプリアモルファス化は、上述した第1の実施形態において行ったPAIと同様に、結晶質半導体薄膜の膜厚方向で完全にはアモルファス化させないような条件で行われることが望ましい。結晶質半導体層を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなるため、後の低温による熱処理によっても結晶性が回復できないからである。
好適なSiプリアモルファス化は、Siのイオン注入装置の加速電圧、表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及び上記Siのドーズ量を適宜調整することにより、達成することができる。Siのイオン注入装置の加速電圧は、30〜90keVが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、10〜30nmが好ましく、Siのドーズ量は、1.0×1014〜2×1015/cm−2が好ましい.
本実施態様では、チャネルドーピング、及びソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った後に、それぞれ各不純物活性化のための第1及び第2の熱処理が行われる。いずれの熱処理も、上述した第1の実施形態と同様に、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法により行われる。
これらの熱処理の詳細は、第1の実施形態において説明したとおりである。
ランプ光の照射による熱処理は、熱源に例えばフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。
フラッシュランプには、例えばキセノンフラッシュランプを用いることができ、レーザ光の照射は、例えばKrFエキシマレーザを用いることができる。
また、これらのランプ光の照射による熱処理及びレーザ光の照射は、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体層を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体層から熱伝導により一定の昇温が見られる。
なお、活性化のための熱処理温度は、400〜550℃程度で行うことが、基板としてガラス基板を使用することができ望ましい。400℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、550℃を超えると、ガラス基板が耐えることが困難となる。
本発明の第4の実施形態に係る薄膜半導体装置の製造方法は、活性層となる結晶質半導体層にシリコン等をイオン注入した後、チャネルドーピングを行い、次いで結晶質半導体層にシリコン等をイオン注入した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、更に不純物の活性化のための熱処理を行うことを特徴とする。
半導体層へのシリコン等のイオン注入は、半導体層の結晶性を向上させると共に、半導体層に注入した不純物の活性化率を高めるために行われる。
即ち、後にチャネルドーピングや、ソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った際には、半導体層に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえないという問題を、あらかじめシリコン等をイオン注入することにより解決するものである。
非晶質半導体をレーザー照射により結晶質半導体へ変換した薄膜層を具備するトランジスタのしきい値制御を目的とした、チャネル部分への不純物注入は、非晶質半導体層形成後に行われ、つづく活性化処理はレーザー光の照射により結晶質半導体層に変換する際に、ドーピングされた不純物が自然に活性化する現象を利用していた。しかしながら、本発明で想定されている、横方向成長を伴う再結晶化を行って半導体薄膜を得る場合には、チャネルドーピングのために導入された不純物が半導体薄膜の横方向成長を阻害してしまうため、目的となる高品位の半導体薄膜が得られなくなってしまう。よって、再結晶化後にトランジスタのチャネル部分にしきい値制御を目的としたチャネルドーピングを行う必要がある。
本態様における、結晶質半導体膜の膜厚方向の上層部の非結晶化は、上述した第1の実施形態において行ったPAIと同様に、Si、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子をイオン注入して非結晶化する。結晶質半導体膜の膜厚方向の下層部は、結晶質半導体膜の状態である。このときのPAIは、結晶質半導体層を完全にはアモルファス化させないような条件で行われる。結晶質半導体層を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなるため、後の熱処理によっても結晶性が回復できないからである。上記「結晶質半導体層を完全には」とは、結晶質半導体層の上層部である。
好適なSiプリアモルファス化は、イオン注入装置を使用してSiイオンの加速電圧、結晶質半導体層表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及びSiのドーズ量を適宜調整することにより、達成することができる。Siの加速電圧は、30〜90keVが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、10〜30nmが好ましく、Siのドーズ量は、1.0×1014〜2×1015/cm−2が好ましい。
なお、Siのイオン注入は、後の不純物のドーピングの際の不純物ドーピングの飛程よりもSiのイオン注入の飛程が小さくなるような条件で行うことが望ましい。
本態様では、チャネルドーピング、及びソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った後に、1回目の熱処理による活性化が行われる。この熱処理手段は、上述した第1の実施形態における熱処理と同様、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により行われる。
ランプ光の照射による熱処理は、熱源にフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。
フラッシュランプには、キセノンフラッシュランプを用いることができ、レーザ光の照射は、KrFエキシマレーザを用いることができる。
また、ランプ光の照射による熱処理及びレーザ光の照射は、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体層を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体層から熱伝導により一定の昇温が見られる。
なお、熱処理は、400〜550℃程度で行うことが望ましい。400℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、550℃を超えると、ガラス基板が耐えることが困難となる。
一般に、チャネルドーピングの不純物の活性化とソース・ドレイン領域形成のためのドーピングの不純物の活性化は、それぞれ別個に行われる。しかし、本発明者らは、チャネルドーピング前及びソース・ドレイン領域形成のためのドーピング前に非結晶化用のイオンとしてSiやGeなどのイオンをイオン注入を行った場合には、チャネルドーピングの不純物の活性化を省略し、ソース・ドレイン領域形成のためのドーピングの不純物の活性化のみを行うことによっても、十分に半導体層の活性化質を向上させ得ることを見出した。
以下、本発明の種々の実施例に係るポリシリコン薄膜トランジスタ(TFT)の製造プロセスについて添付図面を参照して説明する。このポリシリコンTFTは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはDA変換器等を構成するために用いられる。
図1〜図11は、本発明の第1の実施例に係るポリシリコンTFTの製造工程を示すTFT素子部の断面模式図である。
図1(a)に示す工程では、基板例えばフラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板10が準備される。この基板に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
図1(b)に示す工程では、上記絶縁基板10からの不純物の浸透を防止するためにアンダーコート層11、12が絶縁基板10上に形成される。このアンダーコート層11、12は、例えばプラズマCVD法によって絶縁基板10上に堆積される厚さ50nmの窒化膜系絶縁膜11および厚さ100nmのシリコン酸化膜(Si02)12である。
図1(c)に示す工程では、非晶質の半導体薄膜13がアンダーコート層11、12上に形成される。この半導体薄膜13は、例えばLP−CVD(Low Pressure CVD)法によりアンダーコート層12のシリコン酸化膜上に堆積された、例えば厚さ100nmのアモルファスシリコン膜(a−Si)である。LP−CVDは、例えばSi2H6の雰囲気、流量150SCCM、圧力8Pa、基板温度450℃、堆積時間35分という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。その後、膜の成膜状態によっては、膜中に含まれる水素を取り除くための脱水素化処理が行なわれることもある。非晶質の半導体薄膜13の膜厚は、20nm乃至200nmが好ましい。さらに、30nm乃至100nmがさらに好ましい。
図1(d)に示す工程では、結晶化用犠牲膜としての光透過性絶縁膜14が、半導体薄膜13上に形成される。この光透過性絶縁膜14は入射光に対して透過性を示し、例えばLP−CVD法により堆積される厚さ10nmのシリコン酸化膜である。後述するレーザアニール方法によっては、この光透過性絶縁膜14を形成しない場合もある。
図2(a)に示す工程では、非晶質の半導体薄膜13例えばアモルファスシリコンを結晶化するために、レーザアニール処理が、例えばXeClやKrFエキシマレーザをエネルギー光として用いて行われる。KrFエキシマレーザは、光透過性絶縁膜14を介して半導体薄膜13に照射され、これにより半導体薄膜13を加熱する。KrFエキシマレーザのエネルギー密度は、約350mJ/cm2である。このようにして加熱された状態にある半導体薄膜13のアモルファスシリコンの受光領域が溶融し、レーザ光による照射が遮断されたとき降温過程で結晶化されて、多結晶シリコンからなる半導体薄膜15とされる。
この結晶化工程により5μm以上の大きな結晶化領域を形成するために横方向に結晶化する方法を実行することができる。半導体薄膜13上に光吸収性の膜例えばSiOx膜を形成し被処理体を形成する。結晶化するためのレーザ光は、光変調手段例えば位相シフタに入射されて位相変調することにより逆ピークパターン状の光強度分布の光を生成し、この光を被処理体に結像されることにより照射領域を溶融する。レーザ光が遮断されたとき溶融領域は、急激に降温過程になろうとするが、光吸収性の膜に蓄熱された逆ピークパターン状の温度によりゆっくり降温する。この降温過程は、逆ピークパターン状の光強度分布の低強度部から順に凝固温度を通過し、横方向に結晶化が進行する。具体的には、本願出願人が特開2006−295097で提案した技術である。
図2(b)に示す工程では、レーザアニール処理が施された後に光透過性絶縁膜14叉はSiOx膜を希フッ酸もしくはバッファードフッ酸などの溶液にて除去する。
図2(c)に示す工程では、レジスト材を半導体薄膜15上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、次いでポリシリコンTFT用マスク領域を残してレジスト材を除去することにより、TFT形状に相当するレジストパターン16が形成される。絶縁基板10上に複数個のレジストパターン10が形成される。図では、一つが拡大して示されている。その後、半導体薄膜15がレジストパターン16をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、半導体薄膜15のエッチングガスとして例えばCF4およびO2の混合ガスが用いられる。
図2(d)に示す工程では、ドライエッチングの後、有機剥離液浸漬処理によりレジストパターン16が半導体薄膜15上から除去される。
図3(a)に示す工程では、半導体薄膜15上にゲート絶縁膜17が形成される。このゲート絶縁膜17は、例えば、プラズマCVD法により半導体薄膜15上に堆積される厚さ例えば30nmのシリコン酸化膜である。プラズマCVDは、反応ガスとして、テトラエトキシシラン(TEOS:Si(OC2H5)4)を用い、基板温度350℃という条件下で行われる。
次に、CMOSトランジスタを製造するための工程を説明する。図3の(b)図は、nチャネル型ポリシリコンTFTの工程を、図3の(c)図は、pチャネル型ポリシリコンTFTの工程を示す。
図3(b)に示す工程では、N型MOSトランジスタの閾値制御のためP型の不純物が半導体薄膜15にドーピングされる。これは、例えばCMOSインバータのような論理回路は、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの組み合わせにより構成されるため、N型ならびにP型のTFT形成を目的として実施される。ここでは、先ずN型TFTの形成用として、閾値電圧Vthを精密に制御するために実施するもので、ドーピング条件は、例えば不純物イオン49BF2 +を、加速電圧50keV、ドーピング量5×1012/cm−2で実施される。
本工程では、P型MOSトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化(マスク枚数の削減)のために、敢えてレジストなどを用いてマスキングすることはせず、次工程におけるP型MOSトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図る。本工程では、イオン注入によりN型MOSトランジスタのドーピング量の調整を図っているが、半導体膜としてのアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも可能である。
図3(c)に示す工程では、N型MOSトランジスタの領域上にフォトマスク18を形成した後、P型MOSトランジスタの閾値制御のためN型の不純物が半導体薄膜15にドーピングされる。このときのドーピング条件は、例えば不純物イオン31P+を、加速電圧50keV、ドーピング量5×1012/cm−2で実施される。本工程ならびに前記図3(b)に示す工程は、閾値電圧Vthが膜中の固定電荷や界面準位などによっても変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のためにN型のみもしくはP型のみあるいは両方の工程が省略されることもある。
図4(a)に示す工程では、N型およびP型MOSが形成される領域への所望の濃度の不純物ドーピングが完了した後、有機剥離液浸漬処理によりフォトレジストが除去される。
図4(b)に示す工程では、ゲート絶縁膜17上に電極層19が形成される。この電極層19は、例えば厚さ200nmの高融点金属層MoWであり、スパッタリングによりゲート絶縁膜17上に堆積される。スパッタリングは、例えばDCスパッタリングにより、基板温度100℃、Ar圧力4mTorr、供給電力2kW、放電時間60秒という条件で行われる。
図4(c)に示す工程では、レジスト材を電極層19上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン20が形成される。
図5(a)に示す工程では、電極層19がレジストパターン20をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート絶縁膜15上にゲート電極19aが形成される。このドライエッチング処理は、例えばCl2およびO2の混合ガスをエッチングガスとして用いて、圧力25mTorr、マイクロ波パワー1kW、下部電極用高周波パワー25Wの高密度プラズマエッチングにより行われる。
図5(b)に示す工程では、O2プラズマを用いた20分のアッシング処理および有機剥離液浸漬処理により、レジストパターン20が除去される。
図5(c)に示す工程では、本実施例の特徴をなす工程であり、結晶化されている半導体薄膜15の上層部15aのアモルファス化をゲート電極19aをマスクとして実施する。アモルファス化手段は、Si、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子例えばSiのイオン注入(もしくはドーピング)が、N型MOSおよびP型MOS両者に対して一括して半導体薄膜15の予め定められた位置例えばゲート電極19aをマスクとしてソース領域およびドレイン領域の上層部15aに対して行われる。本工程では、後にN型およびP型MOS形成用の低濃度の不純物が注入(n−およびp−注入)され、更に高濃度の不純物が注入(n+およびp+注入)された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。
本工程では、Si注入によりその際の注入エネルギーによって強制的にSi結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Siプリアモルファス化工程である。このときのPAIは、Si+をイオン注入装置のイオンの加速電圧35keV、ドーズ量2×1015/cm−2の条件でイオン注入することにより行われる。即ち、ソース領域およびドレイン領域の上層部15aは、Siが注入されアモルファス化される。下層部15bは、結晶化された半導体薄膜である。アモルファス化するためのSiのイオンの注入は、結晶化された半導体薄膜15の膜厚方向の総てに注入するのではなく、一部に注入することが特徴である。換え言すれば、結晶化された半導体薄膜15の膜厚方向の総てについてアモルファス化するのではなく、膜厚方向に結晶化領域を残すことである。アモルファス化するための原子は、Si、Geの他Ar,As,Sb,In,Krなどの重い原子である。
PAIの条件は、半導体薄膜15が完全にはアモルファス化されず、膜厚方向の少なくとも10%程度が種結晶として残留するような条件である。イオン注入によりアモルファス化する場合、結晶化領域として残る部分は、底部となり、底部の種結晶の機能を有する部分でもよい。
図6(a)に示す工程では、N型の低濃度不純物導入のためのレジストパターン21aを形成した後、N型の低濃度不純物がゲート電極19aおよびレジストパターン21aをマスクとして用いて前記アモルファス化された半導体薄膜15に導入される。N型の低濃度不純物の導入は、アモルファス化された半導体薄膜15の上層部15aに限らず下層部15bの結晶化領域にも形成してもよい。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体薄膜15にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体薄膜15にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンTFTの半導体薄膜15を覆った状態で行われる。
図6(b)に示す工程では、前記N型の低濃度不純物導入のためのフォトレジスト21aを除去し、P型の低濃度不純物導入のためのレジストパターン21bを形成した後、P型の低濃度不純物がゲート電極19およびBをマスクとして用いて前記アモルファス化された半導体薄膜15に添加される。尚、N型およびP型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。
nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,5×1013/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2 +,35keV,5×1013/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入後、フォトレジストマスク21bが除去される。尚、pチャネル型ポリシリコンTFTに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。
図6(c)に示す工程では、前記低濃度の不純物のドーピングの後、レジスト除去がなされ、更に、ゲート絶縁膜17の露出する部分が除去され、引き続き、サイドウォールスペーサーを形成するための絶縁膜22(サイドウォールスペーサー用犠牲膜SiO2)が、プラズマCVD法を用いて形成される。絶縁膜22の成膜は、例えば、SiH4ガスとO2ガスを用いて成膜温度350℃の条件で実施される。
図7(a)に示す工程では、サイドウォールスペーサー形成のための絶縁膜22のドライエッチングが実施される。この場合、絶縁膜22を図中“A”に示す最も厚い部分の膜厚に対し、図中“B”で示す膜厚分だけ均一にエッチバックする。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、CHF3ガスを用いたRIE(リアクティブイオンエッチング)方式により実施される。本サイドウォールスペーサーの形成において、所望のサイドウォール幅W(図7(b))を得るためには、絶縁膜22の膜厚Bを調整することによって行なわれる。本検討において、サイドウォール幅WはBを調整することにより、0.2μmが採用された。
図7(b)に示す工程は、サイドウォールスペーサー23が形成された状態を示す。
図7(c)に示す工程では、その後の注入時の汚染を防ぐための犠牲酸化膜としてSiO2系絶縁膜41が堆積される。
図8(a)に示す工程では、N型の高濃度不純物導入のためのレジストパターン24aを形成した後、N型の高濃度不純物が、ゲート電極19aおよびレジストパターン24aならびに前記サイドウォールスペーサー23をマスクとしてアモルファス化された半導体薄膜15に添加される。ポリシリコンTFTをnチャネル型にする場合には、リン(P)が半導体薄膜15にイオン注入される。前記低濃度不純物の場合と同様に、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンTFTの半導体薄膜15を覆った状態で行われる。nチャネル型ポリシリコンTFTに対するイオン注入条件は、例えば、31P+,35keV,2×1015/cm−2である。nチャネル型ポリシリコンTFT対するイオン注入の後、フォトレジスト24aは除去される。
図8(b)に示す工程では、N型の高濃度不純物導入のためのフォトレジスト24aを除去し、P型の低濃度不純物導入のためのレジストパターン24bを形成した後、P型の高濃度不純物が、ゲート電極19aおよびレジストパターン24bならびにサイドウォールスペーサー23をマスクとして用いてアモルファス化された半導体薄膜15aを含む半導体薄膜15に添加される。pチャネル型ポリシリコンTFTに対するイオン注入条件は、例えば、49BF2 +,50keV,2×1015/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入の後、フォトレジストマスク24bが除去される。尚、N型およびP型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
図8(c)に示す工程では、活性化熱処理としてランプアニールもしくはレーザアニール処理が、イオン注入された半導体薄膜15内のドーパントを活性化するために行われる。ランプアニールは、例えばキセノンフラッシュランプにより、レーザアニールは、例えばKrFエキシマレーザ等をエネルギー光として用いて行われる。KrFエキシマレーザのエネルギー密度は約350mJ/cm2である。
その結果、低濃度拡散領域25a及び高濃度拡散領域26aからなるソース領域30、および低濃度拡散領域25b及び高濃度拡散領域26bからなるドレイン領域31が形成される。さらに、上記活性化熱処理工程において、アモルファス化された領域が結晶快復する。
図9(a)に示す工程では、犠牲酸化膜41が除去された後、層間絶縁膜27がゲート電極19aおよび半導体膜15上に形成される。この層間絶縁膜27は、例えばプラズマCVD法によって高融点金属のゲート電極19aおよび半導体層15の上に堆積される厚さ500nmのシリコン酸化膜である。プラズマCVDは、基板温度350℃および堆積時間20分という条件で行われる。
図9(b)に示す工程では、層間絶縁膜27上にレジストパターン28が形成され、次いで層間絶縁膜27がレジストパターン28をマスクとして用いたドライエッチング処理により開口され、これによりゲート電極19、ソース領域30およびドレイン領域31をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、エッチングガスとして例えばCHF3が用いられる。
図9(c)に示す工程では、レジストパターン28が層間絶縁膜27上から除去される。
図10(a)に示す工程では、層間絶縁膜27上に電極層32が形成され、層間絶縁膜27に開口されたコンタクトホールを介してゲート電極19、ソース領域30およびドレイン領域31と接続される。この電極層32は、例えば厚さ400nmおよび100nmのアルミニウムおよびTiからなる積層膜であり、例えばスパッタリングにより層間絶縁膜27上に堆積される。これらのスパッタリング条件は、先ず100nmのTi膜の成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー2kWの条件下で行なわれる。続いて、アルミニウムの成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー10kWの条件下で行なわれる。
図10(b)に示す工程では、レジスト材を電極層32上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターン33が形成される。
図11(a)に示す工程では、レジストパターン33をマスクとして用いたドライエッチング処理により、電極層32がパターニングされ、層間絶縁膜27上にソース電極32a、およびドレイン電極32bが形成される。このドライエッチング処理では、例えばBCl3およびCl2がエッチングガスとして用いられ、BCl3の流量30SCCM、Cl2の流量20SCCM、圧力15mTorr、RFパワー30Wの条件下で行なわれる。
図11(b)に示す工程では、レジストパターン33がソース電極32a、およびドレイン電極32b上で除去される。このようにして、ポリシリコンTFTが完成する。
以上のように、本発明の第1の実施例に係るポリシリコンTFTの製造方法によると、ソース・ドレイン形成のための不純物のドーピングの前にSiのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。
例えば、Siのイオン注入を行わず、ファーネスアニールによる500℃の熱処理では数%の活性化率しか得られなかったものが、本実施例によると、15%の活性化率を達成することができた。
次に、本発明の第2の実施例について図12を参照して説明する。この実施例は、ソース・ドレイン領域を形成するための低温急速加熱を熱吸収層を介して実施するケースである。第1の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。
本実施例では、上述した第1の実施例における図8(c)に示す工程における活性化熱処理が、図12に示すように、熱吸収層を介して行われる。即ち、図8(b)に示す工程において、レジストパターン24bを除去した後、図12(a)に示すように全面に接着機能としてTiN膜42及び熱吸収させるためのカーボン膜43からなる熱吸収層を形成し、この状態で活性化熱処理が行われる(図12(b))。熱吸収層が接着機能を有する材料であればTiN膜42は、無くてもよい。
即ち、図12(a)に示す工程では、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速熱処理の際に、効率的に熱吸収を生じせしめ、それを均一に保持させるために熱吸収層が形成されている。熱吸収層として形成した三層の、それぞれの役割は、先ず第1層目が下地膜との反応抑制層としてSiO2系下地絶縁膜41を用い、第2層目は、接着層としてTi又はTiN薄膜42を、第3層目は熱吸収層としてカーボン膜43を用いる。熱吸収層が反応抑制機能、接着機能を有する材料であればSiO2系絶縁膜41、TiN膜42は、無くてもよい。
カーボン膜43はDLC(ダイヤモンドライクカーボン)とも呼ばれ、高硬度なダイヤモンドに似た物性を有する。このDLC膜43はダイヤモンド構造に対応するSP3結合とグラファイト構造に対応するSP2結合、及び水素との結合を含み、特定の結晶構造を持たないアモルファス構造となっている。
DLC膜43は熱処理による相変態を伴わないため、熱処理前後での寸法精度の維持が可能であり、O2プラズマを用いて容易に加工することができる。したがって、本実施例においては、熱処理後、役割を終えたDLC膜43はO2プラズマ処理によって容易に除去される。
本実施例における特徴であるDLC膜43の光の吸収特性は、図13に示すように、短波長側の光を効率良く吸収する。すなわち、図14に示すように波長400〜500nm付近にピークを持つ瞬時発光のキセノンフラッシュランプ光は、この波長範囲ではほぼ100%吸収されることになる。また、DLC膜43は熱伝導率も高く、DLC膜43に吸収された熱により、基板全体を均一に且つDLC膜43の熱容量に相当する長期間加熱することができる。
本実施例で用いるフラッシュランプ光およびタングステンハロゲンランプ光とシリコンの吸収特性の相互関係を示すグラフを図15に示す。図15のグラフから明らかなように、シリコンの吸収帯とランプ光の重なり部分の波長の放射エネルギーが加熱源として有効に作用する。
しかしながら、DLC膜43は硬度が高いため、基板の硬度が低い場合には膜の剥離を生じる可能性がある。膜の剥離を防止し、密着性を高めるために、下地絶縁膜41との間に接着層としてTiN膜42を挿入している。
DLC膜43は、プラズマプロセスであるプラズマCVD、スパッタリング、もしくはイオンプレーティング法により成膜され、反応ガスにベンゼン(C6H6)または他の炭化水素ガスが用いられる。導入されたガスはプラズマ中で分解され、炭化水素イオンや励起されたラジカルが生成される。炭化水素イオンは、負にバイアスされた基板にバイアス電圧に応じたエネルギーで衝突し、DLC膜43の成膜がなされる。基板温度は通常200℃以下である。
密着性向上のためのTiN層42もスパッタリング法により形成される。
熱処理後のDLC膜43は、上述したように、O2プラズマアッシングにより除去され、また、密着性向上のために形成したTiN層42も、アルカリもしくは酸、又は過酸化水素水液によって選択的に除去される(図12(c))。
以下、第1の実施例における、図9〜図11に示す工程に従って、ポリシリコンTFTが完成する。
以上のように、本発明の第2の実施例に係るポリシリコンTFTの製造方法の製造方法によると、ソース・ドレイン形成のための不純物のドーピングの前にSiのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱吸収層を形成した状態でランプアニール又はレーザアニールによる均一な熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。
例えば、Siのイオン注入を行わず、ファーネスアニールによる500℃の熱処理では数%の活性化率しか得られなかったものが、本実施例によると、80%以上の活性化率を達成することができた。
次に、本発明の第3の実施例に係るポリシリコンTFTの製造工程について説明する。第1の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。
本実施例においては、図3(a)に示す工程までは、第1の実施例と同様である。図3(a)に示す構造において、図16に示すように、本実施例の特徴である1回目のSiのイオン注入(もしくはドーピング)、即ちPAIが実施される。このSiのPAIは、後にN型MOSおよびP型MOSとなる領域の両者に対して一括して半導体層15に注入するように実施される。本工程では、後にN型およびP型MOS形成用の低濃度の不純物注入(n−およびp−チャネル注入)された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。
次いで、第1の実施例と同様にして、図3(b)に示す工程において、N型MOSトランジスタの閾値制御のためP型の不純物ドーピングが実施され、図3(c)に示す工程において、フォトマスク18を形成した後、P型MOSトランジスタの閾値制御のためN型の不純物ドーピングが実施される。
有機剥離液浸漬処理によりフォトマスク18が除去された後、図4(a)に示す構造において、図17に示すように、活性化熱処理としてランプアニールもしくはレーザアニール処理が、イオン注入された半導体層15内のドーパントを活性化するために行われる。ランプアニールは、例えばキセノンフラッシュランプにより、レーザアニールは、例えばKrFエキシマレーザ等をエネルギー光として用いて行われる。KrFエキシマレーザのエネルギー密度は約350mJ/cm2である。この活性化熱処理工程の温度は、400〜550℃であり、被照射領域は溶融しない。この結果、上記工程でアモルファス化された半導体薄膜15の上層部15aは、結晶化される。結晶化された半導体薄膜15の上層部15aには、アモルファス化工程でイオン注入された原子例えばSiが残留する。
その後、第1の実施例と同様の工程を経て、図11(b)に示すようなポリシリコンTFTが完成する。
以上のように、本発明の第3の実施例に係るポリシリコンTFTの製造方法によると、チャネルドーピング工程の前にSiのイオン注入を行い、チャネルドーピング工程の後に熱処理を行い、更にソース・ドレイン形成のための不純物のドーピングの前にSiのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。この結果、電気特性が良好なTFTを製造することができる。
このTFTのソース・ドレイン領域は、前記半導体薄膜の下層部は結晶化された半導体層であり、上層部は非結晶化工程で注入されたSi、Ge,Ar,As,Sb,In,Krのうち少なくとも一つの原子が混入された結晶化された半導体層である。
例えば、非結晶化のためのSiのイオン注入を行わず、ファーネスアニールによる500℃の熱処理では数%の活性化率しか得られなかったものが、本実施例によると、15%の活性化率を達成することができた。
さらに、上記実施例では、第1および第2のプリアモルファス化工程において、イオン注入する原子について同一種の原子を使用したが、異なってもよい。上記実施例では、第1および第2のプリアモルファス化工程において、イオン注入する原子の注入深さについて略同一にしたが、異なってもよい。上記実施例では、第1および第2の熱処理手段について同一種の熱処理手段について説明したが、異なってもよい。
次に、本発明の第4の実施例に係るポリシリコンTFTの製造工程について説明する。第1の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。
本実施例においては、図3(a)に示す工程までは、第1の実施例と同様である。図3(a)に示す構造において、図16に示すように、本実施例の特徴である1回目のSiのイオン注入(もしくはドーピング)、即ちPAIが実施される。このSiのPAIは、後にN型MOSおよびP型MOSとなる領域の両者に対して一括して半導体層15に注入するように実施される。本工程では、後にN型およびP型MOS形成用の低濃度の不純物注入(n−およびp−チャネル注入)された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。
次いで、第1の実施例と同様にして、図3(b)に示す工程において、N型MOSトランジスタの閾値制御のためP型の不純物ドーピングが実施され、図3(c)に示す工程において、フォトマスク18を形成した後、P型MOSトランジスタの閾値制御のためN型の不純物ドーピングが実施される。
その後、第1の実施例と同様の工程を経て、図11(b)に示すようなポリシリコンTFTが完成する。
以上のように、第4の実施例に係るTFTの製造方法によると、チャネルドーピング工程の前にプリアモルファス化処理を行い、更にソース・ドレイン形成のための不純物のドーピング工程の前にプリアモルファス化処理を行い、ソース・ドレイン領域(LDD領域)形成のための不純物のドーピング工程の後に、まとめて熱処理工程を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。
例えば、プリアモルファス化処理を行わず、ファーネスアニールによる500℃の熱処理では数%の活性化率しか得られなかったものが、リアモルファス化処理後600℃以下の低温で熱処理する本実施形態によると、15%の活性化率を達成することができた。
次に、上述の実施例で得られたポリシリコンTFTを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。
図18はこの液晶表示装置の概略的な回路構成を示し、図19はこの液晶表示装置の概略的な断面構造を示し、図20は図18に示す表示画素周辺の等価回路を示す。
この液晶表示装置は、液晶表示パネル100およびこの液晶表示パネル1100を制御する液晶コントローラ102を備える。液晶表示パネル100は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル1から独立した駆動回路基板上に配置される。
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(Y1〜Ym)、複数の画素電極PEの列に沿って形成される複数の信号線X(X1〜Xn)、信号線X1〜Xnおよび走査線Y1〜Ymの交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応信号線Xからの映像信号Vpixを取り込み対応画素電極PEに印加する画素スイッチング素子111、走査線Y1〜Ymを駆動する走査線駆動回路3、並びに信号線X1〜Xnを駆動する信号線駆動回路4を備える。各画素スイッチング素子111は上述の実施例のようにして形成される、例えばNチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路103および信号線駆動回路104は、画素スイッチング素子111の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板CTは、複数の画素電極PEに対向して配置され、コモン電位Vcomに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
液晶コントローラ102は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Vpix、垂直走査制御信号YCTおよび水平走査制御信号XCTを発生する。垂直走査制御信号YCTは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ENAB等を含み、走査線駆動回路103に供給される。水平走査制御信号XCTは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Vpixと共に信号線駆動回路104に供給される。
走査線駆動回路103はシフトレジスタを含み、画素スイッチング素子111を導通させる走査信号を1垂直走査(フレーム)期間毎に走査線Y1〜Ymに順次供給するよう垂直走査制御信号YCTによって制御される。シフトレジスタは1垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Y1〜Ymのうちの1本を選択し、出力イネーブル信号ENABを参照して選択走査線に走査信号を出力する。出力イネーブル信号ENABは垂直走査(フレーム)期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
信号線駆動回路104はシフトレジスタおよびサンプリング出力回路を有し、各走査線Yが走査信号により駆動される1水平走査期間(1H)において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Vpixを信号線X1〜Xnにそれぞれ供給するように水平走査制御信号XCTによって制御される。
尚、対向電極CEは、図18に示すようにコモン電位Vcomに設定される。コモン電位Vcomは通常表示モードにおいて1水平走査期間(H)毎に0Vおよび5Vの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間(F)毎に0Vおよび5Vの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように1水平走査期間(H)毎にコモン電位Vcomをレベル反転させる代わりに、例えば2H毎、あるいは1フレーム期間(F)毎にコモン電位Vcomをレベル反転させてもかまわない。
極性反転信号は、このコモン電位Vcomのレベル反転に同期して信号線駆動回路4に供給される。そして、信号線駆動回路104は、通常表示モードにおいては0Vから5Vの振幅を持つ映像信号Vpixをコモン電位Vcomに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
この液晶表示パネル100の液晶層LQは、例えば対向電極CEに設定される0Vのコモン電位Vcomに対して5Vの映像信号Vpixを画素電極PEに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Vpixおよびコモン電位Vcomの電位関係が1水平走査期間(H)毎に交互に反転されるHコモン反転駆動が採用され、静止画表示モードでは1フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素PXにより構成される。各表示画素PXは画素電極PEおよび対向電極CE、並びにこれらの間に挟持された液晶層LQの液晶材料を含む。さらに、複数のスタティックメモリ部113および複数の接続制御部114が複数の表示画素PXに対してそれぞれ設けられる。
図20に示すように、画素電極PEはこの信号線X上の映像信号Vpixを選択的に取り込む画素スイッチング素子111に接続され、さらに例えば対向電極CEのコモン電位Vcomに等しい電位Vcsに設定される補助容量線に容量結合する。画素電極PEおよび対向電極CEは液晶材料を介して液晶容量を構成し、画素電極PEおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量112を構成する。
画素スイッチング素子111は走査線Yからの走査信号によって駆動されたときに信号線X上の映像信号Vpixを表示画素PXに印加する。補助容量112は液晶容量に比べて十分大きな容量値を有し、表示画素PXに印加された映像信号Vpixにより充放電される。補助容量112がこの充放電により映像信号Vpixを保持すると、この映像信号Vpixは画素スイッチング素子111が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極PEおよび対向電極CE間の電位差が維持される。
さらに、各スタティックメモリ部113は上述の実施例のようにして形成されるPチャネルポリシリコン薄膜トランジスタQ1,Q3,Q5およびNチャネルポリシリコン薄膜トランジスタQ2,Q4を有し、画素スイッチング素子111から表示画素PXに印加された映像信号VSigを保持する。各接続制御部114はNチャネルポリシリコン薄膜トランジスタQ6およびQ7を有し、表示画素PXおよびスタティックメモリ部113間の電気的な接続を制御するだけでなくスタティックメモリ部113に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
薄膜トランジスタQ1,Q2は電源端子Vdd(=5V)および電源端子Vss(=0V)間の電源電圧で動作する第1インバータ回路INV1を構成し、薄膜トランジスタQ3,Q4は電源端子Vdd,Vss間の電源電圧で動作する第2インバータINV2を構成する。インバータ回路INV1の出力端は走査線Yを介して制御される薄膜トランジスタQ5を介してインバータ回路INV2の入力端に接続され、インバータ回路INV2の出力端はインバータ回路INV1の入力端に接続される。薄膜トランジスタQ5は、画素スイッチング素子111が走査線Yからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子111が映像信号Vpixを取り込むまで、薄膜トランジスタQ5は非導通状態に維持される。
薄膜トランジスタQ6およびQ7は静止画表示モードにおいて例えば1フレーム毎に交互に高レベルに設定される極性制御信号POL1およびPOL2によりそれぞれ制御される。薄膜トランジスタQ6は画素電極PEとインバータ回路INV2の入力端並びに薄膜トランジスタQ5を介してインバータ回路INV1の出力端との間に接続され、薄膜トランジスタQ7は画素電極PEとインバータ回路INV1の入力端並びにインバータ回路INV2の出力端との間に接続される。
この液晶表示装置では、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114を画素スイッチング素子111と同一のアレイ基板AR上に配置した駆動回路一体型となっている。ここで、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部113を設けたことにより、表示画素PXに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部113から表示画素PXに供給されることから、この状態で走査線駆動回路103および信号線駆動回路104をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
尚、本発明は上述の実施例に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
上述の実施例では、ランプとしてキセノンフラッシュランプを用いたが、他のフラッシュランプを用いることも可能である。また、レーザアニールのエネルギー光としてKrFエキシマレーザ(λ=248nm)を用いたが、他に例えばXeCl(λ=308nm)、XeF(λ=351)、ArF(λ=193)、Qスイッチ利用YAG固体グリーンレーザー(λ=532nm)も利用可能である。この場合、酸化膜41は少なくともこれらエネルギー光の波長に対して透過性を有することが必要になる。更に、これらランプアニール、レーザアニールに限らず、高温ガス噴射を用いた対流による急速加熱(擬似RTA)を用いることも可能である。
また、Siのイオン注入に限らず、Geのイオン注入を行うことも可能である。