しかし、各特許文献1〜7に記載の従来技術には以下の問題がある。即ち、特許文献1,2では、光素子を備えた光モジュールがはんだバンプを介してLSIパッケージに実装され、特許文献3では、光素子が直接はんだバンプを介してLSIパッケージに実装されている。よって、光素子が故障した際には、光素子(光モジュール)だけではなく、LSIパッケージも併せて交換しなければならないため、交換作業が困難になるという問題がある。また、特許文献4,5では、光インターフェース付きモジュールがピンからなるコネクタ機構を介してLSIパッケージに接続され、特許文献6では、光インターフェース付きモジュールが同じくピンからなるコネクタ機構を介してソケットに接続されている。ところが、コネクタ機構にはガタツキが生じやすいため、光インターフェース付きモジュールとLSIパッケージとの接続信頼性や、光インターフェース付きモジュールとソケットとの接続信頼性が低下する可能性が高い。この場合、超高速信号において伝送損失による信号の品質劣化が問題となる。さらに、特許文献7に記載のLSIパッケージ及び光モジュールは、マザーボード上の配線との確実な接続を図るために、端子パッドの表面上にはんだバンプを形成したボールグリッドアレイ(BGA)タイプのユニットとなっている。ところが、LSIパッケージとマザーボードとの間や、光モジュールとマザーボードとの間に、それぞれはんだバンプが介在するようになるため、LSIパッケージと光モジュールとをつなぐ電気経路が長くなってしまう。よって、この場合も、超高速信号において伝送損失による信号の品質劣化が問題となる。
本発明は上記の課題に鑑みてなされたものであり、第1の目的は、交換作業を容易に行うことができるとともに、素子搭載ユニットとの間で流れる信号の伝送損失を小さくすることにより、信号の品質劣化を防止すること可能な光電気混載ユニットを提供することにある。また、第2の目的は、上記の光電気混載ユニットをソケット上に接続してなる好適な素子搭載モジュールを提供することにある。
上記課題を解決するための手段(手段1)としては、母基板上に設置可能なソケット上に、半導体集積回路素子が搭載される素子搭載ユニットとともに接続され、発光部及び受光部のうちの少なくとも一方を有する光素子が搭載されるとともに、前記光素子駆動用の半導体集積回路素子が搭載される光電気混載ユニットであって、第1基板裏面及び前記第1基板裏面とは別の面を有する第1配線基板を備え、前記母基板に電気的に接続される複数の導電金属部品が接触する複数の第1電極が前記第1基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第2電極が前記第1基板裏面とは別の面に配置されることを特徴とする光電気混載ユニットがある。
従って、手段1の光電気混載ユニットによると、光電気混載ユニットに搭載された光素子や光素子駆動用の半導体集積回路素子を交換する際に、光電気混載ユニットのみをソケットから取り外すことができ、素子搭載ユニットを取り外さなくても済むため、交換作業が容易になる。同様に、素子搭載ユニットに搭載された半導体集積回路素子を交換する際に、素子搭載ユニットのみを取り外すことができ、光電気混載ユニットを取り外さなくても済むため、交換作業が容易になる。
また、母基板上に設置可能なソケット上に、光電気混載ユニットが素子搭載ユニットとともに接続され、光電気混載ユニットにおいて第1基板裏面とは別の面に配置された第2電極を介して、光電気混載ユニットが素子搭載ユニットに電気的に接続されている。この場合、光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を母基板まで経由させなくても済むため、電気経路が短くなる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
また、上記したように、第2電極は光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を短くするものであるため、電気経路のインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。なお、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
ここで、光素子は、光電気混載ユニットが備える第1配線基板に対して1つまたは2つ以上搭載される。その搭載方法としては、例えば、ワイヤボンディングやフリップチップボンディング等の手法、異方導電性材料を用いた手法などを採用することができる。なお、発光部を有する光素子(即ち発光素子)としては、例えば、発光ダイオード(Light Emitting Diode;LED)、半導体レーザーダイオード(Laser Diode ;LD)、面発光レーザー(Vertical Cavity Surface Emitting Laser;VCSEL)等を挙げることができる。これらの発光素子は、入力した電気信号を光信号に変換した後、その光信号を所定部位に向けて発光部から出射する機能を有している。一方、受光部を有する光素子(即ち受光素子)としては、例えば、pinフォトダイオード(pin Photo Diode ;pin PD)、アバランシェフォトダイオード(Avalanche Photo Diode ;APD)等を挙げることができる。これらの受光素子は、光信号を受光部にて入射し、その入射した光信号を電気信号に変換して出力する機能を有している。なお、光素子は発光部及び受光部の両方を有する受発光素子であってもよい。また、受発光素子は、複数の受発光部を有するものであってもよい。さらに、この場合、各受発光部は、一列に配置されていてもよいし、複数列に亘って配置されていてもよい。また、このような光素子は、動作回路によって動作される。具体的に言うと、発光素子用の動作回路は、例えばドライバICと呼ばれ、受光素子用の動作回路は、例えばアンプまたはトランスインピーダンスアンプ(transimpedance amplifier;TIA)と呼ばれている。光素子及び動作回路は、例えば、第1配線基板に形成された配線層を介して電気的に接続されている。なお、光素子に使用する好適な材料としては、例えば、Si、Ge、InGaAs、GaAsP、AlGaAs、InPなどを挙げることができる。
ここで、光電気混載ユニットが備える第1配線基板としては、例えば、樹脂配線基板、セラミック配線基板、ガラス配線基板、金属配線基板が使用可能であるが、コスト面を考慮すると樹脂配線基板であることが好ましい。また、剛性を考慮すると、第1配線基板はセラミック配線基板であることが好ましい。この場合、ソケットへの光電気混載ユニットの接続時などにおいて第1配線基板を押圧したとしても、第1配線基板の破損が防止されるため、第1配線基板に配置された第2電極を確実に素子搭載ユニットに接続させることができる。また、セラミック配線基板は樹脂配線基板に比較して熱伝導性が高いため、発生した熱が効率良く放散される。この場合、第1配線基板に光素子を搭載すれば、放熱性の悪化に起因する発光波長のズレが回避されるため、動作安定性や信頼性に優れた第1配線基板を実現することができる。
かかるセラミック配線基板の好適例を挙げると、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素、べリリア、ムライト、低温焼成ガラスセラミック、ガラスセラミック等からなる配線基板がある。また、樹脂配線基板の好適例としては、例えば、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイド−トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)等からなる配線基板を挙げることができる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料からなる配線基板を使用してもよい。金属配線基板の好適例としては、例えば、銅からなる配線基板、銅合金からなる配線基板、銅以外の金属単体からなる配線基板、銅以外の合金からなる配線基板などを挙げることができる。
また、第1配線基板の第1基板裏面側には複数の第1電極が配置され、第1配線基板において第1基板裏面とは別の面には複数の第2電極が配置される。なお、第1配線基板は、複数の配線層と絶縁層とを積層してなる多層配線基板であってもよい。さらに、これらの配線層の層間接続を図るために、基板内部にビア導体が形成されていてもよい。なお、第1電極、第2電極、配線層及びビア導体は、例えば、金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、タングステン(W)、モリブデン(Mo)などからなる導電性金属ペーストを印刷または充填することにより形成される。そして、これらの第1電極、第2電極、配線層及びビア導体には電気信号が流れるようになっている。なお、このような多層配線基板に加えて、例えば、配線層と絶縁層とを交互に積層してなるビルドアップ層をコア基板の片面または両面に有するビルドアップ多層配線基板を用いることも許容される。このようにすれば、第1配線基板の高密度化を図りやすくなる。なお、複数の第1電極は、電源用の配線及びグランド用の配線を構成しており、複数の第2電極は、シグナル用の配線を構成していることが好ましい。このように構成すれば、第1電極及び導電金属部品によって、母基板から光電気混載ユニットへの電源供給が可能となる。また、第2電極によって、光電気混載ユニットと素子搭載ユニットとの間での信号の通信が可能となる。
また、導電金属部品は、例えば導電性金属により形成される。導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される1種または2種以上の金属を挙げることができる。
さらに、複数の第1電極としては、第1基板裏面上に形成した複数の端子パッドのみによって構成されるランドグリッドアレイ(LGA)タイプのものや、複数の端子パッドと該端子パッドの表面上に形成した複数のはんだバンプとによって構成されるボールグリッドアレイ(BGA)タイプのものや、複数の端子パッドと該端子パッドの表面上に接合した複数のピンとによって構成されるピングリッドアレイ(PGA)タイプのものなどが挙げられる。
なお、第1配線基板は、第1配線基板の第1基板側面から張り出した張出部を備え、張出部の裏面または第1基板側面に複数の第2電極が配置されていることが好ましい。このようにすれば、第1配線基板を備える光電気混載ユニットと素子搭載ユニットとが互いに接近した状態に配置されるため、光電気混載ユニット及び素子搭載ユニットを搭載するソケットの小型化を図ることができる。また、光電気混載ユニットと素子搭載ユニットとが互いに隣接して配置されるため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路をよりいっそう短くすることができる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失がよりいっそう小さくなるため、信号の品質劣化をより確実に防止することができる。
ここで、隣接する第2電極同士のピッチは、隣接する第1電極同士のピッチよりも小さいことが好ましい。このようにすれば、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることができる。また、第2電極同士のピッチを小さくすることにより、光電気混載ユニットを小型化することができる。
さらに、隣接する第2電極同士のピッチは0.5mm以下に設定され、隣接する第1電極同士のピッチは、0.5mmよりも大きく、かつ1.5mm以下に設定されていることが好ましい。仮に、隣接する第2電極同士のピッチが0.5mmよりも大きくなると、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることが困難になる。また、第2電極の数を多くした場合に、光電気混載ユニットが大型化しやすくなる。さらに、隣接する第1電極同士のピッチが0.5mm以下になると、隣接する第2電極同士のピッチを隣接する第1電極同士のピッチよりも小さくすることが困難になる。一方、隣接する第1電極同士のピッチが1.5mmよりも大きくなると、隣接する第2電極同士のピッチを隣接する第1電極同士のピッチよりも小さくしたとしても、隣接する第2電極同士のピッチがさほど小さくならないため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることが困難になる。また、第2電極の数を多くした場合に、光電気混載ユニットが大型化しやすくなる。
また、第1配線基板の第1基板主面に、光素子を搭載するための光素子接続用端子と、光素子駆動用の半導体集積回路素子を搭載するための半導体集積回路素子接続用端子とが形成され、張出部の裏面に、複数の第2電極が配置される複数の配線パターンが形成され、半導体集積回路素子接続用端子及び配線パターンが、第1配線基板の厚さ方向に延びる接続導体を介して電気的に接続されていることが好ましい。このような構成であれば、光素子接続用端子に光素子を接続し、半導体集積回路素子接続用端子に光素子駆動用の半導体集積回路素子を接続した際に、光電気混載ユニット側の素子(光素子、光素子駆動用の半導体集積回路素子)と素子搭載ユニット側の素子(半導体集積回路素子)とをつなぐ回路を容易に形成できる。
さらに、半導体集積回路素子接続用端子は張出部に形成されていることが好ましい。このようにすれば、配線パターンを短くすることができるため、配線パターンのインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
光素子接続用端子、半導体集積回路素子接続用端子及び配線パターンは、例えば導電性金属により形成される。導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される1種または2種以上の金属を挙げることができる。2種以上の金属からなる導電性金属としては、例えば、スズ及び鉛の合金であるはんだ等を挙げることができる。2種以上の金属からなる導電性金属として、鉛フリーのはんだ(例えば、Sn−Ag系はんだ、Sn−Ag−Cu系はんだ、Sn−Ag−Bi系はんだ、Sn−Ag−Bi−Cu系はんだ、Sn−Zn系はんだ、Sn−Zn−Bi系はんだ等)を用いても勿論よい。
さらに、素子搭載ユニットは、第2基板主面、第2基板裏面及び第2基板側面を有する第2配線基板を備え、第1配線基板は、第2配線基板よりも厚くなっており、ソケット上に素子搭載ユニットとともに接続された際に、張出部の裏面が第2基板主面と対向配置されるとともに、第1基板側面が第2基板側面と対向配置されることが好ましい。このようにすれば、光電気混載ユニットと素子搭載ユニットとがよりいっそう接近した状態に配置されるため、光電気混載ユニット及び素子搭載ユニットを搭載するソケットをよりいっそう小型化することができる。また、張出部の裏面が第2基板主面と対向配置されるとともに、第1基板側面が第2基板側面と対向配置されるため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路をよりいっそう短くすることができる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失がよりいっそう小さくなるため、信号の品質劣化をより確実に防止することができる。
ここで、素子搭載ユニットが備える第2配線基板としては、例えば、樹脂配線基板、セラミック配線基板、ガラス配線基板、金属配線基板が使用可能であるが、コスト面を考慮すると樹脂配線基板であることが好ましい。また、剛性を考慮すると、第2配線基板はセラミック配線基板であることが好ましい。この場合、ソケットへの素子搭載ユニットの接続時などにおいて第2配線基板を押圧したとしても、第2配線基板の破損が防止されるため、第1配線基板に配置された第2電極に対して第2配線基板を確実に接続させることができる。また、セラミック配線基板は樹脂配線基板に比較して熱伝導性が高いため、発生した熱が効率良く放散される。
なお、素子搭載ユニットに設けられた第2嵌合部に嵌合する第1嵌合部が設けられ、第1嵌合部を第2嵌合部に嵌合させることにより、素子搭載ユニットに対する光電気混載ユニットの位置合わせが行われるようにしてもよい。このようにすれば、素子搭載ユニットに対する光電気混載ユニットの位置合わせが高精度に行われるため、第1配線基板の第1基板主面に光素子接続用端子を形成し、光素子接続用端子に光素子を接続すれば、光素子の光軸を高精度に位置決めすることができる。ゆえに、光の伝送ロスが小さい光電気混載ユニットを実現することができる。
また、素子搭載ユニットが、4つの辺を有する平面視略矩形状をなす場合、光電気混載ユニットは、4つの辺にそれぞれ隣接して配置されていてもよい。このようにすれば、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることができる。
さらに、光電気混載ユニットは、素子搭載ユニットとともにソケットに接続された状態で、上面が素子搭載ユニットの上面と同じ高さに位置していることが好ましい。このようにすれば、半導体集積回路素子や光素子駆動用の半導体集積回路素子の熱を外部に放出する冷却部品であるヒートシンクやファンを、素子搭載ユニットの上面と光電気混載ユニットの上面との両方に接触するように取り付けることができる。その結果、半導体集積回路素子や光素子駆動用の半導体集積回路素子から発生した熱が効率良く放散されるため、光素子接続用端子に光素子を接続した場合には、放熱性の悪化に起因する発光波長のズレが回避され、動作安定性・信頼性に優れた第1配線基板を実現することができる。
上記課題を解決するための別の手段(手段2)としては、上記手段1に記載の光電気混載ユニットを、母基板上に設置可能なソケット上に接続してなる素子搭載モジュールであって、前記ソケットは、前記母基板と、前記素子搭載ユニット及び前記光電気混載ユニットの少なくとも一方とを電気的に接続する複数の導電金属部品を備え、前記光電気混載ユニットは、第1基板裏面及び前記第1基板裏面とは別の面を有する第1配線基板を備え、前記複数の導電金属部品が接触する複数の第1電極が前記第1基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第2電極が前記第1基板裏面とは別の面に配置されることを特徴とする素子搭載モジュールがある。
従って、手段2の素子搭載モジュールによると、光電気混載ユニットに搭載された光素子や光素子駆動用の半導体集積回路素子を交換する際に、光電気混載ユニットのみをソケットから取り外すことができ、素子搭載ユニットを取り外さなくても済むため、交換作業が容易になる。同様に、素子搭載ユニットに搭載された半導体集積回路素子を交換する際に、素子搭載ユニットのみを取り外すことができ、光電気混載ユニットを取り外さなくても済むため、交換作業が容易になる。
また、母基板上に設置可能なソケット上に、素子搭載ユニット及び光電気混載ユニットが接続され、光電気混載ユニットにおいて第1基板裏面とは別の面に配置された第2電極を介して、光電気混載ユニットと素子搭載ユニットとが互いに電気的に接続されている。この場合、光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を母基板まで経由させなくても済むため、電気経路が短くなる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
また、上記したように、第2電極は光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を短くするものであるため、電気経路のインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。
ここで、複数の第1電極が、複数の端子パッドのみ、または、複数の端子パッドと複数のはんだバンプとの両方によって構成される場合、導電金属部品は、例えば以下の構成であることが好ましい。例えば、導電金属部品は、金属板を折曲形成してなり、ソケットに組み込まれる固定部と、第1電極または素子搭載ユニット側の電極が接触する接触部と、固定部及び接触部の間に設けられ、第1電極または素子搭載ユニット側の電極が接触部に接触した際に撓むことによって接触圧力を保持するアーム部とを備えるコンタクトピンであることが好ましい。即ち、導電金属部品が上記の構成であれば、光電気混載ユニット及び素子搭載ユニットをソケット上に接続する際に、接触部が第1電極及び素子搭載ユニット側の電極に圧接する。このため、光電気混載ユニット及び素子搭載ユニットをソケット上に確実に接続することができる。
ところで、素子搭載ユニット及び光電気混載ユニットをソケット上に接続するとき、接触部が第1電極上または素子搭載ユニット側の電極上を摺動するため、素子搭載ユニット及び光電気混載ユニットには水平方向への力が作用する。しかし、この場合、素子搭載ユニット及び光電気混載ユニットの沈み込みが妨げられるなどの問題が生じてしまう。
そこで、母基板及び素子搭載ユニットを互いに電気的に接続する導電金属部品の接触部及びアーム部は、母基板及び光電気混載ユニットを互いに電気的に接続する導電金属部品の接触部及びアーム部とは反対方向に延びていることが好ましい。この場合、素子搭載ユニット側に位置するコンタクトピンの接触部から受ける力と、光電気混載ユニット側に位置するコンタクトピンの接触部から受ける力とが相殺されるため、上記した問題を解消することができる。
また、第1配線基板は、第1配線基板の第1基板側面から張り出した張出部を備え、素子搭載モジュールは、張出部と第2配線基板とを貫通するガイドピンを備えることが好ましい。このようにすれば、ガイドピンによって光電気混載ユニットと素子搭載ユニットとが高精度に位置合わせされるため、第1配線基板の第1基板主面に光素子接続用端子を形成し、光素子接続用端子に光素子を接続すれば、光素子の光軸を高精度に位置決めすることができる。ゆえに、光の伝送ロスが小さい光電気混載ユニットを実現することができる。
光電気混載ユニットを構成するガイドピンの材料としては、ステンレス等のようにある程度硬質な金属がよい。また、ガイドピンの数については特に限定されないが、位置合わせ精度の向上という観点からすると、単数よりは複数であることがよい。
以下、本発明を具体化した一実施形態の素子搭載モジュール1を、図面に基づき詳細に説明する。なお、寸法、材料、チャネル数などは本実施形態に限定される訳ではなく、適宜変更可能である。
図1〜図3に示されるように、本実施形態の素子搭載モジュール1は、マザーボード2(母基板)、マザーボード2上に設置されたソケット70、及び、ソケット70上に対してともに着脱可能に接続された素子搭載ユニット41及び光電気混載ユニット51等を備える。
本実施形態のマザーボード2は、上面3及び下面4を有する平面視略矩形状の板状部材である。マザーボード2は、樹脂絶縁層(図示略)と金属導体層(図示略)とによって構成されている。樹脂絶縁層は、例えば、厚さが約30μmであって、連続多孔質PTFEにエポキシ樹脂を含浸させた樹脂−樹脂複合材料や、シリカ粒子などの充填材を含んだエポキシ樹脂などの各種絶縁シートからなる。樹脂絶縁層における複数箇所には、樹脂絶縁層の厚さ方向に貫通する内部導通用のスルーホール部(図示略)が形成されている。そして、これらのスルーホール部は、層の異なる金属導体層を電気的に接続する役割を果たしている。また、マザーボード2の上面3において各々のスルーホール部の上端面がある位置には、パッド5が配置されている。
図1〜図3に示されるように、素子搭載ユニット41は第2配線基板10を備えている。第2配線基板10は、1つの第2基板主面12(図3では上面)、1つの第2基板裏面13(図3では下面)、及び、4つの第2基板側面11を有し、縦50.0mm×横50.0mm×厚さ1.0mmの正方形板状をなしている。即ち、素子搭載ユニット41は、4つの辺(第2基板側面11)を有する平面視略矩形状をなしている。また、第2配線基板10は、ガラスエポキシ基板からなる略矩形板状のコア基板14を有するとともに、主面(図3では上面)上に第1ビルドアップ層31を有し、裏面(図3では下面)上に第2ビルドアップ層32を有するビルドアップ多層配線基板である。
図3に示されるように、コア基板14における複数箇所には、コア基板14を厚さ方向に貫通するスルーホール導体17が形成されている。スルーホール導体17の内部は、例えばエポキシ樹脂などの閉塞体18で埋められている。そして、スルーホール導体17における開口部には銅めっき層からなる蓋状導体19が形成され、その結果スルーホール導体17が塞がれている。
第2ビルドアップ層32は、銅からなる2層の金属配線層42と、熱硬化性樹脂(例えばエポキシ樹脂)からなる2層の樹脂絶縁層34とを交互に積層した構造を有している。各樹脂絶縁層34における複数箇所には、金属配線層42に接続される内層接続ビア導体44が形成されている。また、第2層の樹脂絶縁層34の下面上における複数箇所には、金属配線層42に電気的に接続される電極である端子パッド47がアレイ状に配置されている。さらに、第2層の樹脂絶縁層34の下面は、ソルダーレジスト36によってほぼ全体的に覆われている。ソルダーレジスト36の所定箇所には、端子パッド47を露出させる開口部48が形成されている。なお、本実施形態の素子搭載ユニット41(第2配線基板10)は、端子パッド47にピンが取り付けられないランドグリッドアレイ(LGA)タイプの電子部品搭載ユニットである。
図3に示されるように、第1ビルドアップ層31は、銅からなる2層の金属配線層42と、熱硬化性樹脂(例えばエポキシ樹脂)からなる2層の樹脂絶縁層33とを交互に積層した構造を有している。各樹脂絶縁層33における複数箇所には、金属配線層42に接続される内層接続ビア導体43が形成されている。また、第2層の樹脂絶縁層33の表面上における複数箇所には、内層接続ビア導体43を介して金属配線層42に電気的に接続されるCPU接続用端子45がアレイ状に形成されている。また、樹脂絶縁層33の表面は、ソルダーレジスト35によってほぼ全体的に覆われている。ソルダーレジスト35の所定箇所には、CPU接続用端子45を露出させる開口部46が形成されている。そして、CPU接続用端子45の表面上には、複数のはんだバンプ49が配設されている。
図3に示されるように、各はんだバンプ49は、半導体集積回路素子であるICチップ21(CPU)の面接続端子22に電気的に接続されている。MPUとしての機能を有するICチップ21は、矩形板状をなしており、下面側表層に図示しない回路素子が形成されている。さらに、第2配線基板10の第2基板主面12側は金属製リッド110で覆われている。
図1〜図3に示されるように、上記した光電気混載ユニット51は、厚さ1.5mmの板状をなす第1配線基板50を備えている。即ち、第1配線基板50は、第2配線基板10よりも厚くなっている。第1配線基板50は、9層のセラミック層55(絶縁層)及び4層の配線層56を積層配置してなるアルミナ配線基板(セラミック配線基板)を主体として構成されている。各セラミック層55は、上記した第2配線基板10の樹脂絶縁層33,34に使用される樹脂材料よりも高放熱性のセラミック材料(本実施形態ではアルミナ)からなり、各配線層56はタングステンからなっている。また、第1配線基板50は、積層方向の一端側(図3では下端側)に位置する面である第1基板裏面53を有している。さらに、第1配線基板50は、第1基板裏面53とは別の面であって、積層方向の他端側(図3では上端側)に位置する面である第1基板主面52を有している。第1基板主面52は縦20.0mm×横20.0mmの平面視略矩形状をなし、第1基板裏面53は縦20.0mm×横10.0mmの平面視略矩形状をなしている。さらに、第1配線基板50は、第1基板主面52及び第1基板裏面53とは別の面であって、第1基板主面52及び第1基板裏面53と垂直な位置関係にある4つの第1基板側面54を有している。各第1基板側面54のうちの1つは、光電気混載ユニット51がソケット70上に素子搭載ユニット41とともに接続された際に、第2配線基板10の第2基板側面11と対向配置されるようになっている。また、第1配線基板50は、同第1配線基板50の厚さ方向に延びるビア導体57(接続導体)を内部に有している。ビア導体57は配線層56同士を異層間で導通させるための機能を有している。
図3に示されるように、第1配線基板50の第1基板裏面53上における複数箇所には、ビア導体57に電気的に接続される端子パッド62(第1電極)がアレイ状に形成されている。隣接する端子パッド62同士のピッチは、0.5mmよりも大きく、かつ1.5mm以下(本実施形態では1.0mm)に設定されている。なお、本実施形態の光電気混載ユニット51(第1配線基板50)は、端子パッド62にピンが取り付けられないランドグリッドアレイ(LGA)タイプの電子部品搭載ユニットである。また、本実施形態の端子パッド62は、電源用の配線121(図2参照)またはグランド用の配線122(図2参照)を構成するようになっている。
また、第1配線基板50の第1基板主面52上には、ビア導体57に電気的に接続される複数のドライバIC接続用端子63(半導体集積回路素子接続用端子)及び複数の光素子接続用端子64が形成されている。さらに、第1基板主面52上には、各ドライバIC接続用端子63と各光素子接続用端子64とをつなぐ配線パターン58が形成されている。なお、配線パターン58は直線状パターンである。そして、ドライバIC接続用端子63及び光素子接続用端子64の表面上には、それぞれはんだバンプ61が配設されている。
図3に示されるように、光素子接続用端子64の表面上に配設された各はんだバンプ61には、光素子(発光素子)の一種であるVCSEL24が、発光面を上方に向けた状態で接合されている。本実施形態のVCSEL24は、略矩形平板状をなしており、VCSEL24の長手方向に沿って一列に並べられた複数の発光部25を発光面内に有している。これらの発光部25は、第1配線基板50の第1基板主面52に対して直交する方向(即ち、図3において上方向)に、所定波長のレーザー光(光信号)を出射するようになっている。また、VCSEL24の有する複数の端子26は、各はんだバンプ61にそれぞれ接合されている。
図3に示されるように、ドライバIC接続用端子63の表面上に配設された各はんだバンプ61には、VCSEL24駆動用の半導体集積回路素子であるドライバIC27が接合されている。本実施形態のドライバIC27は、略矩形平板状をなしており、下面側表層に図示しない回路素子が形成されている。また、ドライバIC27の有する複数の端子28は、各はんだバンプ61にそれぞれ接合されている。従って、ドライバIC27とVCSEL24とが、配線パターン58などを介して電気的に接続される。
図2,図3に示されるように、第1配線基板50の第1基板主面52側には、略矩形平板状をなす光コネクタ81が接合されている。光コネクタ81には、VCSEL24及びドライバIC27を収容するための収容穴部84が形成され、収容穴部84の内底面(上面)には光ファイバ嵌合溝85が形成されている。光ファイバ嵌合溝85内には、光信号が伝搬する光路となる12本の光ファイバ86の先端部が嵌合されている。また、光コネクタ81は、光路内を伝搬する光の進路を変換する光路変換部87を有している。光路変換部87は、光ファイバ嵌合溝85の内底面(上面)に対して約45°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜が蒸着されている。その結果、光を90°の角度で反射する光路変換部87が構成される。なお、光ファイバ86を光ファイバ嵌合溝85に嵌合する代わりに、45°の傾斜面を有するマルチチャネルの光導波路を使用してもよい。この場合、傾斜面の他方が空気であれば、金属薄膜を蒸着しなくても光を90°の角度で反射できるため、薄膜の有無を適宜選択することができる。
なお、図3に示す光電気混載ユニット51に対して光ファイバ86を介して連結される光電気混載ユニット(図示略)においても、第1配線基板の第1基板主面に複数のはんだバンプが形成されている。各はんだバンプには、光素子(受光素子)の一種であるフォトダイオードが、受光面を上方に向けた状態で接合されている。本実施形態のフォトダイオードは、略矩形平板状をなしており、フォトダイオードの長手方向に沿って一列に並べられた複数の受光部(図示略)を受光面内に有している。従って、これらの受光部は、上側から下側に向かうレーザー光(光信号)を受けやすい構成となっている。
また、第1配線基板の第1基板主面においてフォトダイオードの近傍には、フォトダイオードから出力された光電流を増幅する半導体集積回路素子であるレシーバICが配置されている。本実施形態のレシーバICは、略矩形平板状をなしており、下面側表層に図示しない回路素子が形成されている。また、レシーバICの有する複数の端子(図示略)は、各はんだバンプにそれぞれ接合されている。従って、フォトダイオードとレシーバICとが、配線パターン(図示略)などを介して電気的に接続される。
図2,図3に示されるように、第1配線基板50は、第1基板主面52側から1層め及び2層めのセラミック層55の一部を第1基板側面54から素子搭載ユニット41(第2配線基板10)に向けて張り出してなる張出部111を備えている。張出部111は、長さ(張り出し量)10mm×幅20mmの略矩形板状をなしている。張出部111の幅は、第1配線基板50の幅(縦の長さ)及び第2配線基板10の幅(縦の長さ)と等しくなっている。また、張出部111は、同張出部111の積層方向の下端側に位置する面である裏面112を有している。裏面112は、光電気混載ユニット51がソケット70上に素子搭載ユニット41とともに接続された際に、第2配線基板10の第2基板主面12と対向配置されるようになっている。
そして、張出部111の裏面112には、複数(本実施形態では12本)の配線パターン114が配置されている。各配線パターン114は、直線的にかつ互いに平行に延びるように形成されている。また、各配線パターン114は、ビア導体57を介してドライバIC接続用端子63に対して電気的に接続されている。なお、このドライバIC接続用端子63は張出部111に形成されている。また、各配線パターン114には、バンプ113(第2電極)がそれぞれ1個ずつ突設されている。本実施形態のバンプ113は、銅めっきによって形成された略円筒状の銅ポスト(銅スタッド)である。なお、バンプ113は、例えば配線パターン114の表面に銅ペーストを印刷することによって形成された導体であってもよいし、配線パターン114の表面にはんだボールを載置してリフローさせることによって形成された導体であってもよい。また、各バンプ113の先端面(図3では下端面)は、配線パターン114の表面及び張出部111の裏面112と略平行になっている。さらに、隣接するバンプ113同士のピッチは、隣接する端子パッド62同士のピッチよりも小さく、具体的には0.5mm以下(本実施形態では0.5mm)に設定されている。そして、各バンプ113は、素子搭載ユニット41、具体的には、第2配線基板10を構成する樹脂絶縁層33の表面に形成されたCPU接続用端子45に電気的に接続される。なお、本実施形態のバンプ113は、シグナル用の配線を構成するようになっている。
図1,図2に示されるように、上記したソケット70は、1つのソケット主面72(図2では上面)、1つのソケット裏面73(図2では下面)、及び、4つのソケット側面74を有する略矩形板状をなしている。ソケット裏面73は、ソケット70の厚さ方向においてソケット主面72の反対側に位置している。ソケット側面74は、ソケット主面72及びソケット裏面73に対して直交している。
また、ソケット70には、ソケット主面72にて開口する平面視略矩形状の収容凹部75が設けられている。収容凹部75の底面76には、素子搭載ユニット41が搭載される第1ユニット搭載領域79(図1参照)が1箇所に設定されるとともに、光電気混載ユニット51が搭載される第2ユニット搭載領域80(図1参照)が1箇所に設定されている。
なお、図1に示されるように、素子搭載ユニット41の周囲には、1つの光電気混載ユニット51が隣接して配置されている。詳述すると、素子搭載ユニット41(第2配線基板10)が備える1つの第2基板側面11(図1では、素子搭載ユニット41の右側に位置する第2基板側面11)が、光電気混載ユニット51(第1配線基板50)が備える第1基板側面54と対向配置されている。なお、互いに対向配置された第2基板側面11及び第1基板側面54は、互いに平行に配置されている。
また、素子搭載ユニット41及び光電気混載ユニット51は、ブロック状をなす複数のガイド部材6,7を介して互いに隣接して配置されている。本実施形態のガイド部材6,7は、上面の一部(角部)が低くなるように設定された平面視矩形状の段部(図示略)を有している。ガイド部材6は、段部が第2配線基板10の下端部に係合することにより、第2配線基板10を係止固定するようになっている。詳述すると、第2配線基板10は、4つのガイド部材6によって第2基板裏面13側から支持されている。そして、2つのガイド部材6(図1では、第2配線基板10の左上部及び左下部を支持する部材)においては、隣接する2つの側面が収容凹部75の内壁面に接触し、残り2つのガイド部材6(図1では、第2配線基板10の右上部及び右下部を支持する部材)においては、それぞれ1つの側面が収容凹部75の内壁面に接触している。また、ガイド部材7は、段部が第1配線基板50の下端部に係合することにより、第1配線基板50を係止固定するようになっている。詳述すると、第1配線基板50は、2つのガイド部材7によって第1基板裏面53側から支持されている。両ガイド部材7は、それぞれ1つの側面が収容凹部75の内壁面に接触している。
図4に示されるように、ソケット70には、収容凹部75の底面76及びソケット裏面73を貫通する複数の穴部77が設けられている。そして、各穴部77には、複数のコンタクトピン91(導電金属部品)が圧入されている。コンタクトピン91は、打抜加工された金属板を折曲形成してなり、固定部92、接触部93、アーム部94及び接続部95を備えている。固定部92はソケット70に組み込まれて固定されるようになっている。詳述すると、固定部92は、ソケット70の厚さ方向に沿って延びる帯板状をなし、両方の側部にそれぞれ上側切欠部98及び下側切欠部99を有している。固定部92は、両側縁において上側切欠部98及び下側切欠部99が設けられていない領域が穴部77の内壁面に圧接することにより、ソケット70に固定されるようになっている。接触部93は、中央部が上方に突出するように湾曲した断面C字状をなし、第1配線基板50(光電気混載ユニット51)側の端子パッド62、または、第2配線基板10(素子搭載ユニット41)側の端子パッド47(電極)に接離可能に接触するようになっている。アーム部94は、固定部92及び接触部93の間に設けられている。アーム部94の下側部分は、ソケット70の厚さ方向に沿って延びており、固定部92において上側切欠部98が設けられている領域に対して連結部(図示略)を介して連結されている。アーム部94の上側部分は、穴部77の開口部付近から斜め上方に延びており、接触部93に接続されている。アーム部94は、端子パッド47または端子パッド62が接触部93に接触した際に、下方(固定部92側)に撓むことによって接触圧力を保持するようになっている。接続部95は、略矩形板状をなし、固定部92の下方において固定部92と直交するように配置されている。接続部95の下面上には、略半球状をなすはんだバンプ96が配設されている。はんだバンプ96は、マザーボード2側のパッド5に接続されている。また、固定部92と接続部95との間にはバネ部97が設けられている。バネ部97は、固定部92よりも幅狭な帯板状をなしており、固定部92の下端中央から下方に延びるとともに、先端が接続部95に接続されている。
よって、図2〜図4に示されるように、コンタクトピン91は、接触部93が端子パッド47に接触するとともに、接続部95がはんだバンプ96を介してパッド5に接続されることにより、素子搭載ユニット41及びマザーボード2を互いに電気的に接続するようになっている。また、コンタクトピン91は、接触部93が端子パッド62に接触するとともに、接続部95がはんだバンプ96を介してパッド5に接続されることにより、光電気混載ユニット51及びマザーボード2を互いに電気的に接続するようになっている。本実施形態では、端子パッド47に接触するコンタクトピン91がシグナル用の配線を構成し、端子パッド62に接触するコンタクトピン91が、電源用の配線121(図2参照)及びグランド用の配線122(図2参照)を構成している。
また、図5に示されるように、コンタクトピン91は、接触部93及びアーム部94が延びる向きが、コンタクトピン91の配列方向に対して角度θ1(本実施形態では20°以上60°以下)だけ斜めになっている。この場合、アーム部94を、隣接するコンタクトピン91との接触を防止しながら長く形成できるため、十分な弾性変位量を有するようになる。
なお、図3,図5に示されるように、素子搭載ユニット41側に位置するコンタクトピン91の接触部93及びアーム部94は、互いに同じ方向に延びている。一方、光電気混載ユニット51側に位置するコンタクトピン91の接触部93及びアーム部94は、素子搭載ユニット41側に位置するコンタクトピン91の接触部93及びアーム部94とは反対方向に延びている。
図2に示されるように、第1配線基板50の張出部111には、断面円形状の充填穴(図示略)が2つ形成されている。そして、各充填穴内には、第1配線基板50を構成するセラミックよりも硬度が低く加工性が良い樹脂材料からなる充填樹脂(図示略)が充填されている。この充填樹脂には断面円形状の精密加工穴(図示略)が形成されている。充填穴及び精密加工穴は、第1基板主面52及び張出部111の裏面112の両方において開口する貫通穴である。精密加工穴は、内径が0.697mmに設定されており、ガイドピン101をかしめて固定する機能を有している。
そして、各精密加工穴には、金属製のガイドピン101の一端が挿入固定されている。なお、ガイドピン101の一端は、張出部111を貫通するとともに第2配線基板10を貫通するようになっている。また、ガイドピン101は、VCSEL24(またはフォトダイオード)を挟んでその両側に配置されるとともに、他端が光コネクタ81を貫通している。ガイドピン101は、VCSEL24(またはフォトダイオード)と光ファイバ86との光軸合わせの際の位置基準として用いられる光結合部材である。なお、本実施形態において具体的には、JIS C 5981に規定するガイドピン「CNF12SAM−21」(直径0.699mm)が使用されている。
このように構成された素子搭載モジュール1の一般的な動作について簡単に述べる。
VCSEL24及びフォトダイオードは、マザーボード2の金属導体層、ソケット70のコンタクトピン91、及び、第1配線基板50の端子パッド62などを介した電力供給により、動作可能な状態となる。第1配線基板50上のドライバIC27からVCSEL24に電気信号が出力されると、VCSEL24は入力した電気信号を光信号(レーザー光)に変換した後、その光信号を光コネクタ81内にある光路変換部87に向けて、発光部25から出射する。発光部25から出射したレーザー光は光路変換部87に入射し、光路変換部87に入射したレーザー光は進行方向を90°変更する。このため、レーザー光は、光ファイバ86を通過して別の第1配線基板の光路変換部87に入射し、さらにフォトダイオードの受光部に入射する。フォトダイオードは、受光したレーザー光を電気信号に変換し、変換した電気信号をレシーバICに出力する。
次に、上記構成の素子搭載モジュール1の製造方法を説明する。
まず、第2配線基板10を従来周知の方法により作製し、あらかじめ準備しておく。
第2配線基板10は以下のように作製される。まず、縦50mm×横50mm×厚さ0.8mmの基材の両面に銅箔が貼付された銅張積層板(図示略)を準備する。そして、YAGレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、銅張積層板を貫通する貫通孔を所定位置にあらかじめ形成しておく。次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体17を形成した後、そのスルーホール導体17内に閉塞体18を充填する。さらに、銅めっきを行った後、銅張積層板の両面の銅箔のエッチングを行うことにより、蓋状導体19をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。その結果、コア基板14を得る。
次に、コア基板14の主面及び裏面に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体43,44が形成されるべき位置に盲孔を有する第1層の樹脂絶縁層33,34を形成する。さらに、従来公知の手法(例えばセミアディティブ法)に従って電解銅めっきを行い、盲孔の内部に内層接続ビア導体43,44を形成するとともに、樹脂絶縁層33,34上に金属配線層42を形成する。
次に、第1層の樹脂絶縁層33,34上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体43,44が形成されるべき位置に盲孔を有する第2層の樹脂絶縁層33,34を形成する。なお、第1層の樹脂絶縁層33,34上にエポキシ樹脂を被着した後でレーザー照射を行うことにより、盲孔を有する第2層の樹脂絶縁層33,34を形成するようにしてもよい。次に、従来公知の手法に従って電解銅めっきを行い、盲孔の内部に内層接続ビア導体43,44を形成する。さらに、第2層の樹脂絶縁層34上に端子パッド47を形成するとともに、第2層の樹脂絶縁層33上にCPU接続用端子45を形成する。
この後、第2層の樹脂絶縁層33,34上にソルダーレジスト35,36を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト35,36に開口部46,48をパターニングする。以上の結果、両面にビルドアップ層31,32を備える所望の第2配線基板10が完成する。
また、第1配線基板50を従来公知の手法により作製し、あらかじめ準備しておく。
第1配線基板50は以下のように作製される。まず、充填穴を有するセラミック未焼結体を準備する。詳述すると、アルミナ粉末、有機バインダ、溶剤、可塑剤などを均一に混合・混練してなる原料スラリーを作製し、この原料スラリーを用いてドクターブレード装置によるシート成形を行って、所定厚さのグリーンシートを複数枚形成する。次に、グリーンシートにおける所定部分に、例えば打抜加工を施すことにより、ビア用孔を形成する。次に、ビア用孔内にビア導体57用の金属ペースト(例えばタングステンペースト)を充填する。そして、金属ペーストをグリーンシートの表面に印刷することにより、後に配線層56、ドライバIC接続用端子63、光素子接続用端子64及び配線パターン58となる印刷層を形成する。さらに、これら複数枚のグリーンシートを積層し、所定圧力でプレスして各グリーンシートを一体化し、未焼結のグリーンシート積層体(セラミック未焼結体)とする。次に、このグリーンシート積層体に対して金属ペーストを印刷し、後に端子パッド62及び配線パターン114となる印刷層を形成する。また、このグリーンシート積層体をドリル加工し、充填穴を形成する。この段階ではまだグリーンシート積層体は未焼結であるため、ドリル加工によって比較的容易に充填穴を形成することができる。
次に、従来周知の手法に従って乾燥工程や脱脂工程を行った後、さらにアルミナが焼結しうる加熱温度(例えば1650℃〜1950℃)にて焼成を行う。そして、アルミナ及びタングステンを焼結させ、グリーンシート積層体をセラミック焼結体である第1配線基板50とする。
次に、第1配線基板50における充填穴内に充填樹脂を充填する。詳述すると、エポキシ樹脂、硬化剤、シリカフィラー等の混合物を3本ロールにて混練し、充填穴を埋めるための充填樹脂とする。そして、この充填樹脂を従来公知の手法(例えば印刷法)により充填穴内に充填する。さらに、120℃、1時間の条件で加熱することにより、充填樹脂を半硬化させる。ここで、充填樹脂を完全に硬化させないのは、次工程での穴加工をよりいっそう容易に行うためである。
さらに、充填樹脂に対して精密ドリルを用いた精密穴加工を行い、半硬化状態の充填樹脂に精密加工穴を形成する。このような穴加工法によれば、光軸合わせの際の正確な基準となる精密加工穴を容易にかつ確実に得ることができる。また、精密穴加工は、樹脂材料に対する加工であるため、加工に要する労力やコストを低減することができ、ひいては第1配線基板50の低コスト化を図ることができる。
次に、上記第1配線基板50を150℃、5時間の条件で加熱する本硬化処理を行って、充填樹脂を完全に硬化させる。さらに、従来周知の手法により仕上げ加工を行って、精密加工穴の穴径を0.697mmとなるように微調整する。このときの加工に要求される精度は、具体的には±0.003mmである。
また、第1配線基板50における配線パターン114上の複数箇所にバンプ113を形成する。バンプ113は以下のように形成される。まず、張出部111の裏面112に対して、配線パターン114を覆うフォトレジスト材(厚さ50μm)をラミネートする。次に、フォトレジスト材に対して露光及び現像を行い、配線パターン114上の胴体部分を露出させる貫通孔(内径80μm)を複数箇所に形成する。そして、フォトレジスト材を介して配線パターン114上の導体部分に対する電解銅めっきを行った後、フォトレジスト材を除去する。その結果、配線パターン114上に高さ50μmのバンプ113が形成される。この時点で、所望の第1配線基板50が完成する。
その後、第2配線基板10側のCPU接続用端子45上にはんだバンプ49を形成する。また、第1配線基板50側のドライバIC接続用端子63及び光素子接続用端子64上に、それぞれはんだバンプ61を形成する。
さらに、第2配線基板10の第2基板主面12側にICチップ21を搭載する。このとき、CPU接続用端子45と、ICチップ21の面接続端子22とを位置合わせしてリフローを行う。その結果、CPU接続用端子45及び面接続端子22がはんだバンプ49を介して接合され、第2配線基板10とICチップ21とが電気的に接続される。また、第1配線基板50の第1基板主面52側に、ドライバIC27及びVCSEL24を搭載するとともに、第1配線基板50とは別の第1配線基板の第1基板主面側に、レシーバIC及びフォトダイオードを搭載する。このとき、ドライバIC接続用端子63とドライバIC27の端子28とを位置合わせするとともに、光素子接続用端子64とVCSEL24の端子26とを位置合わせする。そして、この状態ではんだリフローを行い、ドライバIC27の端子28、及び、VCSEL24の端子26をはんだバンプ61にはんだ付けする。なお、レシーバIC及びフォトダイオードは、ドライバIC27及びVCSEL24と同様の工程を経て、第1配線基板の第1基板主面側に実装される。
また、ソケット70を作製し、あらかじめ準備しておく。ソケット70は、例えば以下のように作製される。まず、第1型(図示略)と第2型(図示略)とを合わせることにより、内部にソケット70と同一形状かつ同一体積のキャビティを構成する。この状態で、キャビティ内に熱可塑性を有する液晶ポリマーを加熱充填後、冷却することにより、ソケット70が成型される。その後、第1型及び第2型を互いに離間させれば、成型されたソケット70が取り出される。
次に、ソケット70に対してコンタクトピン91を取り付ける方法について説明する。
まず、コンタクトピン91を、打抜加工された金属板を折り曲げることによって形成し、あらかじめ準備しておく。次に、従来周知の自動組立装置(図示略)を用いて、ソケット70へのコンタクトピン91の取り付けを行う。詳述すると、自動組立装置が備えるソケット支持台にソケット70を固定するとともに、同じく自動組立装置が備える挿入機にコンタクトピン91を装填する。そして、挿入機を穴部77の上方に移動させ、コンタクトピン91の固定部92を穴部77に圧入する。なお、本実施形態では、挿入機の移動やコンタクトピン91の挿入が繰り返し行われる。その後、挿入した各コンタクトピン91の接続部95にはんだバンプ96を形成すれば、図4に示すソケット70が完成する。
また、ソケット70のはんだバンプ96をマザーボード2の上面3に密着させた状態で、各はんだバンプ96のリフローを行う。その結果、はんだバンプ96とマザーボード2のパッド5とが接合され、ソケット70がマザーボード2にはんだ付けされる。
そして、素子搭載ユニット41をソケット70上に設置する。その結果、コンタクトピン91の接触部93が端子パッド47に接触するとともに、コンタクトピン91の接続部95がはんだバンプ96を介してパッド5に接続されることにより、素子搭載ユニット41とマザーボード2とが互いに電気的に接続される。次に、光電気混載ユニット51をソケット70上に設置する。その結果、接触部93が端子パッド62に接触するとともに、接続部95がはんだバンプ96を介してパッド5に接続されることにより、光電気混載ユニット51とマザーボード2とが互いに電気的に接続される。それと同時に、第1配線基板50側の第2電極113の先端面が第2配線基板10側のCPU接続用端子45の表面に接触することにより、素子搭載ユニット41と光電気混載ユニット51とが互いに電気的に接続される。
次に、第1配線基板50の精密加工穴にガイドピン101の一端側を嵌合支持させる。その結果、ガイドピン101の一部が、第1配線基板50の第1基板主面52側及び第1基板裏面53側に突出した状態となる。さらに、第1配線基板50の第1基板主面52から突出するガイドピン101を、光コネクタ81が有するガイド孔に対して嵌入させるようにする。その結果、VCSEL24(またはフォトダイオード)と光ファイバ86との光軸合わせを行いつつ、併せて光コネクタ81を第1配線基板50に支持固定させることができる。以上のようにして、図2に示す本実施形態の素子搭載モジュール1が完成する。
従って、本実施形態によれば以下の効果を得ることができる。
(1)本実施形態の素子搭載モジュール1では、光電気混載ユニット51に搭載された光素子(VCSEL24またはフォトダイオード)や光素子駆動用の半導体集積回路素子(ドライバIC27またはレシーバIC)を交換する際に、光電気混載ユニット51のみをソケット70から取り外せばよく、素子搭載ユニット41を取り外さなくても済むため、交換作業が容易になる。
また、マザーボード2上に設置可能なソケット70上に、光電気混載ユニット51が素子搭載ユニット41とともに接続され、光電気混載ユニット51において張出部111の裏面112に配置されたバンプ113を介して、光電気混載ユニット51が素子搭載ユニット41に電気的に接続されている。その結果、光電気混載ユニット51と素子搭載ユニット41との間をつなぐ電気経路をマザーボード2まで経由させなくても済むため、電気経路が短くなる。ゆえに、光電気混載ユニット51と素子搭載ユニット41との間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
(2)本実施形態のバンプ113は、銅めっきによって形成された銅ポスト(銅スタッド)であるため、バンプ113を例えば導電性ペーストなどによって形成する場合に比べて、バンプ113の導電性が向上する。
なお、本実施形態を以下のように変更してもよい。
・上記実施形態の第2電極(バンプ113)は、張出部111の裏面112に配置されていた。しかし、第2電極は、第1配線基板50において第1基板裏面53とは別の面、即ち、第1基板主面52や第1基板側面54等に配置されていてもよい。なお、第1基板側面54に第2電極を配置した場合、第2配線基板10の第2基板側面11に、第2電極に接触する電極が配置されるようになる。このようにすれば、素子搭載ユニット41及び光電気混載ユニット51をソケット70上に接続した際に、互いに反対方向に延びるコンタクトピン91が撓むことによって作用する力により、第1基板側面54と第2基板側面11とが互いに接近するため、第1基板側面54側の第2電極と第2基板側面11側の電極とを確実に接触させることができる。
・上記実施形態の素子搭載ユニット41は、第2配線基板10の第2基板裏面13側に配置された電極が端子パッド47のみによって構成されていた。同様に、上記実施形態の光電気混載ユニット51も、第1配線基板50の第1基板裏面53側に配置された電極(第2電極)が端子パッド62のみによって構成されていた。即ち、素子搭載ユニット41及び光電気混載ユニット51は、ランドグリッドアレイ(LGA)タイプの電子部品搭載ユニットであった。
しかし、素子搭載ユニット41を、電極が、端子パッド47と該端子パッド47の表面上に形成されたはんだバンプとの両方によって構成されるものに変更してもよい。同様に、光電気混載ユニット51を、電極(第2電極)が、端子パッド62と該端子パッド62の表面上に形成されたはんだバンプとの両方によって構成されるものに変更してもよい。即ち、素子搭載ユニット41及び光電気混載ユニット51は、ボールグリッドアレイ(BGA)タイプの電子部品搭載ユニットであってもよい。
・上記実施形態では、第1配線基板50の精密加工穴を挿通したガイドピン101を光コネクタ81のガイド孔に嵌入させることにより、素子搭載ユニット41に対する光電気混載ユニット51の位置合わせが行われていた。しかし、ガイドピン101以外の位置合わせ機構を用いて、素子搭載ユニットに対する光電気混載ユニットの位置合わせを行ってもよい。
例えば、図6に示されるように、光電気混載ユニット151にキャスタレーション152(第1嵌合部、第2電極)を設けるとともに、素子搭載ユニット141にキャスタレーション152と嵌合するバンプ142(第2嵌合部)を設け、キャスタレーション152をバンプ142に嵌合させることにより、素子搭載ユニット141に対する光電気混載ユニット151の位置合わせを行ってもよい。バンプ142は、金めっきまたは金ワイヤボンディングによって形成された断面略台形状の金スタッドである。なお、キャスタレーション152の代わりにスルーホール導体などの他の構造を第1嵌合部として採用してもよい。
また、図7に示されるように、光電気混載ユニット251にバンプ252(第1嵌合部、第2電極)を設けるとともに、素子搭載ユニット241にバンプ252が嵌合する開口部242(第2嵌合部)を設け、バンプ252を開口部242に嵌合させることにより、素子搭載ユニット241に対する光電気混載ユニット251の位置合わせを行ってもよい。なお、バンプ252は、図6に示すバンプ142と同じ金スタッドであり、ビア導体253を介して配線層254に接続されている。また、開口部242は、ソルダーレジスト243に設けられており、内壁面がバンプ252の外面に密着するようになっている。
・上記実施形態の光電気混載ユニット51は、素子搭載ユニット41が有する1つの辺(第2基板側面11)に隣接して配置されていた。しかし、光電気混載ユニット51は、素子搭載ユニット41が有する2つ以上(例えば4つ)の辺にそれぞれ隣接して1個ずつ配置されていてもよい。また、光電気混載ユニット51は、1つの辺に対して複数個ずつ配置されていてもよい。
・上記実施形態の光電気混載ユニット51は、素子搭載ユニット41とともにソケット70に接続された状態で、上面59(図2,図3参照)が素子搭載ユニット41の上面40よりも高くなっていた。しかし、光電気混載ユニット51の上面59は、素子搭載ユニット41の上面40と同じ高さに位置していてもよい。
・上記実施形態の第2配線基板10は、コア基板14の表面及び裏面にビルドアップ層31,32を形成した多層配線基板であった。ところが、近年では、ICチップ21の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板14を貫通する配線(スルーホール導体17)が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなる可能性がある。そこで、上記実施形態の第2配線基板10を、コア基板14を有さず、同一の厚さを有する複数の樹脂絶縁層からなる多層配線基板に変更してもよい。この多層配線基板は、比較的に厚いコア基板14を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ICチップ21を高速で動作させることが可能となる。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
(1)半導体集積回路素子が搭載される素子搭載ユニットと、発光部及び受光部のうちの少なくとも一方を有する光素子が搭載されるとともに前記光素子駆動用の半導体集積回路素子が搭載される光電気混載ユニットとを、ソケット上に接続してなる素子搭載モジュールが搭載可能な基板であって、前記ソケットは、前記基板と、前記素子搭載ユニット及び前記光電気混載ユニットの少なくとも一方とを電気的に接続する複数の導電金属部品を備え、前記光電気混載ユニットは、第1基板裏面及び前記第1基板裏面とは別の面を有する第1配線基板を備え、前記複数の導電金属部品が接触する複数の第1電極が前記第1基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第2電極が前記第1基板裏面とは別の面に配置されることを特徴とする基板。