JP2013539297A - マッチドペアトランジスタ回路 - Google Patents
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Abstract
Description
本出願は、2010年9月24日に出願された米国仮特許出願第61/386,403号の恩典を主張するものであり、その内容は全体として本明細書と組み込まれる。
本明細書では、適切に機能するために、リセット回路を必要としないサンプリング技法を適用する実施形態について、説明する。一実施形態では、回路構成要素ミスマッチおよびオフセットを克服するための回路が提供され得る。本回路は、化学感応センサーと、行選択トランジスタと、サンプリング回路と、差分回路とを備え得る。化学感応センサーはトランジスタから形成され得る。化学感応トランジスタが基板上に形成された位置の近くに、行選択トランジスタはあり得る。行選択トランジスタおよび化学感応センサーは、共通のプロパティセットを共有する。サンプリング回路は、行選択トランジスタから基準サンプルを取るように、かつ化学感応センサーから行選択トランジスタを介して信号サンプルを取るように構成され得る。差分回路は、基準サンプルおよび信号サンプルの間の差を求め得る。各サンプル中に同じポートから信号が読み取られるが、対象のデバイスの選択は、飽和領域とトリオード領域との間にトランジスタを押し進めることによって達成される。
トランジスタから形成された化学感応センサーと、
基板上において該化学感応トランジスタの近くに形成され、行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、該行選択トランジスタと、
該行選択トランジスタから基準サンプルを取るように、かつ該化学感応センサーから該行選択トランジスタを介して信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。
[本発明1002]
前記信号サンプルが、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、本発明1001の回路。
[本発明1003]
前記行選択トランジスタが飽和領域にある間は、該行選択トランジスタから前記基準サンプルを取る、本発明1001の回路。
[本発明1004]
前記行選択トランジスタが線形領域にある間は、前記化学感応センサーから該行選択トランジスタを介して前記信号サンプルを取る、本発明1001の回路。
[本発明1005]
前記化学感応センサーが飽和領域にある間は、該化学感応センサーから前記信号サンプルを取る、本発明1001の回路。
[本発明1006]
ピクセルが、センサートランジスタの近くに形成された選択トランジスタを有し、センサー部分以外は該センサートランジスタと同じになるように該選択トランジスタおよび信号トランジスタが形成される、該ピクセルのアレイを有する半導体基板と、
飽和モードである間は該選択トランジスタから基準サンプルを取るように、かつ第2のトランジスタから信号読取値を取るように構成され、該信号読取値を第1のトランジスタを介して取る、読取回路と、
該信号読取値から基準読取値を減算して差分信号を求める、差分回路と
を備える、回路ミスマッチを補正するための回路。
[本発明1007]
前記ピクセルのアレイ中のそれぞれのピクセルが、前記選択トランジスタを介して前記センサートランジスタをサンプリングするように配列される、本発明1006の回路。
[本発明1008]
回路ミスマッチを補正するためのサンプリング回路を有し、
第2のトランジスタの近くに形成された第1のトランジスタを有する複数のピクセルを有する、半導体基板と、
該第1のトランジスタから基準読取値を取るように、かつ該第2のトランジスタから信号読取値を取るように構成され、該信号読取値を該第1のトランジスタを介して取る、読取回路と、
該信号読取値から該基準読取値を減算する、差分回路と
を備える、
行および列に配列されたピクセルアレイ。
[本発明1009]
前記第1のトランジスタおよび前記第2のトランジスタが、同じサイズおよび同じタイプのトランジスタである、本発明1008のアレイ。
[本発明1010]
雑音−トランジスタミスマッチ補正回路を有し、
行および列に配列され、ピクセルが行ごとに選択されかつ列を通して読み出される、該ピクセルのアレイと、
選択トランジスタへの行選択信号によって該ピクセルが選択されると各々の該ピクセルについての化学感応センサーの出力が該選択トランジスタを横断するように配列された各々の該ピクセル内にある、該化学感応センサーおよび該選択トランジスタと、
列サンプリング回路が、該列について選択された該ピクセルをサンプリングするように構成され、列ラッチ回路が、該列の各々に関連する該ピクセルからのサンプルを保持するための信号を発生させるように構成され、該列サンプリング回路および該列ラッチ回路の各々が、リセット状態およびサンプリング/ラッチング状態になるように構成された、該列サンプリング回路および該列ラッチ回路と、
第1の所定時間中、リセット回路に該列サンプリング回路および該列ラッチ回路をリセットさせるように、第2の所定時間中、該選択トランジスタを飽和領域に入らせるように、飽和領域にある間、該選択トランジスタの第1のサンプルを取るように、該選択トランジスタを介して該化学感応センサーの第2のサンプルを読み取るために該選択トランジスタが選択される第3の時間中、該選択トランジスタを線形領域に入らせるように構成された、読出制御回路と、
該第1のサンプルおよび該第2のサンプルの間の差を形成する、差分回路と
を備える、
センサーのアレイ。
[本発明1011]
前記化学感応センサーが、基板上において前記選択トランジスタの近くに形成され、かつ該行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、本発明1010のセンサーのアレイ。
[本発明1012]
シングルトランジスタ化学感応ピクセルと、
基板上において該化学感応ピクセルの近くに形成され、該シングル化学感応ピクセルのオフセットを特性決定する信号サンプルを供給する、特性決定トランジスタと、
該特性決定トランジスタから基準サンプルを取るように、かつ該化学感応ピクセルから信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。
[本発明1013]
回路構成要素のオフセットおよびミスマッチを減衰させる方法であって、
ピクセルが、トランジスタのマッチドペアである化学感応センサーおよび選択トランジスタを備える、ピクセル出力を第1のバイアスレベルまでプリチャージする段階と、
該ピクセル中の該選択トランジスタからの基準信号サンプルをサンプリングする段階と、
回路ノードにオフセットおよびミスマッチ補正信号を残すために、該基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階と、
選択された入力信号がサンプリングされる、印加するために該ピクセル中の該化学感応センサーからの該入力信号を選択する段階と、
該回路ノードにおける該オフセットおよびミスマッチ補正信号にしたがって、サンプリングされた該入力信号を調整する段階と、
調整されサンプリングされた該入力信号を、アナログ信号からデジタル信号に変換する段階と
を含む、方法。
[本発明1014]
前記選択トランジスタからの前記基準信号をサンプリングする前記段階が、
該選択トランジスタにゲート電圧を印加し、それにより、該選択トランジスタを、前記基準サンプルを取る間は該選択トランジスタの飽和領域で動作させること
を含む、本発明1013の方法。
[本発明1015]
回路ノードにオフセットおよびミスマッチ補正信号を残すために、前記基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階が、
サンプリングされた前記基準信号をサンプリングキャパシタに記憶させることと、
記憶されサンプリングされた該基準信号をコンパレータ回路の入力に印加することと、
該コンパレータがコンパレータ端末のチャージを停止するための信号を出力するように、基準信号と比較された電圧まで該コンパレータ回路の端末をチャージすることと、
該コンパレータに該停止するための信号を出力させた該サンプリングキャパシタにおいて、信号値をロックすることと
を含む、本発明1013の方法。
[本発明1016]
サンプリングされた前記入力信号を調整する前記段階が、
調整された入力信号が前記ピクセルまたは前記回路の信号経路からのオフセットおよびミスマッチアーティファクトを含んでいない、調整された該入力信号を供給するために、サンプリングされた該入力信号とロックされた前記信号値との間の差を取ること
を含む、本発明1013の方法。
[本発明1017]
調整されサンプリングされた前記入力信号を、アナログ信号からデジタル信号に変換する前記段階が、
調整されサンプリングされた該入力信号を、デジタル信号レベルを示す基準信号と比較することと、
アナログ信号からデジタル信号への変換を完了するために、該比較の結果を示している信号をラッチ回路に出力することと
を含む、本発明1016の方法。
[本発明1018]
前記選択トランジスタが、前記化学感応センサーと同様のサイズおよび同様のタイプの行選択トランジスタである、本発明1016の方法。
[本発明1019]
化学反応に応答して入力信号を供給するための化学感応センサー;
基準サンプルを供給するための選択トランジスタ
を備える、ピクセルと、
該選択トランジスタから該基準サンプルを取るように、かつ該選択トランジスタを介して該化学感応センサーから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するための、ラッチと
を備える、デルタ二重サンプリングを実行するためのシステム。
[本発明1020]
前記入力信号が、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、本発明1019のシステム。
[本発明1021]
前記選択トランジスタが該選択トランジスタの飽和領域にある間は、該選択トランジスタから前記基準サンプルを取る、本発明1019のシステム。
[本発明1022]
化学反応に応答して入力信号を供給するための、シングルトランジスタ化学感応ピクセルと、
基準サンプルを供給するための特性決定トランジスタであって、ピクセルの外側にある特性決定トランジスタと
を備える、システム。
[本発明1023]
前記特性決定トランジスタから前記基準サンプルを取るように、かつ、前記化学感応ピクセルから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するためのラッチと
をさらに備える、本発明1022のシステム。
[本発明1024]
第1のサンプル中の前記コンパレータの帯域幅が、サンプリングキャパシタをチャージする電流源の帯域幅よりも高くなるように選択され、それにより、該キャパシタによってサンプリングされるKTC雑音を減少させる、本発明1022のシステム。
Claims (24)
- トランジスタから形成された化学感応センサーと、
基板上において該化学感応トランジスタの近くに形成され、行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、該行選択トランジスタと、
該行選択トランジスタから基準サンプルを取るように、かつ該化学感応センサーから該行選択トランジスタを介して信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。 - 前記信号サンプルが、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、請求項1に記載の回路。
- 前記行選択トランジスタが飽和領域にある間は、該行選択トランジスタから前記基準サンプルを取る、請求項1に記載の回路。
- 前記行選択トランジスタが線形領域にある間は、前記化学感応センサーから該行選択トランジスタを介して前記信号サンプルを取る、請求項1に記載の回路。
- 前記化学感応センサーが飽和領域にある間は、該化学感応センサーから前記信号サンプルを取る、請求項1に記載の回路。
- ピクセルが、センサートランジスタの近くに形成された選択トランジスタを有し、センサー部分以外は該センサートランジスタと同じになるように該選択トランジスタおよび信号トランジスタが形成される、該ピクセルのアレイを有する半導体基板と、
飽和モードである間は該選択トランジスタから基準サンプルを取るように、かつ第2のトランジスタから信号読取値を取るように構成され、該信号読取値を第1のトランジスタを介して取る、読取回路と、
該信号読取値から基準読取値を減算して差分信号を求める、差分回路と
を備える、回路ミスマッチを補正するための回路。 - 前記ピクセルのアレイ中のそれぞれのピクセルが、前記選択トランジスタを介して前記センサートランジスタをサンプリングするように配列される、請求項6に記載の回路。
- 回路ミスマッチを補正するためのサンプリング回路を有し、
第2のトランジスタの近くに形成された第1のトランジスタを有する複数のピクセルを有する、半導体基板と、
該第1のトランジスタから基準読取値を取るように、かつ該第2のトランジスタから信号読取値を取るように構成され、該信号読取値を該第1のトランジスタを介して取る、読取回路と、
該信号読取値から該基準読取値を減算する、差分回路と
を備える、
行および列に配列されたピクセルアレイ。 - 前記第1のトランジスタおよび前記第2のトランジスタが、同じサイズおよび同じタイプのトランジスタである、請求項8に記載のアレイ。
- 雑音−トランジスタミスマッチ補正回路を有し、
行および列に配列され、ピクセルが行ごとに選択されかつ列を通して読み出される、該ピクセルのアレイと、
選択トランジスタへの行選択信号によって該ピクセルが選択されると各々の該ピクセルについての化学感応センサーの出力が該選択トランジスタを横断するように配列された各々の該ピクセル内にある、該化学感応センサーおよび該選択トランジスタと、
列サンプリング回路が、該列について選択された該ピクセルをサンプリングするように構成され、列ラッチ回路が、該列の各々に関連する該ピクセルからのサンプルを保持するための信号を発生させるように構成され、該列サンプリング回路および該列ラッチ回路の各々が、リセット状態およびサンプリング/ラッチング状態になるように構成された、該列サンプリング回路および該列ラッチ回路と、
第1の所定時間中、リセット回路に該列サンプリング回路および該列ラッチ回路をリセットさせるように、第2の所定時間中、該選択トランジスタを飽和領域に入らせるように、飽和領域にある間、該選択トランジスタの第1のサンプルを取るように、該選択トランジスタを介して該化学感応センサーの第2のサンプルを読み取るために該選択トランジスタが選択される第3の時間中、該選択トランジスタを線形領域に入らせるように構成された、読出制御回路と、
該第1のサンプルおよび該第2のサンプルの間の差を形成する、差分回路と
を備える、
センサーのアレイ。 - 前記化学感応センサーが、基板上において前記選択トランジスタの近くに形成され、かつ該行選択トランジスタおよび該化学感応センサーが、同じサイズおよび同じタイプのトランジスタである、請求項10に記載のセンサーのアレイ。
- シングルトランジスタ化学感応ピクセルと、
基板上において該化学感応ピクセルの近くに形成され、該シングル化学感応ピクセルのオフセットを特性決定する信号サンプルを供給する、特性決定トランジスタと、
該特性決定トランジスタから基準サンプルを取るように、かつ該化学感応ピクセルから信号サンプルを取るように構成された、サンプリング回路と、
該基準サンプルおよび該信号サンプルの間の差を求める、差分回路と
を備える、回路構成要素のミスマッチおよびオフセットを克服するための回路。 - 回路構成要素のオフセットおよびミスマッチを減衰させる方法であって、
ピクセルが、トランジスタのマッチドペアである化学感応センサーおよび選択トランジスタを備える、ピクセル出力を第1のバイアスレベルまでプリチャージする段階と、
該ピクセル中の該選択トランジスタからの基準信号サンプルをサンプリングする段階、
回路ノードにオフセットおよびミスマッチ補正信号を残すために、該基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階と、
選択された入力信号がサンプリングされる、印加するために該ピクセル中の該化学感応センサーからの該入力信号を選択する段階と、
該回路ノードにおける該オフセットおよびミスマッチ補正信号にしたがって、サンプリングされた該入力信号を調整する段階と、
調整されサンプリングされた該入力信号を、アナログ信号からデジタル信号に変換する段階と
を含む、方法。 - 前記選択トランジスタからの前記基準信号をサンプリングする前記段階が、
該選択トランジスタにゲート電圧を印加し、それにより、該選択トランジスタを、前記基準サンプルを取る間は該選択トランジスタの飽和領域で動作させること
を含む、請求項13に記載の方法。 - 回路ノードにオフセットおよびミスマッチ補正信号を残すために、前記基準サンプルからのオフセットおよびミスマッチ信号アーティファクトをキャンセルする段階が、
サンプリングされた前記基準信号をサンプリングキャパシタに記憶させることと、
記憶されサンプリングされた該基準信号をコンパレータ回路の入力に印加することと、
該コンパレータがコンパレータ端末のチャージを停止するための信号を出力するように、基準信号と比較された電圧まで該コンパレータ回路の端末をチャージすることと、
該コンパレータに該停止するための信号を出力させた該サンプリングキャパシタにおいて、信号値をロックすることと
を含む、請求項13に記載の方法。 - サンプリングされた前記入力信号を調整する前記段階が、
調整された入力信号が前記ピクセルまたは前記回路の信号経路からのオフセットおよびミスマッチアーティファクトを含んでいない、調整された該入力信号を供給するために、サンプリングされた該入力信号とロックされた前記信号値との間の差を取ること
を含む、請求項13に記載の方法。 - 調整されサンプリングされた前記入力信号を、アナログ信号からデジタル信号に変換する前記段階が、
調整されサンプリングされた該入力信号を、デジタル信号レベルを示す基準信号と比較することと、
アナログ信号からデジタル信号への変換を完了するために、該比較の結果を示している信号をラッチ回路に出力することと
を含む、請求項16に記載の方法。 - 前記選択トランジスタが、前記化学感応センサーと同様のサイズおよび同様のタイプの行選択トランジスタである、請求項16に記載の方法。
- 化学反応に応答して入力信号を供給するための化学感応センサー;
基準サンプルを供給するための選択トランジスタ
を備える、ピクセルと、
該選択トランジスタから該基準サンプルを取るように、かつ該選択トランジスタを介して該化学感応センサーから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するための、ラッチと
を備える、デルタ二重サンプリングを実行するためのシステム。 - 前記入力信号が、前記化学感応センサーに対する反応からの読取値であり、該読取値がゲートを介して検出される、請求項19に記載のシステム。
- 前記選択トランジスタが該選択トランジスタの飽和領域にある間は、該選択トランジスタから前記基準サンプルを取る、請求項19に記載のシステム。
- 化学反応に応答して入力信号を供給するための、シングルトランジスタ化学感応ピクセルと、
基準サンプルを供給するための特性決定トランジスタであって、ピクセルの外側にある特性決定トランジスタと
を備える、システム。 - 前記特性決定トランジスタから前記基準サンプルを取るように、かつ、前記化学感応ピクセルから入力信号サンプルを取るように構成された、サンプリング回路と、
基準電圧との該基準サンプルの第1の比較結果を出力するための、かつ、デジタルしきい値基準信号と比較した該入力信号サンプルの値を示す信号を含む第2の比較結果を出力することによってアナログデジタル変換を実行するための、コンパレータ回路と、
該第1の比較結果に応答して該サンプリング回路に制御信号を供給するための、かつ該第2の比較結果に応答してデジタル信号値を出力するためのラッチと
をさらに備える、請求項22に記載のシステム。 - 第1のサンプル中の前記コンパレータの帯域幅が、サンプリングキャパシタをチャージする電流源の帯域幅よりも高くなるように選択され、それにより、該キャパシタによってサンプリングされるKTC雑音を減少させる、請求項22に記載のシステム。
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