DE4430811C1 - Verfahren zum Herstellen eines integrierten ionensensitiven Feldeffekttransistors in CMOS-Silizium-Planartechnologie - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Her­ stellen eines ionensensitiven Feldeffekttransistors.

Insbesondere betrifft die vorliegende Erfindung ein Herstel­ lungsverfahren für eine integrierte Flüssigkeitssensorschal­ tung auf Feldeffekttransistorbasis zum Nachweisen von Ionen in der zu untersuchenden Probenflüssigkeit. Typischerweise werden derartige integrierte Flüssigkeitssensorschaltungen mit ionensensitiven Feldeffekttransistoren (ISFET) reali­ siert, denen zur Signalauswertung eine Auswertungsschaltung zugeordnet ist, welche MISFETs (Metal Insulator Semiconduc­ tor Field Effect Transistor) aufweist.

Typischerweise wird bei derartigen integrierten Flüssig­ keitssensorschaltungen die Probenflüssigkeit über eine sepa­ rate Referenzelektrode auf ein definiertes Potential ge­ setzt, wodurch die in ihr enthaltenen Ionen, die beispiels­ weise H⁺-Ionen sein können, an der Sensoroberfläche eine Ladung bilden. Diese bewirkt ebenso wie das Gatepotential bei einem MOS-Transistor innerhalb des ISFET ein elektri­ sches Feld, welches den Feldeffekt bewirkt. Bei einem Be­ trieb des ISFET kann dessen Gate-Source-Spannung gemessen werden, die über eine Eichkennlinie für den jeweils verwen­ deten ISFET eine Zuordnung der Ionenkonzentration in der Flüssigkeit ermöglicht, welche beispielsweise im Falle von H⁺-Ionen der pH-Wert ist. Zum Nachweis anderer Ionen können Ionophore oder andere Schichten auf der Oberfläche des ISFET verwendet werden.

Wird der aktive Gatebereich des ISFET mit einer biologischen oder biochemischen Membran versehen, so kann der ISFET als Biosensor zur Detektion biologischer und/oder biochemischer Stoffe in der Flüssigkeit verwendet werden. Diese Stoffe bringen mit Hilfe von biologisch wirkenden Komponenten, wie beispielsweise Mikroben, oder mit Hilfe von biochemisch wirkenden Komponenten, wie beispielsweise Enzyme, Antikör­ per, Rezeptoren usw., physikalische Effekte hervor, die ihrerseits direkt oder indirekt über weitere Zwischenreak­ tionen innerhalb der Sensoren ein elektrisches Ausgangssig­ nal als Gate-Source-Spannung des ISFET erzeugen.

Die deutsche Offenlegungsschrift DE 41 15 397 A1 zeigt ein Verfahren zum Herstellen einer integrierten CMOS-Schaltung mit einem ISFET und mit einem Auswertungs-MISFET in Polysi­ liziumtechnologie.

Dieses bekannte Verfahren strukturiert in einem Siliziumsub­ strat einen Drainbereich, einen Sourcebereich und einen ionensensitiven Gatebereich. Auf dem Substrat wird eine Si­ liziumdioxid/Siliziumnitrid-Doppelschicht als Gateisolator abgeschieden, und nach dem Bilden von Kontaktierungsöff­ nungen in der Siliziumdioxidschicht/Siliziumnitrid-Doppel­ schicht oberhalb des Drain- bzw. des Sourcebereichs werden Leiterbahnen abgeschieden und strukturiert.

Bei diesem bekannten Verfahren wird zur Definition der Flüs­ sigkeitssensorbereiche eine Maske erzeugt, die zur Struktu­ rierung einer Photopolymerschicht dient, mit der die gesamte Oberfläche der integrierten Schaltung bedeckt ist. Mit Hilfe der durch die Photopolymerschicht 18 gebildeten Maske wird der aktive Sensorbereich geöffnet, aus dem eine während des Halbleiterprozesses benötigte TEOS-Schutzschicht 11 durch Ätzen entfernt wird. Der Photolack bzw. die Photopolymer­ schicht verbleiben jedoch auf der Oberfläche der integrier­ ten Schaltung als zusätzliche Passivierungsschicht.

Der Nachteil dieses bekannten Verfahrens besteht darin, daß die verwendeten Passivierungsschichten eine nicht befrie­ digende Kantenbedeckung, eine unbefriedigende chemische Re­ sistenz und eine niedrige mechanische Stabilität aufweisen. Ferner zeigen diese Passivierungsschichten keine sogenannte Biokompatibilität und ermöglichen folglich keinen Sensor­ einsatz in der Biotechnologie oder Medizintechnik.

Aus der Fachveröffentlichung L. Bousse, et al., "A Process for the Combined Fabrication of Ion Sensors and CMOS-Cir­ cuits", IEEE Electron Device Letters, Band 9, Nummer 1, Ja­ nuar 1988, Seiten 44 bis 46 ist bereits ein Verfahren zum Herstellen einer integrierten CMOS-Schaltung mit einem ISFET und mit einem Auswertungs-MISFET in Polysiliziumgatetechno­ logie bekannt. Bei diesem Verfahren werden zunächst Isola­ tionsgebiete zur Abgrenzung der einzelnen Bauelemente unter­ einander erzeugt, sodann ein eine Gateoxidschicht aufweisen­ der Gateisolator gebildet, woraufhin ein Polysiliziumgate geschaffen und strukturiert wird. Anschließend werden Source und Drain der Feldeffekttransistoren realisiert. Nunmehr wird der aktive Gatebereich des ISFET freigelegt, woraufhin eine Passivierungsschicht aufgebracht wird. Bei der bekann­ ten integrierten Schaltung besteht der Gateisolator aus­ schließlich aus Siliziumdioxid. Sowohl bei dem ISFET als auch bei dem MISFET der integrierten Schaltung ist der Poly­ siliziumbereich oberhalb der Gateoxidschicht erhalten. Der MISFET weist oberhalb des Polysiliziumgates eine Isolations­ schicht aus einem Niedertemperaturoxid auf, welches auf Sei­ ten des ISFET im Bereich des Polysiliziumgates eine Ausneh­ mung aufweist. Die integrierte Schaltung weist als ab­ schließende Passivierungsschicht eine Siliziumnitridschicht auf, die im Bereich des MISFET oberhalb des Niedertempera­ turoxids liegt und sich im Bereich des ISFET bis zu dessen Polysiliziumgate erstreckt. Hierdurch ergeben sich unter­ schiedliche elektrische Eigenschaften des MISFET und des ISFET der integrierten Schaltung, so daß es bei dieser inte­ grierten Schaltung nicht möglich ist, ein weitgehend von Störgrößen befreites Meßsignal zu erhalten.

Zum technologischen Hintergrund der Erfindung werden ferner folgende Literaturstellen genannt:
D. Harame, et al., "An Implantable Ion Sensor Transducer" Tagungsband "IEDM", 1981;
J. Kimura, et al., "An Integrated SOS/FET Multi-Biosensor" Sensors and Actuators, 9 (1986), Seiten 373 bis 387; und
K. Tsukada, et al., "A Multiple-ChemFET Integrated with CMOS Interface Circuits" Tagungsband "Transducers′ 87", 1987.

Ausgehend von dem oben gewürdigten Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Ver­ fahren zum Herstellen eines ionensensitiven Feldeffekttran­ sistors zu schaffen, bei dem die als Passivierung des Feld­ effekttransistors verwendete Schicht eine gute Kantenbe­ deckung, eine hohe chemische Resistenz und eine hohe mecha­ nische Stabilität aufweist, und ferner eine Biokompatibili­ tät zum Einsatz des Sensors in der Biotechnologie oder Medi­ zintechnik aufweist.

Diese Aufgabe wird durch ein Verfahren mit den im Patentan­ spruch 1 angegebenen Merkmalen gelöst.

Die vorliegende Erfindung schafft ein Verfahren zur Herstel­ lung eines ionensensitiven Feldeffekttransistors, das fol­ gende Verfahrensschritte aufweist:

• - Strukturieren eines Drainbereichs, eines Sourcebereichs und eines ionensensitiven Gatebereichs;
• - Abscheiden einer Siliziumdioxid-Siliziumnitrid-Doppel­ schicht als Gateisolator;
• - Bilden von Kontaktierungsöffnungen in der Siliziumdi­ oxid-Siliziumnitrid-Doppelschicht oberhalb des Drain­ bereichs und des Sourcebereichs;
• - Abscheiden und Strukturieren von Leiterbahnen, die den Drainbereich und den Sourcebereich direkt kontaktieren;
• - Abscheiden einer isolierenden Oberflächenplanierungs­ schicht;
• - Ätzen eines Trenches, der sich bis zu der Siliziumdi­ oxid-Siliziumnitrid-Doppelschicht oberhalb des Drainbe­ reichs und des Sourcebereichs benachbart zu dem ionen­ sensitiven Bereich erstreckt;
• - Abscheiden einer Siliziumkarbidschicht;
• - Ätzen einer von dem Trench umfaßten Ausnehmung, die sich bis zu der Siliziumdioxid-Siliziumnitrid-Doppel­ schicht oberhalb des ionensensitiven Bereichs er­ streckt.

Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.

Der Vorteil der vorliegenden Erfindung besteht darin, daß durch die Verwendung des Siliziumkarbids als Passivierungs­ material bei dem oben genannten Verfahren die Eigenschaften einer guten Kantenbedeckung, einer hohen chemischen Resis­ tenz, einer hohen mechanischen Stabilität und einer Biokom­ patibilität vereint werden, und damit auch der Sensoreinsatz in der Biotechnologie und Medizintechnik ermöglicht wird.

Ein weiterer Vorteil der Verwendung des Siliziumkarbids als Passivierung bei dem obengenannten Verfahren besteht darin, daß die Siliziumkarbidpassivierung beginnend an den Flanken des sensitiven ISFET-Bereichs den vom Gateisolator ausgehen­ den Schutz gegenüber dem Eindringen von Flüssigkeiten fort­ setzt und damit sämtliche Chipbereiche einschließlich der Aluminiumleiterbahnen einschließt.

Ein weiterer Vorteil der vorliegenden Erfindung besteht da­ rin, daß die Verwendung der Trench-Ätztechnik bei dem oben genannten Verfahren im "Oberbau" des Sensors eine Verkapse­ lung mit einer Siliziumkarbid-Passivierungsschicht ermög­ licht, wodurch eine uneingeschränkte Kurzschlußsicherheit des elektronischen Bauelements beim Betrieb in Flüssigkeiten gewährleistet ist.

Wiederum ein weiterer Vorteil der Verwendung des Silizium­ karbidsals Passivierung bei dem obengenannten Verfahren be­ steht darin, daß durch die damit ermöglichte Einkapselungs­ technologie, die an den Flanken des sensitiven ISFET-Be­ reichs beginnt, die zugehörigen Source/Drain-Gebiete unmit­ telbar an der aktiven Sensoroberfläche mit Aluminium kontak­ tiert werden können. Hierdurch werden die elektrischen Eigenschaften des Bauelements verbessert, da der Einfluß von Bahnwiderständen entlang der Source/Drain-Gebiete selbst mi­ nimiert wird, sowie die langen Zuleitungsdiffusionsbahnen zum Source- und Drain-Bereich mit den im Vergleich zu Alu­ minium um den Faktor 1000 bis 5000 höheren spezifischen Wi­ derstand entfallen können. Folglich wird der Entwurf kompak­ ter und die Integrationsdichte erhöht sich.

Wiederum ein weiterer Vorteil der vorliegenden Erfindung be­ steht darin, daß durch die Passivierungstechnologie mittels Siliziumkarbid bei dem obengenannten Verfahren zusätzliche Freiheitsgrade bei der Gehäusung des Bauelements eröffnet werden, da sämtliche elektronischen Bereiche flüssigkeits­ dicht abgedeckt sind. Folglich sind nach dem Vereinzeln der Chips lediglich die freigelegten Chipkanten sowie die An­ schlußkontaktflächen durch ein Gehäuse einzuschließen. Daher kann die Gehäusung anwendungsbezogen (zum Beispiel durch Steckverbindungen für Systemlösungen) sowie mit preiswerten, automatischen Verfahren erfolgen.

Gegenüber den in der Beschreibungseinleitung genannten Schriften von L. Bousse, D. Harame, J. Kimura und K. Tsukada weist die vorliegende Erfindung die nachfolgend genannten Vorteile auf.

Die Prozeßreihenfolge und -Gestaltung gemäß dem erfindungs­ gemäßen Verfahren ermöglicht eine simultane Fertigung von ISFET-Strukturen und herkömmlichen Bauelementen in CMOS- Technologie, wie zum Beispiel Feldeffekttransistoren.

Weiterhin ist eine Integration der ISFETs sowohl in n-Kanal- als auch in p-Kanal-Ausführung gleichermaßen möglich.

Es ist keine aufwendige Verwendung einer SOS-Struktur (Sili­ con On Sapphire) notwendig.

Die gleichzeitige Integration von ISFET und CMOS-Komponenten bis hin zu Operationsverstärkern und Signalverarbeitungs­ schaltungen auf dem Chip ermöglichen zum Beispiel für Anwen­ dungen der Mikrosystemtechnik Systemlösungen.

Durch die Realisierung des Doppelschicht-Gateisolators so­ wohl bei den ISFETs als auch bei den MISFETs (d. h. den her­ kömmlichen Transistoren), die aus einer pH-sensitiven Si₃N₄-Schicht auf einer Ausgleichsschicht SiO₂ besteht, stimmen die elektrischen Eigenschaften beider Bauelemente bezüglich deren Einsatzspannung und Gateisolator-Ladung auf­ grund der identischen Grenzflächen überein. Folglich sind der ISFET und der MISFET baugleich integriert.

Eine Selbstjustierung der dem Kanalbereich zugewandten Sour­ ce- und Drain-Kanten erfolgt zur Kanallängeneinstellung mit­ tels der Polysiliziumgate-Technologie bei dem MISFET und dem ISFET, wobei das Polysiliziumgate im Verlauf des Verfahrens entfernt wird und damit eine ebene Sensoroberfläche rea­ lisiert wird.

Sämtliche, die aktive Sensoroberfläche bedeckenden Schichten werden aus Gründen der größeren Selektivität ausschließlich durch einen naßchemischen Ätzvorgang und damit durch ein den Gateisolator "schonendes" Ätzverfahren lokal entfernt.

Zum Schutz des Gateisolators verbleibt nach dem Ätzen des Polysiliziumgates eine CVD-Oxidschicht bis zum Prozeßende bestehen, wodurch zum Beispiel der Kontakt mit Photolack oder Ätzplasma und -Lösungen vermieden wird und folglich eine Schädigung des Gateisolators verhindert wird.

Das erfindungsgemäße Verfahren verwendet bei der ISFET-Her­ stellung eine Zweilagenmetallisierung mit Aluminium.

Um eine Miniaturisierung des Meßwertaufnehmers zu erreichen, wird die großvolumige Glasreferenzelektrode durch einen in­ tegrierten Lösungskontakt aus Gold ersetzt, der auf der Chipvorderseite in unmittelbarer Nähe zum ISFET strukturiert wird.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfin­ dung wird nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1a-1c ein Flußdiagramm des erfindungsgemäßen Verfah­ rens;

Fig. 2a-12b Schnittdarstellungen beispielhafter integrier­ ter Schaltungen gemäß der Erfindung jeweils nach Ausführung einzelner Prozeßabschnitte des erfindungsgemäßen Verfahrens, wobei sich die mit a bezeichneten Figuren auf eine n-Kanal- Schaltung und die mit b bezeichneten Figuren auf ein p-Kanal-Schaltung beziehen.

Die in der nachfolgenden Beschreibung verwendeten Abkürzun­ gen werden nun anhand der Tabellen 1 und 2 beschrieben.

Tabelle 1

Die Tabelle 1 gibt die für die verschiedenen Verfahrens­ schritte verwendeten Masken, deren Bezeichnungen und deren jeweilige Aufgabe an.

Nr.
Prozeßmodul
1
Wannentechnologie und Definition der Bauelemente
2	Channel-Stopper-Technologie und Feldoxidation
3	Gateisolator- und Polysiliziumgate-Technologie
4	Source-/Drain-Technologie
5	Definition der aktiven Sensorbereiche
6	Kontakttechnologie und erste Metallisierungsebene
7	Anschlußtechnologie und zweite Metallisierungsebene
8	Definition der Lösungskontakte
9	Passivierungstechnologie
10	Freilegung der aktiven Sensorbereiche

Die Tabelle 2 definiert die einzelnen Verfahrensmodule, auf die in der Beschreibung Bezug genommen wird.

Bei der nachfolgenden Beschreibung des Ausführungsbeispiels dieses erfindungsgemäßen Verfahrens wird gleichzeitig auf das Flußdiagramm der Fig. 1 und auf die Querschnittsdar­ stellungen der Halbleiterstruktur der erfindungsgemäßen in­ tegrierten CMOS-Schaltung gemäß den Fig. 2a bis 12b Bezug genommen.

Das erfindungsgemäße Verfahren bedient sich als Ausgangsma­ terial einer Siliziumscheibe mit einer Kristallorientierung von ⟨100⟩, die mit Phosphor dotiert ist.

Die Fig. 2a, 2b zeigen die Bauelementeinteilung für den MISFET, den ISFET und im Falle der Fig. 2b einen integrier­ ten Lösungskontakt.

Das Prozeßmodul 1, das die Prozeßschritte 1 bis 12 umfaßt, wird nachfolgend anhand der Fig. 3a, 3b beschrieben.

Beim Verfahrensschritt 1 wird für die Wannentechnologie und zur Definition der Bauelemente die Siliziumscheibe 2 ther­ misch oxidiert. Die Photomaske PW (siehe Tabelle 1) legt im Verfahrensschritt 2 die p-Wannengebiete 4 (Fig. 3b) als Grundmaterial für n-Kanal-Transistoren und -Sensoren fest. Nach einer im Verfahrensschritt 3 durchgeführten Ionenim­ plantation mit Bor und dem Entfernen des Photolacks im Ver­ fahrensschritt 4 schließt sich daran im Verfahrensschritt 5 die Wanneneintreibung an, bevor das Wannenoxid im Verfah­ rensschritt 6 naßchemisch geätzt wird.

Zur Definition der Bauelemente wird die LOCOS-Technologie angewendet. Auf eine thermische Prenitrid-Oxidation 6, die im Verfahrensschritt 7 ausgeführt wird, folgt unmittelbar darauf im Verfahrensschritt 8 und 9 die Abscheidung einer Polysiliziumschicht 8 und einer LPCVD-Siliziumnitridschicht 10. Mit der OD-Maske werden im Verfahrensschritt 10 die aktiven Gebiete definiert und die Siliziumnitridschicht 10 wird im Verfahrensschritt 11 durch einen Trockenätzvorgang strukturiert.

Nunmehr wird für die Beschreibung des Prozeßmoduls 2 (siehe Tabelle 2), das die Verfahrensschritte 13 bis 28 umfaßt, auf die Fig. 4a, 4b Bezug genommen.

Unter erneuter Verwendung der PW-Maske werden im Verfahrens­ schritt 13 sogenannte "n-Kanal-Stopper" 5 realisiert. Im Verfahrensschritt 14 wird zur Erhöhung der Feldschwellen­ spannung in den Wannenbereichen Bor implantiert, wobei die Parametereinstellung nur ein Einbringen der Ionen in die Siliziumnitridfreien Gebiete ermöglicht.

Nachdem im Verfahrensschritt 15 der Photolack entfernt wur­ de, wird der Prozeßschritt in den zu den n-Wannen inversen Gebieten wiederholt. Hierzu dient die PWI-Maske (Verfahrens­ schritt 16) als Maske für die im Verfahrensschritt 17 durch­ geführte Ionenimplantation mit Phosphor. Diese Ionenimplan­ tation dient zur Erhöhung der Feldschwellenspannung im Si­ liziumnitridfreien Substratbereich ("p-Kanal-Stopper" 7). Im Verfahrensschritt 18 wird der Photolack entfernt.

Bei einer im Verfahrensschritt 19 durchgeführten Feuchtoxi­ dation wächst lokal ein Feldoxid auf, wobei eine dünne Po­ lysiliziumschicht aufoxidiert wird. Das durch die Feuchtoxi­ dation entstandene Oxinitrid wird im Verfahrensschritt 20 durch einen naßchemischen Ätzvorgang entfernt, so daß im Verfahrensschritt 21 und 22 die Siliziumnitrid- und Poly­ siliziumschicht 8, 10 (siehe Fig. 3) trocken geätzt werden können. Die bei der lokalen Oxidation an der Spitze des "Vo­ gelschnabels" entstandene dünne Nitridschicht, die zu Früh­ durchbrüchen beim Gateoxid führen kann, wird im Verfahrens­ schritt 23 durch eine SAC-Oxidation (SAC = Sacrificial Oxide) in ein Oxid umgewandelt.

Beim Verfahrensschritt 24 wird wiederum die PWI-Maske ver­ wendet, um die p-Wannenbereiche 4 (Fig. 3b) mit Photolack abzudecken. Nacheinanderfolgend werden in die Substratge­ biete Phospor und Bor implantiert. Durch diese Erhöhung der Dotierstoffkonzentration mittels Phospor im oberflächennahen Bereich eines Transistors wird die Ausdehnung der Source- und Drain-Raumladungszonen reduziert und damit eine uner­ wünschte Berührung dieser Zonen vermieden ("Punch-Through- Effekt"). Dies wird im Verfahrensschritt 25 durchgeführt. Mittels der im Verfahrensschritt 26 durchgeführten Borim­ plantation wird die Einsatzspannung der p-Kanal-Transistoren gegenüber der der n-Kanal-Transistoren symmetrisch zum Null­ punkt eingestellt. Nachdem der Photolack im Verfahrens­ schritt 27 entfernt wird, wird die oben beschriebene Opfer­ schicht ("Sacrificial Oxide") im Verfahrensschritt 28 naß­ geätzt.

In der Fig. 4a, 4b sind die Strukturen am Ende des Prozeß­ moduls 2 dargestellt.

Das Prozeßmodul 3, das die Verfahrensschritte 29 bis 36 um­ faßt, wird im Folgenden anhand der Fig. 5a, 5b beschrieben.

Gemäß der vorliegenden Erfindung wird der Gateisolator 12 als Doppelschicht realisiert, die aus Siliziumdioxid 12a und Siliziumnitrid 12b besteht. Im Gegensatz zu Oxid ist Nitrid als oberste Lage des Gateisolators hydrophob und verhindert eine Absorption von H⁺-Ionen, die - im Gateisolator einge­ baut - das Sensormeßergebnis verfälschen würden. Da jedoch die Haftfähigkeit von Siliziumnitrid (Si₃N₄) auf Silizium durch mechanische Spannungen eingeschränkt ist, wird Sili­ ziumdioxid (SiO₂) als Zwischenschicht verwendet. Zudem wird dadurch die Störstellendichte an der Grenzfläche zwischen Silizium und Siliziumdioxid herabgesetzt. Nach einer im Ver­ fahrensschritt 29 ausgeführten Gateoxidation bildet sich eine Gateoxidschicht 12a mit einer typischen Gateoxiddicke von 25 bis 30 nm, und anschließend wird eine typischerweise 70 nm dicke Siliziumnitridschicht 12b mittels der LPCVD- Technik im Verfahrensschritt 30 abgeschieden. Daran an­ schließend wird im Verfahrensschritt 31 eine Polysilizium­ schicht 14 im LPCVD-Reaktor abgeschieden, und im Verfahrens­ schritt 32 durch einen Belegungs- und Diffusionsprozeß in einem POCl₃-Ofen mit Phospor dotiert.

Zum Herstellen der Polysilizium-Leiterbahnen und der Gate­ elektroden werden nach der im Verfahrensschritt 33 ange­ wandten Phototechnik PS die Polysiliziumschicht 14 im Ver­ fahrensschritt 34 naßchemisch strukturiert und im anschlie­ ßenden Verfahrensschritt 35 wird der Photolack entfernt. Durch diese Verwendung der Polysiliziumgate-Technologie können die Source/Drain-Gebiete der Transistoren und der Sensoren in der n-Kanal- und der p-Kanal-Ausführung in selbstjustierender Technik mittels einer Ionenimplantation dotiert werden. Hierbei dient die strukturierte Polysili­ ziumschicht 14 als Maske und deren Strukturkanten werden auf die Source- und Drain-Gebiete übertragen. Anstelle des an­ sonsten üblicherweise ausgeführten Trockenätzens der Poly­ siliziumstruktur 14, wodurch steilere Ätzkanten erzielt wer­ den können, muß zugunsten eines selektiven Ätzstops auf der Gatenitridschicht 12b ein entsprechendes naßchemisches Ätz­ verfahren verwendet werden. Um jedoch gleichzeitig eine Un­ terdiffusion der Source/Drain-Gebiete im Kanalbereich zu mi­ nimieren und die Gateelektroden 14 vor dem Eindringen im­ plantierter Ionen zu schützen, wird die Polysiliziumschicht 14 im Verfahrensschritt 36 oxidiert. Aufgrund der vorhan­ denen Nitridoberfläche 12b wächst das Oxid 16 lediglich auf dem Polysilizium 14 auf.

Die Strukturen am Ende des Prozeßmoduls 3 sind in den Fig. 5a, 5b dargestellt.

Im Folgenden wird anhand der Fig. 6a, 6b das Prozeßmodul 4 beschrieben, welches die Verfahrensschritte 37 bis 48 ein­ schließt.

Unter Verwendung der SN-Maske werden im Verfahrensschritt 37 die Gebiete der p-Kanal-Transistoren abgedeckt und im Ver­ fahrensschritt 38 die LDD-Source/Drain-Inseln (LDD = leicht dotierte Drain) der n-Kanal-Transistoren und -Sensoren im­ plantiert. Nach dem Entfernen des Photolacks im Verfahrens­ schritt 39 wird ganzflächig eine CVD-Oxidschicht 18 in dem Verfahrensschritt 40 abgeschieden und anschließend im Ver­ fahrensschritt 41 derart anisotrop geätzt, daß die Flanken des Polysiliziumgates 14 mit dem Oxid 18 bedeckt sind ("Spacer" = Beabstandung). Nachfolgend werden im Verfahrens­ schritt 42 die SN-Phototechnik, im Verfahrensschritt 43 die Ionenplantation (in diesem Fall mit Arsen) zur Erzeugung der Source/Drain-Gebiete und im Verfahrensschritt 44 die Entfer­ nung des Photolacks wiederholt. Die Spacerbreite und damit die Dicke der CVD-Oxidschicht 18 sind auf die Parameter der Ionenimplantation derart angepaßt, daß eine Überlappung der Source/Drain-Gebiete mit den LDD-Bereichen durch Unterdiffu­ sion sichergestellt ist.

Nachfolgend wird im Verfahrensschritt 45 und 46 unter Ver­ wendung der SP-Maske eine Borimplantation ausgeführt, wo­ durch die Source/Drain-Inseln für die p-Kanal-MISFETs und -ISFETs gebildet werden.

Die Fig. 6a und 6b zeigt die Strukturen nach dem Entfernen des Photolacks und dem Ausheilen, was im Verfahrensschritt 47 bzw. 48 durchgeführt wird.

Damit ist die Realisierung der Bauelementebene im Silizium abgeschlossen. Die MISFETs und die ISFETs wurden während des bisherigen Verfahrensablaufes identisch ausgeführt. Im Nach­ folgenden wird die Strukturierung des "Halbleiter-Oberbaus" für die Sensoren sowie die Metallisierung beschrieben.

Anhand der Fig. 7a, 7b wird nachfolgend das Prozeßmodul 5 beschrieben, welches die Verfahrensschritte 49 bis 55 ein­ schließt.

Durch die Phototechnik SO werden im Verfahrensschritt 49 die aktiven Sensor-FET-Gebiete definiert, wobei die aktiven Sen­ sor-FET-Gebiete diejenigen Gebiete sind, in denen der Gate­ isolator 12 oberhalb des Kanalbereichs mit der Probenflüs­ sigkeit in Kontakt kommt und den Feldeffekt bewirkt. Dazu werden nacheinanderfolgend im Verfahrensschritt 50 und 51 die Oxid- und Polysiliziumschicht 14, 16 des Polysilizium­ gates, das oberhalb des aktiven Sensor-FET-Gebiets angeord­ net ist, naßchemisch geätzt, wodurch der Gateisolator frei­ gelegt wird. Dann wird im Verfahrensschritt 52 der Photolack entfernt. Daran anschließend wird im Verfahrensschritt 53 eine Oxidschicht 20 durch CVD-Abscheidung auf der gesamten Oberfläche abgeschieden. Diese dient zum Schutz des Gateiso­ lators im aktiven Sensorbereich (zum Beispiel zum Schutz vor eventuellen Polymerisationsreaktionen mit Photolacken bzw. als Ätzstopschicht) und verbleibt dort bis zum Ende des Verfahrens.

Im Verfahrensschritt 54 wird die Scheibenrückseite geätzt, um die Verwendung des Getterverfahrens zu ermöglichen. Das Getterverfahren dient zur Reinigung des Halbleiters von Schwermetall- oder Alkaliionen, wie zum Beispiel Na⁺. Aus diesem Grund werden auf der Rückseite nacheinanderfolgend die CVD-Schicht, die Gatenitrid- und Gateoxidschicht geätzt. Anschließend erfolgt im Verfahrensschritt 55 das Gettern mit POCl₃, wodurch der letzte Hochtemperaturschritt vor der Me­ tallisierung und Passivierung ausgeführt ist.

Die Fig. 7a, 7b zeigen die Strukturen nach Beendigung des Prozeßmoduls 5.

Anhand der Fig. 8a, 8b wird im Folgenden das Prozeßmodul 6 beschrieben, das die Verfahrensschritte 56 bis 64 umfaßt.

Im Verfahrensschritt 56 wird anhand der CO-Maske die Struk­ tur bezüglich der Kontaktlöcher 22 festgelegt. Diese Kon­ taktlöcher führen zu den Source/Drainbereichen. Im Verfah­ rensschritt 57, 58, 59 werden zur Realisierung der Kontakt­ löcher die Oxidschicht 20, die Gatenitridschicht 12b und die Gateoxidschicht 12a trocken und damit anisotrop geätzt. Nach dem Entfernen des Lacks im Verfahrensschritt 60 wird Alumi­ nium 24 abgeschieden, bevor im Verfahrensschritt 62 mit Hilfe der Phototechnik ME1 die Leiterbahnen der ersten Me­ tallebene und Kontaktanschlußflächen ("Bondpads") im Ver­ fahrensschritt 63 trocken geätzt werden. Abschließend wird der Photolack im Verfahrensschritt 64 entfernt.

Die Fig. 8a, 8b zeigt die Strukturen nach Beendigung des Prozeßmoduls 6.

Es folgt die Beschreibung des Prozeßmoduls 7, das die Ver­ fahrensschritte 65 bis 75 einschließt, anhand der Fig. 9a, 9b.

Die optional zu integrierende Anschlußtechnologie und die zweite Metallisierungsebene nutzt zur Oberflächenplanar­ isierung eine im Verfahrensschritt 65 aufgebrachte PECVD- Oxidschicht 26.

Über die VIA-Maske wird im Verfahrensschritt 66 und 67 die Oxidschicht 26 zur Kontaktierung der ersten Metallebene trocken geätzt, im Verfahrensschritt 68 wird der Photolack entfernt und im Verfahrensschritt 69 wird Aluminium 28 für die zweite Metallebene aufgebracht. Die im Verfahrensschritt 70 und 71 verwendete Phototechnik ME2 dient zur Strukturie­ rung dieser Leiterbahnen. Sobald der Photolack im Verfah­ rensschritt 72 entfernt ist, schließt sich im Verfahrens­ schritt 73 eine Legierung in einem Formiergas an. Zum Schutz des Aluminiums vor Korrosion sowie zur weiteren Oberflächen­ planarisierung werden im Verfahrensschritt 74 und 75 nach­ einander eine weitere PECVD-Oxidschicht 26′ und eine PECVD- Nitridschicht 30 abgeschieden.

In Fig. 9a, 9b sind die Strukturen nach Beendigung des Pro­ zeßmoduls 7 dargestellt.

Nachfolgend wird anhand der Fig. 10a, 10b das Prozeßmodul 8 beschrieben, das die Verfahrensschritte 76 bis 79 ein­ schließt.

Der integrierte Lösungskontakt (der wahlweise vorgesehen sein kann), der die Probenflüssigkeit auf ein definiertes Potential bringt und aufgrund seiner Miniaturisierbarkeit eine zusätzlich benötigte Referenzelektrode ersetzt, wird in strukturiertem Gold hergestellt. Aufgrund der gewünschten Kompatibilität zum CMOS-Prozeß wird die Integration nach der Abscheidung der Plasmaschichten 26, 26′, 30 durchgeführt. Hierdurch wird ein Kontakt mit den Aluminiumbahnen vermie­ den, sowie ein negativer Temperaturgradient bei der Einzel­ prozeßherstellung eingehalten.

Im Gegensatz zu den anderen Schichten wird diese neue Metal­ lisierungsebene nur auf den Lösungskontakt, die zugehörige Leiterbahn zur Anschlußkontaktfläche und auf die Anschluß­ kontaktfläche selbst begrenzt. Um ein Abscheiden von Gold und die damit verbundene Gefahr einer Ausdiffusion zu ver­ meiden, wird im Verfahrensschritt 76 die Phototechnik LK angewandt, die auch als "Lift-Off-Technik" bezeichnet wird. Hierbei wird die Dicke des auf die Siliziumscheibe aufge­ schleuderten Photolacks größer als die der Metallisierung dimensioniert, so daß die Metallisierung bereits während des Herstellungsprozesses an den Lackkanten reißt. Hierzu wird im Verfahrensschritt 77 Nickel 32 als Haftmaterial abge­ schieden, bevor im Verfahrensschritt 78 mit demselben Prozeß Gold 34 auf die Siliziumscheibe aufgebracht wird. Beim Ent­ fernen des Lacks im Verfahrensschritt 79 werden die auf die­ sem befindlichen Metallschichten ebenfalls entfernt.

Die Fig. 10a, 10b zeigt die Strukturen nach Beendigung des Prozeßmoduls 8.

Anhand der Fig. 11a, 11b wird nun das Prozeßmodul 9 be­ schrieben, das die Verfahrensschritte 80 bis 84 einschließt.

Um das Sensorbauelement außerhalb des sensitiven Bereichs flüssigkeitsdicht zu Gehäusen und somit selbst vor agressi­ ven Flüssigkeiten zu schützen, muß das Bauelement mit einer geeigneten Passivierung abgedeckt werden. Das erfindungs­ gemäße Verfahren verwendet hierfür Siliziumkarbid.

Nach der im Verfahrensschritt 80 angewandten Phototechnik VE werden in den Verfahrensschritten 81 und 82 die Plasmaoxid­ schicht 26, 26′ und die Plasmanitridschicht 30 an den Flan­ ken des sensitiven Kanalbereichs des ISFETs in Form von Trenches (Gräben) 36 entfernt. Sobald der Photolack im Ver­ fahrensschritt 83 entfernt ist, wird auf das Bauelement im Verfahrensschritt 84 ganzflächig eine PECVD-Siliziumkarbid­ schicht 38 abgeschieden, die die geätzten Trenches 36 schließt und folglich den Schutz der hydrophilen Isolator­ schichten 20, 26, 26′, 30 sowie den Schutz der Metallbahnen 24, 28 ermöglicht.

Die sich nach der Ausführung des Prozeßmoduls 9 ergebenden Strukturen sind in Fig. 11a, 11b dargestellt.

Dieses Passivierungsverfahren ermöglicht eine Verbesserung des ISFET-Entwurfs, da nun zur Steigerung der elektrischen Eigenschaften (Reduzierung des Bahnwiderstandes von Source und Drain) die Kontaktierung von Source und Drain mittels der Leiterbahnen direkt am ISFET selbst erfolgen kann.

Anhand der Fig. 12a, 12b wird nun das Prozeßmodul 10 be­ schrieben, das die Verfahrensschritte 85 bis 89 einschließt.

Im Verfahrensschritt 85 und 86 wird mittels der Phototechnik der PA-Maske der aktive Sensorbereich 40, sowie im Fall der Struktur aus Fig. 12b der integrierte Lösungskontakt 42 ge­ öffnet. Nach dem Entfernen des Photolacks im Verfahrens­ schritt 87 werden im Verfahrensschritt 88 und 89 die Plasma­ nitrid- und Plasmaoxidschicht 30, 26, 26′ sowie die während des Halbleiterherstellungsverfahrens benötigte CVD-Oxid­ schutzschicht 20 selektiv bis auf die Gatenitridschicht 12b naßchemisch geätzt.

Die Fig. 12a, 12b zeigt die fertiggestellten Bauelemente MISFET und ISFET in ihrer n-Kanal- und p-Kanal-Ausführung nach dem Entfernen des Photolacks.

Abschließend wird darauf hingewiesen, daß bei dem oben be­ schriebenen Ausführungsbeispiel sämtliche Lithographiepro­ zesse das Positivlack-Verfahren verwenden, bei dem die be­ lichteten Photolackbereiche durch den Entwicklungsvorgang abgelöst werden.

Claims (7)

1. Verfahren zum Herstellen eines ionensensitiven Feld­ effekttransistors, gekennzeichnet durch folgende Verfahrensschritte:

• - Strukturieren eines Drainbereichs, eines Sourcebe­ reichs und eines ionensensitiven Gatebereichs;
• - Abscheiden einer Siliziumdioxid-Siliziumnitrid- Doppelschicht (12a, 12b) als Gateisolator (12);
• - Bilden von Kontaktierungsöffnungen (22) in der Si­ liziumdioxid-Siliziumnitrid-Doppelschicht (12a, 12b) oberhalb des Drainbereichs und des Sourcebe­ reichs;
• - Abscheiden und Strukturieren von Leiterbahnen (24, 28), die den Drainbereich und den Sourcebereich direkt kontaktieren;
• - Abscheiden einer isolierenden Oberflächenplanie­ rungsschicht (26, 26′, 30);
• - Ätzen eines Trenches (36), der sich bis zu der Si­ liziumdioxid-Siliziumnitrid-Doppelschicht (12a, 12b) oberhalb des Drainbereichs bzw. des Sourcebe­ reichs benachbart zu dem ionensensitiven Bereich erstreckt;
• - Abscheiden einer Siliziumkarbidschicht (38); und
• - Ätzen einer von dem Trench (36) umfaßten Ausnehmung (40), die sich bis zu der Siliziumdioxid-Silizium­ nitrid-Doppelschicht (12a, 12b) oberhalb des ionen­ sensitiven Bereichs erstrecken.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Strukturieren durch photolithographische Pro­ zesse erfolgt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß das Abscheiden der isolierenden Oberflächenplanari­ sierungsschicht das Abscheiden einer PECVD-Oxidschicht (26, 26′) und einer PECVD-Nitridschicht (30) umfaßt.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Ätzen des Trenches (36) durch einen Trockenätz­ prozeß erfolgt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Abscheiden der Siliziumkarbidschicht das Ab­ scheiden von PECVD-Siliziumkarbid (38) umfaßt.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Ätzen des von dem Trench (36) umgebenen Be­ reichs durch einen naßchemischen Ätzprozeß erfolgt.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß vor dem Bilden der Kontaktierungsöffnungen (22) eine Oxidschicht (20) auf die Siliziumdioxid-Silizium­ nitrid-Doppelschicht (12a, 12b) durch einen CVD-Prozeß abgeschieden wird.