JP2013522929A - ３次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法 - Google Patents

３次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法 Download PDF

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Abstract

【課題】ウェハ間熱伝導性の向上や信号間のクロストークの軽減を達成する半導体構造を提供する。
【解決手段】半導体構造は、基板に埋め込まれた裏側ダミー・プラグを含む。裏側ダミー・プラグは、半導体構造の垂直方向の熱伝導性を高めると共に基板内の基板貫通バイア（ＴＳＶ）における信号の電気的分離を与える導電構造とすることができる。裏側ダミー・プラグは、基板内の他のコンポーネントにおける体積変化を吸収するための空隙を含むことができ、これによって熱サイクルおよび半導体チップの動作中に基板での機械的応力を低減する。空隙を含む裏側ダミー・プラグは、絶縁材料または導電材料で構成することができる。本発明の構造を用いて、垂直チップ集積を有する３次元構造を形成することができ、ウェハ間熱伝導性の向上、ＴＳＶを介した信号間のクロストークの軽減、またはＴＳＶに対する機械的応力の低減、あるいはそれら全てを達成する。
【選択図】図１

Description

本発明は、基板に裏側ダミー・プラグを含む半導体構造およびこれを製造する方法に関する。
３次元集積またはチップ積層は、２つ以上の半導体チップを組み立てて、相互に物理的に近接配置されたこれらの半導体チップが相互に電気的にも接続されるようにする方法のことである。典型的には、３次元集積は垂直方向に実行される。すなわち、あるチップが他のチップの上または下に配置される。２つのチップを垂直方向に組み合わせると、下にあるチップの上表面にある１組の導電コンタクト構造が、上にあるチップの下表面にある別の１組の導電コンタクト構造に整列する。導電構造は、金属相互接続構造の側面に形成することができ、または、半導体デバイスが形成されている基板の側面に形成することも可能である。
３次元集積は、１対の基板間、１枚の基板および１組のチップ間、または多数のチップ対の間で実行することができる。３次元集積は、積層されたチップ間に垂直方向の信号経路を提供して、積層されたチップ間で電気信号を送信および受信するための広い帯域幅を与える。垂直方向の信号経路は基板貫通バイア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ ｖｉａ）によって実現され、これは少なくとも基板における半導体デバイス層の最上表面から基板の裏側の表面まで延在するバイアである。３次元集積は、信号経路の長さを効果的に縮小し、積層された半導体チップの様々な部分に位置する様々なデバイス・コンポーネント間の電気信号の送信を高速化することができる。
ＴＳＶの二次的な影響によって、３次元集積の利点に制限が加えられる。かかる制限の原因となるのは、例えばウェハ間熱伝導性、ＴＳＶにおける信号間のクロストーク、および積層構造の全動作寿命におけるＴＳＶの構造的信頼性である。３次元集積に対するこれらの制限は、多数の半導体チップから成る積層構造の全システム・レベル性能を劣化させる恐れがある。
システムにおける半導体チップの性能を犠牲にすることなくこれらの課題に対処することは難しい場合がある。例えば、ウェハ間熱伝導性を高めて電力を消費するチップ（プロセッサ・チップ等）を充分に冷却するためには、多数のＴＳＶを均一に分散させることが望ましい。しかしながら、多数のＴＳＶを形成するには、ＴＳＶのために広いチップ領域を用いる必要があり、これによってアクティブ領域として利用可能なチップ領域すなわち半導体デバイスを構築することができる領域が小さくなってしまう。ＴＳＶの数を増やすと、アクティブ領域が小さくなるかまたは全チップ・サイズが大きくなるという影響があり、多くの場合に実行可能な解決策とならない。
信号クロストークの低減に関しては、ＴＳＶを横方向に囲んでＴＳＶを介した電気信号間の信号結合を最小限に抑える遮蔽構造を設けることが望ましい。しかしながら、かかる遮蔽構造の形成には広いアクティブ領域が必要であるので、このような選択肢は実質的に実現不可能なものとなる。
積層チップ構造の熱的な信頼性の向上に関しては、半導体チップにおける半導体材料の熱膨張係数（ＣＴＥ）とＴＳＶを構成する埋め込み導電材料のＣＴＥとが不一致であると、熱圧縮接合ステップを含むいずれかの以降の高温処理ステップにおける温度サイクル中、および積層チップ構造の高温動作中に、機械的応力が発生する。ＴＳＶに応力が蓄積すると積層チップ構造に亀裂が発生し、その結果、一部のＴＳＶが変位（ｄｉｓｌｏｄｇｉｎｇ）したり、その後に半導体チップ内でＴＳＶが垂直方向に移動したりする等の構造的な信頼性の問題が起こる場合がある。
本発明は、基板に埋め込まれた裏側ダミー・プラグを含む半導体構造を提供する。裏側ダミー・プラグは、半導体構造の垂直方向の熱伝導性を高めると共に基板内の基板貫通バイア（ＴＳＶ）における信号の電気的分離を与える導電構造とすることができる。裏側ダミー・プラグは、基板内の他のコンポーネントにおける体積変化を吸収するための空隙を含むことができ、これによって熱サイクルおよび半導体チップの動作中に基板での機械的応力を低減する。空隙を含む裏側ダミー・プラグは、絶縁材料または導電材料で構成することができる。空隙は、直線トレンチにおいて形成するか、または、トレンチの開口部よりも横方向の寸法が大きいボトル形トレンチとして形成することができる。本発明の構造を用いて、垂直チップ集積を有する３次元構造を形成することができ、ウェハ間熱伝導性の向上、ＴＳＶを介した信号間のクロストークの軽減、またはＴＳＶに対する機械的応力の低減、あるいはそれら全てを達成する。３次元相互接続構造における裏側ダミー・プラグは、追加のアクティブ領域を全く必要とすることなく、熱伝導性、ＴＳＶの信号完全性、またはＴＳＶの信頼性あるいはそれら全てを向上させることができる。
本発明の一実施形態によれば、半導体構造が提供される。この半導体構造は、半導体層および相互接続誘電層を含む基板と、基板に埋め込まれた基板貫通バイア（ＴＳＶ）構造と、基板に埋め込まれた少なくとも１つの裏側ダミー・プラグと、を含む。半導体層と相互接続誘電層との間の界面に、少なくとも１つの半導体デバイスが位置する。ＴＳＶ構造は、導電材料を含み、少なくとも界面から基板の裏側表面まで延在する。少なくとも１つの裏側ダミー・プラグは、裏側表面から基板内のある深さまで延在する。この深さは、裏側表面と界面との間の垂直方向の距離よりも小さい。
本発明の別の態様によれば、半導体構造を形成する方法が提供される。この方法は、基板の前側表面上に少なくとも１つの半導体デバイスを形成することと、基板に基板貫通バイア（ＴＳＶ）構造を形成することであって、ＴＳＶ構造が導電材料を含み、少なくとも前側表面から裏側表面まで延在する、ことと、基板に少なくとも１つの裏側ダミー・プラグを形成することであって、少なくとも１つの裏側ダミー・プラグが裏側表面から基板内のある深さまで延在し、深さが前側表面と裏側表面との間の垂直方向の距離よりも小さい、ことと、を含む。
本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った製造プロセスの段階における第１の例示的な半導体構造の垂直断面図である。 本発明の第１の実施形態に従った第１の例示的な半導体構造の変形の垂直断面図である。 本発明の第２の実施形態に従った製造プロセスの段階における第２の例示的な半導体構造の垂直断面図である。 本発明の第２の実施形態に従った製造プロセスの段階における第２の例示的な半導体構造の垂直断面図である。 本発明の第２の実施形態に従った製造プロセスの段階における第２の例示的な半導体構造の垂直断面図である。 本発明の第２の実施形態に従った第２の例示的な半導体構造の変形の垂直断面図である。 本発明の第３の実施形態に従った第３の例示的な半導体構造の垂直断面図である。 本発明の第３の実施形態に従った第３の例示的な半導体構造の変形の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った製造プロセスの段階における第４の例示的な半導体構造の垂直断面図である。 本発明の第４の実施形態に従った第４の例示的な半導体構造の変形の垂直断面図である。 本発明の第５の実施形態に従った第５の例示的な半導体構造の垂直断面図である。 本発明の第５の実施形態に従った第５の例示的な半導体構造の変形の垂直断面図である。
上述のように、本発明は、基板に裏側ダミー・プラグを含む半導体構造およびこれを製造する方法に関する。これらについて添付図面を参照して詳細に説明する。図面全体を通して、同一の参照番号または記号を用いて同様のまたは同等の要素を示す。図面は必ずしも一定の縮尺どおりに描かれているわけではない。
本明細書において用いる場合、「半導体チップ」とは、集積回路、コンデンサ、抵抗、インダクタ、もしくはダイオード等の受動素子、または微小機械電気構造（ＭＥＭＳ：ｍｉｃｒｏ−ｍｅｃｈａｎｉｃａｌ−ｅｌｅｃｔｒｉｃａｌ ｓｔｒｕｃｔｕｒｅ）、またはそれらの組み合わせの少なくとも１つを含む構造であり、半導体材料を含む基板上に形成可能である。
本明細書において用いる場合、ある要素が別の要素に「電気的に接続されている」とは、前記の要素と前記の別の要素との間に電気的導電経路が存在する場合を指す。
本明細書において用いる場合、ある要素が別の要素から「電気的に分離されている」とは、前記の要素と前記の別の要素との間に電気的導電経路が存在しない場合を指す。
図１を参照すると、本発明の第１の実施形態に従った第１の例示的な半導体構造は第１の基板２を含む。第１の基板２は、絶縁体上半導体（ＳＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、バルク半導体基板、または少なくとも１つのＳＯＩ部分および少なくとも１つのバルク部分を含むハイブリッド基板を含むことができる。第１の基板２がＳＯＩ基板を含む場合、ＳＯＩ基板は、下方から上方に、第１のハンドル基板１０、第１の埋め込み絶縁層２０、および第１の上部半導体層３０を含むことができる。
第１のハンドル基板１０は、半導体材料、誘電材料、導電材料、またはそれらの組み合わせを含むことができる。典型的に、第１のハンドル基板１０は半導体材料を含む。ハンドル基板１０の厚さは１００ミクロンから１０００ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。第１の埋め込み絶縁層２０は、酸化シリコン、窒化シリコン、または酸窒化シリコンあるいはそれら全て等の誘電材料を含む。第１の上部半導体層３０は半導体材料から成り、これは限定ではないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウムヒ素、インジウムヒ素、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、および他の化合物半導体材料から選択することができる。半導体材料は、多結晶または単結晶とすることができ、好ましくは単結晶である。例えば、半導体材料は単結晶シリコンを含むことができる。第１の上部半導体層３０の厚さは５０ナノメートルから１０ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
第１の上部半導体層３０の上表面上に少なくとも１つの第１の半導体デバイス３２が形成されており、これは半導体材料を含む。少なくとも１つの第１の半導体デバイス３２は、例えば電界効果トランジスタ、バイポーラ・トランジスタ、サイリスタ、バラクタ、ダイオード、電気ヒューズ、または当技術分野において既知の他のいずれかのタイプの半導体デバイスとすることができる。本明細書においては、第１の基板２の上側を第１の基板２の前側と称し、第１の基板２の下側を裏側と称する。
第１の上部半導体層３０の前側に、少なくとも１つの第１の半導体デバイス３２を覆うように第１の相互接続誘電層４０を形成することができる。第１の相互接続誘電層４０は、酸化シリコン、窒化シリコン、オルガノシリケート・ガラス（ＯＳＧ）、または当技術分野において金属相互接続層を構築するために用いられる他のいずれかの誘電材料等の誘電材料から構成することができる。第１の相互接続誘電層４０は、均質な誘電材料の単一層とすることができ、または異なる組成を有する複数の層とすることができる。第１の相互接続誘電層４０に、少なくとも１つの第１の金属相互接続構造４２が形成されている。少なくとも１つの第１の金属相互接続構造４２の各々は、導電バイア構造、導電ライン構造、または相互に電気的に接続され少なくとも１つの第１の半導体デバイス３２の１つに電気的に接続された少なくとも１つの導電バイア構造および少なくとも１つの導電ライン構造の組み合わせとすることができる。少なくとも１つの第１の金属相互接続構造４２は、第１の相互接続誘電層４０に埋め込まれている。第１の相互接続誘電層４０の厚さは１００ｎｍから２０ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
当技術分野において既知の方法によって、第１の基板２に少なくとも１つのトレンチ４９が形成されている。例えば、少なくとも１つのトレンチ４９は、エッチ・マスク（図示せず）のリソグラフィ・パターニングと、エッチ・マスクにおける開口の領域（複数の領域）に少なくとも１つのトレンチ４９を形成する異方性エッチングとの組み合わせによって形成することができる。少なくとも１つのトレンチ４９は複数のトレンチ４９とすることができる。少なくとも１つのトレンチ４９は、第１の基板２の最上表面から第１のハンドル基板１０内のある深さまで延在する。少なくとも１つのトレンチ４０の各々の横方向の寸法は０．５ミクロンから１０ミクロンとすることができるが、これよりも小さい横方向寸法および大きい横方向寸法も使用可能である。典型的に、第１の基板２の最上表面からの少なくとも１つのトレンチ４９の深さは３０ミクロンから６００ミクロンとすることができるが、これよりも小さい深さおよび大きい深さも使用可能である。
図２を参照すると、少なくとも１つのトレンチ４９の各々に、誘電材料層および導電充填材料が順次堆積され、これらが平坦化されて、第１の相互接続誘電層４０の最上表面よりも上にある余分な材料が除去されている。誘電材料層の残りの部分が、少なくとも１つの基板貫通バイア（ＴＳＶ）・ライナ５１を構成し、これは少なくとも１つのトレンチ４９の全側壁および下表面に接触している。
少なくとも１つのＴＳＶライナ５１は、酸化シリコン、窒化シリコン、または他のいずれかの誘電材料等の誘電材料から構成されている。少なくとも１つのＴＳＶライナ５１は、全体に実質的に同一の厚さを有する実質的にコンフォーマルな構造として形成することができる。少なくとも１つのＴＳＶライナ５１の各々の厚さは１０ｎｍから５００ｎｍまでとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
各ＴＳＶライナ５１内に基板貫通バイア（ＴＳＶ）構造５０が形成されている。少なくとも１つのＴＳＶ構造５０は複数のＴＳＶ構造５０とすることができる。少なくとも１つのＴＳＶ構造５０は導電材料で構成されており、これは元素金属、金属間合金、導電金属窒化物、ドーピングされた半導体材料、またはそれらの組み合わせとすることができる。一実施形態では、少なくとも１つのＴＳＶ構造５０は、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、またはそれらの合金で構成される。
図３を参照すると、第１の相互接続誘電層４０の上に第１の前側誘電層６０が形成されている。第１の前側誘電層６０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成されている。第１の前側誘電層６０において、第１の前側金属パッド６２が形成されて、第１の前側金属パッド６２の各々が少なくとも１つのＴＳＶ構造５０の少なくとも１つに電気的に接続されるようになっている。更に、第１の前側金属パッド６２は、少なくとも１つの第１の金属相互接続構造４２の少なくとも１つに電気的に接続することができる。第１の前側金属パッド６２は第１の前側誘電層６０に埋め込まれている。第１の前側誘電層６０の厚さは０．２ミクロンから１０ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
図４を参照すると、第１の基板２は上下に反転することができ、当技術分野において既知の方法によって第１の基板２に第２の基板４が接合されている。第１の基板２および第２の基板４は共に接合基板８を構成する。第１の基板２の前側が第２の基板４の前側または裏側に接合される。例えば、第１の基板２の前側を第２の基板４の前側に接合する場合、第２の基板４は、第１の前側誘電層１６０に埋め込まれた第２の前側金属パッド１６２を含む。この場合、第２の基板４における第２の前側金属パッド１６２を第１の基板２の第１の前側金属パッド６２に接合する。
第２の基板４は、絶縁体上半導体（ＳＯＩ）基板、バルク半導体基板、または少なくとも１つのＳＯＩ部分および少なくとも１つのバルク部分を含むハイブリッド基板を含むことができる。第２の基板４がＳＯＩ基板を含む場合、ＳＯＩ基板は、下方から上方に、第２のハンドル基板１１０、第２の埋め込み絶縁層１２０、および第２の上部半導体層１３０を含むことができる。
第２のハンドル基板１１０は、半導体材料、誘電材料、導電材料、またはそれらの組み合わせを含むことができる。第１の埋め込み絶縁層１２０は誘電材料を含む。第２の上部半導体層１３０は、上述のような第１の上部半導体層３０に使用可能である半導体材料で構成されている。第２の上部半導体層１３０の厚さは５０ナノメートルから１０ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
第２の上部半導体層１３０の上表面上に、少なくとも１つの第２の半導体デバイス１３２が存在する。第２の上部半導体層１３０の前側に、少なくとも１つの第２の半導体デバイス１３２を覆うように第２の相互接続誘電層１４０が存在することができる。第２の相互接続誘電層１４０は、上述のような第１の相互接続誘電層４０に使用可能であるいずれかの誘電材料で構成することができる。第２の相互接続誘電層１４０に少なくとも１つの第２の金属相互接続構造１４２が形成されている。少なくとも１つの第２の金属相互接続構造１４２の各々は、導電バイア構造、導電ライン構造、または相互に電気的に接続され少なくとも１つの第２の半導体デバイス１３２の１つに電気的に接続された少なくとも１つの導電バイア構造および少なくとも１つの導電ライン構造の組み合わせとすることができる。少なくとも１つの第２の金属相互接続構造１４２は第２の相互接続誘電層１４０に埋め込まれている。第２の相互接続誘電層１４０の厚さは１０ｎｍから２０ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
第２の基板４の裏側が第１の基板２の前側に接合されている場合は、第２の基板４における基板貫通バイア（ＴＳＶ）構造（図示せず）を用いて、第１の基板２における第１の前側金属パッド６２と第２の基板４の前側に位置する半導体デバイスとの間に電気的接続を与えることができる。
図５を参照すると、第１の基板２の裏側の表面（これは反転後の上表面である）を下降させて（ｒｅｃｅｓｓ）、少なくとも１つのＴＳＶ構造５０の水平方向の端面を露出させている。少なくとも１つのＴＳＶ構造５０の水平方向の端面は、第１の基板２を上下に反転させる前の少なくとも１つのＴＳＶ構造５０の最下表面である。第１の基板２の裏側表面の下降は、例えば化学機械平坦化（ＣＭＰ）、機械的研磨、ドライ・エッチング、またはそれらの組み合わせによって実現することができる。少なくとも１つのＴＳＶライナ５１の各々の水平部分が除去されるので、少なくとも１つのＴＳＶライナ５１は、トーラスとトポロジー的に同相である円筒形の構造となる、すなわち、新しい空間的特異点を形成することも既存の空間特異点を破壊することもなくトーラスの形状へと連続的に伸ばすことができる構造となる。一実施形態においては、第１の基板２の裏側表面の下降を実行する際には、少なくとも１つのＴＳＶ構造５０および少なくとも１つのＴＳＶライナ５１の露出端面が下降の端部において第１のハンドル基板１０の裏側表面と同一平面になるようにする。
図６を参照すると、任意に、第１の基板２の裏側表面の下降は、少なくとも１つのＴＳＶ構造５０および少なくとも１つのＴＳＶライナ５１の露出端面が下降の端部において第１のハンドル基板１０の裏側表面よりも上に突出するように行うことができる。この場合、任意の平坦化誘電層８０を堆積し平坦化して、任意の平坦化誘電層８０の露出表面を少なくとも１つのＴＳＶ構造５０および少なくとも１つのＴＳＶライナ５１の露出端面と同一平面とすることができる。
図７を参照すると、第１の基板２の裏側表面から少なくとも１つのトレンチ６９が形成されている。具体的には、少なくとも１つのトレンチ６９は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。本明細書において、第１の基板２の裏側表面と少なくとも１つのトレンチ６９の下表面との間の垂直方向の距離をトレンチ深さと称する。一実施形態においては、トレンチ深さはＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である。ＳＯＩ基板（８０、１０、２０、３０）の厚さは、第１の基板２の裏側表面と、第１の上部半導体層３０および第１の相互接続誘電層４０間の界面との間の垂直方向の距離である。
少なくとも１つのトレンチ６９の横方向の寸法は０．５ミクロンから１０ミクロンとすることができ、典型的には１ミクロンから５ミクロンであるが、これよりも小さい横方向寸法および大きい横方向寸法も使用可能である。少なくとも１つのトレンチ６０の各々の垂直方向の断面プロファイルは実質的に垂直として、少なくとも１つのトレンチ６０の各々の水平方向の断面領域が、水平方向の断面領域を測定する高さに左右されないようにすることができる。
あるいは、少なくとも１つのトレンチ６０の各々の垂直方向の断面プロファイルは内部に向かってテーパ状とすることができ、少なくとも１つのトレンチ６０の各々の水平方向の断面領域が、水平方向の断面と第１の基板２の裏側表面（例えば任意の平坦化誘電層８０の露出面）との間の距離と共に小さくなるようになっている。このため、少なくとも１つのトレンチ６０の各々の水平方向の断面領域は、第１の基板２の裏側表面からの距離と共に小さくなるか、または第１の基板２の裏側表面からの距離に関わらず実質的に一定である。
図８を参照すると、少なくとも１つのトレンチ６０の各々に任意の誘電ライナ７１を形成することができる。少なくとも１つの任意の誘電ライナ７１は任意である、すなわち存在する場合も存在しない場合もある。少なくとも１つの任意の誘電ライナ７１が存在する場合は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成することができる。少なくとも１つの任意の誘電ライナ７１は、２０ｒａｎから１ミクロンの厚さを有することができ、実質的にコンフォーマルとすることができる。
少なくとも１つのトレンチ６９の各々における残りの容積に導電材料を充填して導電構造を形成する。これを本明細書では導電裏側ダミー・プラグ７０と称する。例えば、任意の誘電ライナ７１のための任意の誘電材料および導電材料を順次堆積して、少なくとも１つのトレンチ６０を完全に充填する。導電充填材料は、元素金属、金属間合金、導電材料窒化物、ドーピングされた半導体材料、およびそれらの組み合わせから選択される。例えば、導電充填材料は、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、またはそれらの合金から選択することができる。少なくとも１つの導電裏側ダミー・プラグ７０の導電充填材料は、少なくとも１つのＴＳＶ構造５０の導電材料と同一または異なるものとすることができる。少なくとも１つの導電裏側ダミー・プラグ７０の各々は導電材料によって完全に充填することができる。
この後、平坦化によって、第１の基板２の裏側表面（例えば任意の平坦化誘電層８０の露出表面）よりも上にある余分な材料を除去する。平坦化は、例えば化学機械平坦化、リセス・エッチング、またはそれらの組み合わせによって実現することができる。平坦化の後、任意の誘電材料の残り部分が少なくとも１つの任意の誘電ライナ７１を構成する。導電材料の残り部分が少なくとも１つの導電裏側ダミー・プラグ７０を構成する。少なくとも１つの導電裏側ダミー・プラグ７０は、アレイ状に配列された複数の導電裏側ダミー・プラグ７０とすることができる。アレイは周期性のあるものまたは周期性のないものとすることができる。第１の基板２の裏側表面よりも上にある充填材料の部分を除去した後、少なくとも１つのＴＳＶ構造５０の各々の端面および少なくとも１つの導電裏側ダミー・プラグ７０の表面は、第１の基板２の裏側表面と同一平面である。
少なくとも１つの導電裏側ダミー・プラグ７０は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは実質的にトレンチ深さと同じである。この深さは、ＳＯＩ基板（８０、１０、２０、３０）の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である場合、少なくとも１つの導電裏側ダミー・プラグ７０の垂直方向の寸法はＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である。
少なくとも１つのＴＳＶ５０の各々は、第１の基板２から電気的に分離されている。少なくとも１つの導電裏側ダミー・プラグ７０は、第１のハンドル基板１０に埋め込まれている。少なくとも１つの任意の誘電ライナ７１が存在する場合、少なくとも１つの導電裏側ダミー・プラグ７０は第１のハンドル基板１０に対して電気的に短絡しない。第１のハンドル基板１０は、半導体材料から構成された半導体材料層とすることができる。この場合、少なくとも１つの導電裏側ダミー・プラグ７０は、半導体材料層のいずれの部分に対しても電気的に短絡しない。
第１の基板２は、第１の上部半導体層３０である半導体層と、第１の相互接続誘電層４０と、を含む。少なくとも１つの半導体デバイス３２は、半導体層と第１の相互接続誘電層４０との間の界面に位置する。少なくとも１つのＴＳＶ構造５０は第１の基板２に埋め込まれている。少なくとも１つのＴＳＶ構造５０は導電材料を含み、少なくとも界面から、任意の平坦化誘電層８０の外側表面である第１の基板２の裏側表面まで延在する。少なくとも１つの導電裏側ダミー・プラグ７０は第１の基板２に埋め込まれている。少なくとも１つの導電裏側ダミー・プラグ７０は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、裏側表面と、半導体層および第１の相互接続誘電層４０間の界面との間の垂直方向の距離よりも小さい。第２の基板４は、第１の基板２の前側表面に接合されている。第１の基板２は少なくとも１つの第１のボンディング・パッド６２を含み、これは第１の基板２の前側に位置し、第２の基板４上に位置する少なくとも１つの第２のボンディング・パッド１６２に接合されている。少なくとも１つのＴＳＶ構造５０の各々は、第１のボンディング・パッド６２および第２のボンディング・パッド１６２に電気的に短絡することができる。
図９を参照すると、第１の基板２の裏側表面に金属ラインを形成することができる。金属ラインは、少なくとも１つのＴＳＶ構造５０の各々に電気的に接続された第１の金属ラインを含むことができる。これらの第１の金属ラインを本明細書では第１のＣ４配線ライン９４と称する。金属ラインは、少なくとも１つの導電裏側ダミー・プラグ７０に電気的に接続された第２の金属ラインを含むことができる。第２の金属ラインを本明細書では第２のＣ４配線ライン９２と称する。
第１のＣ４レベル配線ライン９４および第２のＣ４レベル配線ライン９２を覆うように、少なくとも１つのＣ４レベル誘電層９０が形成されている。少なくとも１つのＣ４レベル誘電層９０内には、Ｃ４レベル金属相互接続構造９６が、金属ライン、金属バイア、またはそれらの組み合わせとして形成されている。少なくとも１つのＣ４レベル誘電層９０およびＣ４レベル金属相互接続構造９６の上にＣ４パッド９８が形成されており、Ｃ４パッド９８が少なくとも１つのＴＳＶ構造５０に電気的に接続されるようになっている。Ｃ４パッド９８の各々が少なくとも１つのＴＳＶ構造５０の１つに電気的に接続されるように構成することができる。任意に、少なくとも１つの導電裏側ダミー・プラグ７０のいくつかまたは全てをＣ４パッド９８のいくつかに電気的に接続することができ、これは後に電気的に接地するか、または電源供給電圧等の一定のバイアス電圧を与える。このため、少なくとも１つの導電裏側ダミー・プラグ７０は、電気的バイアスなしで電気的に浮動とすることができ、Ｃ４パッド９８のいくつかによって電気的に接地することができ、またはＣ４パッド９８のいくつかによって一定電圧で電気的にバイアスをかけることができる。少なくとも１つの導電裏側ダミー・プラグ７０に可変信号は供給されない。
図９の第１の例示的な半導体構造では、第１の上部半導体層３０にアクティブ領域を必要とすることなく第１の基板２内の垂直方向の熱伝導性が向上する。なぜなら、少なくとも１つの導電裏側ダミー・プラグ７０が、第１の上部半導体層３０のいずれの部分にも延出することなく、第１の基板２の裏側表面と、第１のハンドル基板１０および第１の埋め込み絶縁層２０間の界面との間の熱伝達を促進するからである。
更に、図９の第１の例示的な半導体構造は、隣接する対のＴＳＶ構造５０間の信号を分離させる。なぜなら、少なくとも１つの導電裏側ダミー・プラグ７０が隣接するＴＳＶ構造５０からの電気信号を遮蔽するからである。電気信号の遮蔽の有効性は、少なくとも１つの導電裏側ダミー・プラグ７０を接地することまたは一定の電圧供給に試みることによって高めることができる。これらのＴＳＶ構造５０間の少なくとも１つの導電裏側ダミー・プラグ７０に対する容量結合が大きいために、隣接する対のＴＳＶ構造５０間のクロストークが軽減される。少なくとも１つの導電裏側ダミー・プラグ７０が占める空間は第１のハンドル基板１０内に限られているので、少なくとも１つの導電裏側ダミー・プラグ７０の存在は第１の上部半導体層３０内のアクティブ領域に悪影響を与えない。
図１０を参照すると、第１の例示的な半導体構造の変形は、ＳＯＩ基板（８０、１０、２０、３０）の代わりに、第１の基板２のためにバルク基板１２を用いる。バルク基板１２は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板１２の前側表面は、バルク基板１２と第１の相互接続誘電層４０との間の界面である。
図１１を参照すると、コンフォーマルでない誘電材料層７４Ｌを堆積することによって、図７における第１の例示的な半導体構造から、本発明の第２の実施形態による第２の例示的な半導体構造が得られる。コンフォーマルでない誘電材料層７４Ｌの厚さは、少なくとも１つのトレンチ６９の横方向の寸法の半分よりも大きい。コンフォーマルでない誘電材料層７４Ｌの厚さは、任意の平坦化誘電層８０が存在する場合には任意の平坦化誘電層８０の上表面よりも上で測定し、または任意の平坦化誘電層８０が存在しない場合には第１のハンドル基板１０の上表面よりも上で測定する。図７における少なくとも１つのトレンチ６９の各々にはコンフォーマルでない誘電材料層７４Ｌの誘電材料が部分的に充填され、これによって誘電材料により囲まれた空隙７５が形成されている。少なくとも１つの空隙７５の各々は、コンフォーマルでない誘電材料層７４Ｌの誘電材料によって密閉されている。コンフォーマルでない誘電材料層７４Ｌは、誘電材料を堆積するいずれかのコンフォーマルでない堆積プロセスによって形成することができる。例えば、コンフォーマルでない誘電材料層７４Ｌは、プラズマ増強化学気相堆積（ＰＥＣＶＤ）または他のいずれかの化学気相堆積プロセスによって堆積することができる。
図１２を参照すると、任意の平坦化誘電層８０の上表面よりも上にあるコンフォーマルでない誘電材料層７４Ｌの部分が平坦化によって除去されている。この平坦化は例えば、化学機械平坦化（ＣＭＰ）、リセス・エッチング、またはそれらの組み合わせによって実現可能である。コンフォーマルでない誘電材料層７４Ｌの残りの部分は、少なくとも１つの誘電裏側ダミー・プラグ７４を構成する。少なくとも１つの誘電裏側ダミー・プラグ７４の各々は空隙７５を内部に含む。少なくとも１つの誘電裏側ダミー・プラグ７４の上表面は、平坦化の後、第１の基板２の裏側表面すなわち上表面と同一平面となる。
図１３を参照すると、第１の実施形態におけるのと同じ方法で、第１のＣ４配線ライン９４、少なくとも１つのＣ４レベル誘電層９０、Ｃ４レベル金属相互接続構造９６、およびＣ４パッド９８を形成することができる。少なくとも１つの誘電裏側ダミー・プラグ７４は誘電材料で構成されているので、少なくとも１つの誘電裏側ダミー・プラグ７４は電気的にバイアスされていない。
少なくとも１つの誘電裏側ダミー・プラグ７４は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さはトレンチ深さと実質的に同じである。この深さは、ＳＯＩ基板（８０、１０、２０、３０）の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である場合、少なくとも１つの誘電裏側ダミー・プラグ７４の垂直方向の寸法は、ＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である。
少なくとも１つのＴＳＶ５０の各々は第１の基板２から電気的に分離されている。少なくとも１つの誘電裏側ダミー・プラグ７４は第１のハンドル基板１０に埋め込まれている。少なくとも１つの誘電裏側ダミー・プラグ７４は、誘電材料で構成されているので、第１のハンドル基板１０に電気的に短絡しない。
第１の基板２は、第１の上部半導体層３０である半導体層と、第１の相互接続誘電層４０と、を含む。少なくとも１つの半導体デバイス３２は、半導体層と第１の相互接続誘電層４０との間の界面に位置する。少なくとも１つのＴＳＶ構造５０は第１の基板２に埋め込まれている。少なくとも１つのＴＳＶ構造５０は導電材料を含み、少なくとも界面から、任意の平坦化誘電層８０の外側表面である第１の基板２の裏側表面まで延在する。少なくとも１つの誘電裏側ダミー・プラグ７４は第１の基板２に埋め込まれている。少なくとも１つの誘電裏側ダミー・プラグ７４は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、裏側表面と、半導体層および第１の相互接続誘電層４０間の界面との間の垂直方向の距離よりも小さい。第２の基板４は、第１の基板２の前側表面に接合されている。第１の基板２は少なくとも１つの第１のボンディング・パッド６２を含み、これは第１の基板２の前側に位置し、第２の基板４上に位置する少なくとも１つの第２のボンディング・パッド１６２に接合されている。少なくとも１つのＴＳＶ構造５０の各々は、第１のボンディング・パッド６２および第２のボンディング・パッド１６２に電気的に短絡することができる。
少なくとも１つの誘電裏側ダミー・プラグ７４は、第１の基板２における機械的応力を低減する。第１の基板２における機械的応力は、例えば、第１のハンドル基板１０、第１の埋め込み絶縁層２０、および第１の上部半導体層３０の材料と、少なくとも１つのＴＳＶ構造５０の材料との間の熱膨張係数（ＣＴＥ）の不一致によって発生する場合がある。好ましくは、少なくとも１つの誘電裏側ダミー・プラグ７４の誘電材料は、応力が加わると容易に変形する材料である。例えば、少なくとも１つの誘電裏側ダミー・プラグ７４の誘電材料はドーピングされたシリケート・ガラスとすることができる。少なくとも１つの誘電裏側ダミー・プラグ７４の誘電材料は、温度サイクル中の第１の基板２のコンポーネントの体積変化を蓄積する。例えば、少なくとも１つのＴＳＶ構造５０が、熱圧縮接合ステップを含む以降の高温処理中に膨張した場合、第１のハンドル基板１０の材料内には膨張可能な体積があり、これによって少なくとも１つのＴＳＶ構造５０に加わる応力が低減され、第１の基板２内のいずれかの構造に亀裂が生じる確率が最小限に抑えられる。
図１４を参照すると、第２の例示的な半導体構造の変形は、ＳＯＩ基板（８０、１０、２０、３０）の代わりに、第１の基板２のためにバルク基板１２を用いる。バルク基板１２は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板１２の前側表面は、バルク基板１２と第１の相互接続誘電層４０との間の界面である。
図１５を参照すると、図１１のコンフォーマルでない誘電材料層７４Ｌの代わりにコンフォーマルでない導電材料層（図示せず）を堆積することによって、図７における第１の例示的な半導体構造から、本発明の第３の実施形態による第３の例示的な半導体構造が得られる。コンフォーマルでない導電材料層の厚さは、少なくとも１つのトレンチ６９の横方向の寸法の半分よりも大きい。図１５における少なくとも１つのトレンチ６９の各々にはコンフォーマルでない導電材料層の導電材料が部分的に充填され、これによって導電材料により囲まれた空隙７５が形成されている。少なくとも１つの空隙７５の各々は、コンフォーマルでない導電材料層の導電材料によって密閉されている。コンフォーマルでない導電材料層は、導電材料を堆積するいずれかのコンフォーマルでない堆積プロセスによって形成することができる。例えば、コンフォーマルでない導電材料層は、物理気相堆積、コンフォーマルでない化学気相堆積、またはコンフォーマルでないめっきプロセスあるいはそれら全てによって堆積することができる。
任意の平坦化誘電層８０の上表面よりも上にあるコンフォーマルでない導電材料層の部分は、平坦化によって除去されている。この平坦化は例えば、化学機械平坦化（ＣＭＰ）、リセス・エッチング、またはそれらの組み合わせによって実現可能である。コンフォーマルでない導電材料層の残りの部分は、少なくとも１つの導電裏側ダミー・プラグ８４を構成する。少なくとも１つの導電裏側ダミー・プラグ８４の各々は空隙７５を内部に含む。少なくとも１つの導電裏側ダミー・プラグ８４の上表面は、平坦化の後、第１の基板２の裏側表面すなわち上表面と同一平面となる。
第１の実施形態におけるのと同じ方法で、第１のＣ４配線ライン９４、第２のＣ４配線ライン９２、少なくとも１つのＣ４レベル誘電層９０、Ｃ４レベル金属相互接続構造９６、およびＣ４パッド９８を形成することができる。任意に、少なくとも１つの導電裏側ダミー・プラグ８４の各々と第１のハンドル基板１０との間に誘電ライナ（図示せず）を形成して、第１のハンドル基板１０から少なくとも１つの導電裏側ダミー・プラグ８４を電気的に分離することができる。
少なくとも１つの導電裏側ダミー・プラグ８４は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さはトレンチ深さと実質的に同じである。この深さは、ＳＯＩ基板（８０、１０、２０、３０）の前側表面と裏側表面との間の垂直方向の距離よりも小さい。トレンチ深さがＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である場合、少なくとも１つの導電裏側ダミー・プラグ８４の垂直方向の寸法はＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間である。
少なくとも１つのＴＳＶ５０の各々は第１の基板２から電気的に分離されている。少なくとも１つの導電裏側ダミー・プラグ８４は第１のハンドル基板１０に埋め込まれている。少なくとも１つの導電裏側ダミー・プラグ８４を囲む誘電ライナが存在する場合、少なくとも１つの導電裏側ダミー・プラグ８４を第１のハンドル基板１０から電気的に分離することができる。
第１の基板２は、第１の上部半導体層３０である半導体層と、第１の相互接続誘電層４０と、を含む。少なくとも１つの半導体デバイス３２は、半導体層と第１の相互接続誘電層４０との間の界面に位置する。少なくとも１つのＴＳＶ構造５０は第１の基板２に埋め込まれている。少なくとも１つのＴＳＶ構造５０は導電材料を含み、少なくとも界面から、任意の平坦化誘電層８０の外側表面である第１の基板２の裏側表面まで延在する。少なくとも１つの導電裏側ダミー・プラグ８４は第１の基板２に埋め込まれている。少なくとも１つの導電裏側ダミー・プラグ８４は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、裏側表面と、半導体層および第１の相互接続誘電層４０間の界面との間の垂直方向の距離よりも小さい。第２の基板４は、第１の基板２の前側表面に接合されている。第１の基板２は少なくとも１つの第１のボンディング・パッド６２を含み、これは第１の基板２の前側に位置し、第２の基板４上に位置する少なくとも１つの第２のボンディング・パッド１６２に接合されている。少なくとも１つのＴＳＶ構造５０の各々は、第１のボンディング・パッド６２および第２のボンディング・パッド１６２に電気的に短絡することができる。
少なくとも１つの導電裏側ダミー・プラグ８４は、第１の基板２における機械的応力を低減する。好ましくは、少なくとも１つの導電裏側ダミー・プラグ８４の導電材料は、応力が加わると容易に変形する可鍛性材料である。例えば、少なくとも１つの導電裏側ダミー・プラグ８４の導電材料は、Ａｕ、Ａｇ、Ｃｕ、またはＷとすることができる。少なくとも１つの導電裏側ダミー・プラグ８４の導電材料は、温度サイクル中の第１の基板２のコンポーネントの体積変化を蓄積する。
図１６を参照すると、第３の例示的な半導体構造の変形は、ＳＯＩ基板（８０、１０、２０、３０）の代わりに、第１の基板２のためにバルク基板１２を用いる。バルク基板１２は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板１２の前側表面は、バルク基板１２と第１の相互接続誘電層４０との間の界面である。
図１７を参照すると、図７の同じ処理ステップを用いることによって、図６における第１の例示的な半導体構造から、本発明の第４の実施形態による第４の例示的な半導体構造が得られる。第１の基板２の裏側表面に少なくとも１つのトレンチ６９が形成されている。
図１８を参照すると、少なくとも１つのトレンチ６９の各々に、単一の連続層として連続誘電ライナ７６Ｌが形成されている。連続誘電ライナ７６Ｌは、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせ等の誘電材料で構成したコンフォーマルな層とすることができる。連続誘電ライナ７６Ｌの厚さは２０ｎｍから１ミクロンとすることができるが、これよりも小さい厚さおよび大きい厚さも使用可能である。
図１９を参照すると、異方性エッチングを用いて連続誘電ライナ７６Ｌの水平方向の部分が除去されている。異方性エッチングは反応性イオン・エッチングとすることができる。連続誘電ライナ７６Ｌの各残りの垂直方向部分は誘電ライナ７６を構成し、これは少なくとも１つのトレンチ６９の１つの側壁を覆う。少なくとも１つのトレンチ６９の下面から連続誘電層７６の誘電材料を除去して、少なくとも１つのトレンチ６９の各々内で第１のハンドル基板１０の材料が露出するようになっている。第１のハンドル基板１０が半導体材料で構成されている場合、少なくとも１つのトレンチ６９の下面は半導体表面となる。
図２０を参照すると、少なくとも１つのトレンチ６０の各々の下部分を膨張させて少なくとも１つのボトル形トレンチ７７が形成されている。少なくとも１つのトレンチ６９の各々の下部分の膨張は、少なくとも１つのトレンチ６９の各々の下面を介して基板の材料すなわち第１のハンドル基板１０の材料をエッチングすることによって実現することができる。第１のハンドル基板１０の材料をエッチングするために等方性エッチングを用いることができる。各ボトル形トレンチ７７は、第１の基板２の裏側表面からある距離における水平方向の断面領域が、裏側表面からもっと短い距離における水平方向の断面領域よりも大きい。
図２１を参照すると、第２の実施形態に従った図１１および図１２の処理ステップにおけるものと同じ方法で、コンフォーマルでない誘電材料層が堆積されて平坦化されている。図２０の少なくとも１つのボトル形トレンチ７７の各々にはコンフォーマルでない誘電材料層の誘電材料が部分的に充填され、これによって、膨張領域内に位置し誘電材料により囲まれた空隙７９が形成されている。少なくとも１つの空隙７９の各々は、コンフォーマルでない誘電材料層の誘電材料によって密閉されている。任意の平坦化誘電層８０の上表面よりも上にあるコンフォーマルでない誘電材料層の部分は、平坦化によって除去されている。コンフォーマルでない誘電材料層の残り部分は、少なくとも１つの誘電裏側ダミー・プラグ７８を構成する。少なくとも１つの誘電裏側ダミー・プラグ７８の各々は空隙７９を内部に含む。少なくとも１つの誘電裏側ダミー・プラグ７８の上表面は、平坦化の後、第１の基板２の裏側表面すなわち上表面と同一平面となる。少なくとも１つの空隙７９の各々の最大横方向寸法は、同一のボトル形トレンチ内に位置する少なくとも１つの誘電裏側ダミー・プラグ７８の上部の最大横方向寸法よりも大きくすることができる。少なくとも１つの誘電裏側ダミー・プラグ７８の各々は、任意の平坦化誘電層８０の上表面とすることができる第１の基板２の裏面の下のボトル形トレンチの全表面を完全に密閉することができる。
図２２を参照すると、第１の実施形態におけるのと同じ方法で、第１のＣ４配線ライン９４、少なくとも１つのＣ４レベル誘電層９０、Ｃ４レベル金属相互接続構造９６、およびＣ４パッド９８を形成することができる。少なくとも１つの誘電裏側ダミー・プラグ７８は誘電材料から成るので、電気的にバイアスされていない。
少なくとも１つの誘電裏側ダミー・プラグ７８は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、トレンチ深さすなわち少なくとも１つのトレンチ６９の深さよりも大きい。膨張エッチによって、図２０に対応する処理ステップで少なくとも１つのボトル形トレンチ７７が形成されているからである。この深さは、ＳＯＩ基板（８０、１０、２０、３０）の前側表面と裏側表面との間の垂直方向の距離よりも小さい。少なくとも１つの誘電裏側ダミー・プラグ７８の垂直方向の寸法は、ＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間とすることができる。
少なくとも１つのＴＳＶ５０の各々は第１の基板２から電気的に分離されている。少なくとも１つの誘電裏側ダミー・プラグ７８は第１のハンドル基板１０に埋め込まれている。少なくとも１つの誘電裏側ダミー・プラグ７８は誘電材料から成るので、第１のハンドル基板１０に対して電気的に短絡されない。
第１の基板２は、第１の上部半導体層３０である半導体層と、第１の相互接続誘電層４０と、を含む。少なくとも１つの半導体デバイス３２は、半導体層と第１の相互接続誘電層４０との間の界面に位置する。少なくとも１つのＴＳＶ構造５０は第１の基板２に埋め込まれている。少なくとも１つのＴＳＶ構造５０は導電材料を含み、少なくとも界面から、任意の平坦化誘電層８０の外側面である第１の基板２の裏側表面まで延在する。少なくとも１つの誘電裏側ダミー・プラグ７８は第１の基板２に埋め込まれている。少なくとも１つの誘電裏側ダミー・プラグ７８は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、裏側表面と、半導体層および第１の相互接続誘電層４０間の界面との間の垂直方向の距離よりも小さい。第２の基板４は、第１の基板２の前側表面に接合されている。第１の基板２は少なくとも１つの第１のボンディング・パッド６２を含み、これは第１の基板２の前側に位置し、第２の基板４上に位置する少なくとも１つの第２のボンディング・パッド１６２に接合されている。少なくとも１つのＴＳＶ構造５０の各々は、第１のボンディング・パッド６２および第２のボンディング・パッド１６２に電気的に短絡することができる。
少なくとも１つの誘電裏側ダミー・プラグ７８は、第１の基板２における機械的応力を低減する。好ましくは、少なくとも１つの誘電裏側ダミー・プラグ７８の誘電材料は、応力が加わると容易に変形する材料である。例えば、少なくとも１つの誘電裏側ダミー・プラグ７８の誘電材料はドーピングされたシリケート・ガラスとすることができる。少なくとも１つの誘電裏側ダミー・プラグ７８の誘電材料は、温度サイクル中の第１の基板２のコンポーネントの体積変化を蓄積する。
図２３を参照すると、第４の例示的な半導体構造の変形は、ＳＯＩ基板（８０、１０、２０、３０）の代わりに、第１の基板２のためにバルク基板１２を用いる。バルク基板１２は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板１２の前側表面は、バルク基板１２と第１の相互接続誘電層４０との間の界面である。
図２４を参照すると、第３の実施形態におけるようなコンフォーマルでない誘電材料層の代わりにコンフォーマルでない導電材料層（図示せず）を堆積することによって、図２０における第４の例示的な半導体構造から、本発明の第５の実施形態による第５の例示的な半導体構造が得られる。コンフォーマルでない導電材料層の厚さは、少なくとも１つのトレンチ６９の横方向の寸法の半分よりも大きい。少なくとも１つのボトル形トレンチ７７の各々にはコンフォーマルでない導電材料層の導電材料が部分的に充填され、これによって導電材料により囲まれた空隙７９が形成されている。少なくとも１つの空隙７９の各々は、コンフォーマルでない導電材料層の導電材料によって密閉されている。
第３の実施形態においてと同様に、任意の平坦化誘電層８０の上表面よりも上にあるコンフォーマルでない導電材料層の部分は平坦化によって除去されている。コンフォーマルでない導電材料層の残りの部分は、少なくとも１つの導電裏側ダミー・プラグ８８を構成する。少なくとも１つの導電裏側ダミー・プラグ８８の各々は空隙７９を内部に含む。少なくとも１つの導電裏側ダミー・プラグ８８の上表面は、平坦化の後、第１の基板２の裏側表面すなわち上表面と同一平面となる。
第１および第３の実施形態におけるのと同じ方法で、第１のＣ４配線ライン９４、第２のＣ４配線ライン９２、少なくとも１つのＣ４レベル誘電層９０、Ｃ４レベル金属相互接続構造９６、およびＣ４パッド９８を形成することができる。少なくとも１つの導電裏側ダミー・プラグ８８は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、トレンチ深さすなわち少なくとも１つのトレンチ６０の深さよりも大きい。膨張エッチによって、図２０に対応する処理ステップで少なくとも１つのボトル形トレンチ７７が形成されているからである。この深さは、ＳＯＩ基板（８０、１０、２０、３０）の前側表面と裏側表面との間の垂直方向の距離よりも小さい。少なくとも１つの導電裏側ダミー・プラグ８８の垂直方向の寸法は、ＳＯＩ基板（８０、１０、２０、３０）の厚さの１０％と９０％との間とすることができる。少なくとも１つのＴＳＶ５０の各々は第１の基板２から電気的に分離されている。少なくとも１つの導電裏側ダミー・プラグ８８は第１のハンドル基板１０に埋め込まれている。
第１の基板２は、第１の上部半導体層３０である半導体層と、第１の相互接続誘電層４０と、を含む。少なくとも１つの半導体デバイス３２は、半導体層と第１の相互接続誘電層４０との間の界面に位置する。少なくとも１つのＴＳＶ構造５０は第１の基板２に埋め込まれている。少なくとも１つのＴＳＶ構造５０は導電材料を含み、少なくとも界面から、任意の平坦化誘電層８０の外側表面である第１の基板２の裏側表面まで延在する。少なくとも１つの導電裏側ダミー・プラグ８８は第１の基板２に埋め込まれている。少なくとも１つの導電裏側ダミー・プラグ８８は、第１の基板２の裏側表面から第１の基板２内のある深さまで延在する。この深さは、裏側表面と、半導体層および第１の相互接続誘電層４０間の界面との間の垂直方向の距離よりも小さい。第２の基板４は、第１の基板２の前側表面に接合されている。第１の基板２は少なくとも１つの第１のボンディング・パッド６２を含み、これは第１の基板２の前側に位置し、第２の基板４上に位置する少なくとも１つの第２のボンディング・パッド１６２に接合されている。少なくとも１つのＴＳＶ構造５０の各々は、第１のボンディング・パッド６２および第２のボンディング・パッド１６２に電気的に短絡することができる。
少なくとも１つの導電裏側ダミー・プラグ８８は、第１の基板２における機械的応力を低減する。好ましくは、少なくとも１つの導電裏側ダミー・プラグ８８の導電材料は、応力が加わると容易に変形する可鍛性材料である。例えば、少なくとも１つの導電裏側ダミー・プラグ８８の導電材料は、Ａｕ、Ａｇ、Ｃｕ、またはＷとすることができる。少なくとも１つの導電裏側ダミー・プラグ８８の導電材料は、温度サイクル中の第１の基板２のコンポーネントの体積変化を蓄積する。
図２５を参照すると、第５の例示的な半導体構造の変形は、ＳＯＩ基板（８０、１０、２０、３０）の代わりに、第１の基板２のためにバルク基板１２を用いる。バルク基板１２は、前側表面から裏側表面まで連続的に延在する単結晶半導体材料または多結晶半導体材料で構成することができる。バルク基板１２の前側表面は、バルク基板１２と第１の相互接続誘電層４０との間の界面である。
本発明について具体的な実施形態の点から説明したが、前述の説明に鑑み、当業者には多数の代替、変更、および変形が明らかであることは明白である。従って、本発明は、本発明の範囲および精神ならびに以下の特許請求の範囲内に該当するそのような代替、変更、および変形を全て包含することが意図される。例えば、本発明を用いて３つまたはそれ以上のチップを積層することができ、またはシリコン貫通バイアを用いてチップを接続することができ、あるいはその両方を行うことができる。

Claims (25)

  1. 半導体層および相互接続誘電層を含み、前記半導体層と前記相互接続誘電層との間の界面に少なくとも１つの半導体デバイスが位置する基板と、
    前記基板に埋め込まれ、導電材料を含み、少なくとも前記界面から前記基板の裏側表面まで延在する基板貫通バイア（ＴＳＶ）構造と、
    前記基板に埋め込まれ、前記裏側表面から前記基板内のある深さまで延在し、前記深さが前記裏側表面と前記界面との間の垂直方向の距離よりも小さい、少なくとも１つの裏側ダミー・プラグと、
    を含む、半導体構造。
  2. 前記少なくとも１つの裏側ダミー・プラグが複数の裏側ダミー・プラグである、請求項１に記載の半導体構造。
  3. 前記深さが、前記裏側表面と前記界面との間の前記垂直方向の距離の１０％と９０％との間である、請求項１に記載の半導体構造。
  4. 前記少なくとも１つの裏側ダミー・プラグが導電材料を含む、請求項１に記載の半導体構造。
  5. 前記導電材料が、元素金属、金属間合金、導電金属窒化物、ドーピングされた半導体材料、およびそれらの組み合わせから選択される、請求項４に記載の半導体構造。
  6. 前記少なくとも１つの裏側ダミー・プラグに前記導電材料が完全に充填されている、請求項４に記載の半導体構造。
  7. 前記少なくとも１つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを完全に充填し、前記トレンチの水平方向の断面領域が、前記裏側表面からの距離と共に小さくなるか、または前記裏側表面からの距離に関わらず実質的に一定である、請求項６に記載の半導体構造。
  8. 前記少なくとも１つの裏側ダミー・プラグに前記導電材料が部分的に充填され、前記少なくとも１つの裏側ダミー・プラグの各々が前記導電材料により封入された空隙を含む、請求項４に記載の半導体構造。
  9. 前記少なくとも１つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを部分的に充填し、前記空隙が前記トレンチ内に位置し、前記トレンチの水平方向の断面領域が、前記裏側表面からの距離と共に小さくなるか、または前記裏側表面からの距離に関わらず実質的に一定である、請求項８に記載の半導体構造。
  10. 前記少なくとも１つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを部分的に充填し、前記空隙が前記トレンチ内に位置し、前記裏側表面からある距離における前記トレンチの水平方向の断面領域が、前記裏側表面からもっと短い距離における水平方向の断面領域よりも大きい、請求項８に記載の半導体構造。
  11. 前記少なくとも１つのプラグが誘電材料を含む、請求項１に記載の半導体構造。
  12. 前記少なくとも１つの裏側ダミー・プラグに前記誘電材料が部分的に充填され、前記少なくとも１つの裏側ダミー・プラグの各々が前記誘電材料により封入された空隙を含む、請求項１１に記載の半導体構造。
  13. 前記少なくとも１つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを部分的に充填し、前記空隙が前記トレンチ内に位置し、前記トレンチの水平方向の断面領域が、前記裏側表面からの距離と共に小さくなるか、または前記裏側表面からの距離に関わらず実質的に一定である、請求項１２に記載の半導体構造。
  14. 前記少なくとも１つの裏側ダミー・プラグの各々が、前記裏側表面から前記基板内まで延在するトレンチを部分的に充填し、前記空隙が前記トレンチ内に位置し、前記裏側表面からある距離における前記トレンチの水平方向の断面領域が、前記裏側表面からもっと短い距離における水平方向の断面領域よりも大きい、請求項１２に記載の半導体構造。
  15. 前記ＴＳＶ構造が前記基板から電気的に分離され、前記少なくとも１つの裏側ダミー・プラグが、半導体材料層に埋め込まれ、前記半導体材料層のいずれの部分にも電気的に短絡しない、請求項１に記載の半導体構造。
  16. 前記ＴＳＶの端面および前記少なくとも１つの裏側ダミー・プラグの各々の端面が前記基板の前記裏側表面と同一平面である、請求項１に記載の半導体構造。
  17. 前記基板の前側表面に接合された別の基板を更に含み、前記基板が第１のボンディング・パッドを含み、前記第１のボンディング・パッドが前記基板の前記前側に位置して前記別の基板上に位置する第２のボンディング・パッドに接合し、前記ＴＳＶ構造が前記第１のボンディング・パッドおよび前記第２のボンディング・パッドに電気的に短絡する、請求項１に記載の半導体構造。
  18. 半導体構造を形成する方法であって、
    基板の前側表面上に少なくとも１つの半導体デバイスを形成することと、
    前記基板に基板貫通バイア（ＴＳＶ）構造を形成することであって、前記ＴＳＶ構造が導電材料を含み、少なくとも前記基板の前記前側表面から前記基板の裏側表面まで延在する、ことと、
    前記基板に少なくとも１つの裏側ダミー・プラグを形成することであって、前記少なくとも１つの裏側ダミー・プラグが前記裏側表面から前記基板内のある深さまで延在し、前記深さが前記基板の前記前側表面と前記基板の前記裏側表面との間の垂直方向の距離よりも小さい、ことと、
    を含む、方法。
  19. 前記基板に少なくとも１つのトレンチを形成し、前記少なくとも１つのトレンチに充填材料を充填することであって、前記充填材料が前記少なくとも１つのトレンチを完全にまたは部分的に充填する、ことと、
    前記裏側表面の上から前記充填材料の一部を除去することであって、前記基板における前記充填材料の少なくとも１つの残り部分の各々が前記少なくとも１つの裏側ダミー・プラグを構成する、ことと、
    を更に含む、請求項１８に記載の方法。
  20. 前記少なくとも１つのトレンチに前記充填材料を充填する前に前記少なくとも１つのトレンチの各々に誘電ライナを形成することを更に含み、前記充填材料が導電材料であり、前記少なくとも１つの裏側ダミー・プラグが少なくとも１つの導電ダミー・プラグである、請求項１９に記載の方法。
  21. 前記充填材料が誘電材料であり、前記少なくとも１つの裏側ダミー・プラグが空隙を有する少なくとも１つの誘電ダミー・プラグである、請求項１９に記載の方法。
  22. 前記充填材料の前記部分を除去した後、前記ＴＳＶの端面および前記少なくとも１つの裏側ダミー・プラグの表面が前記裏側表面と同一平面である、請求項１９に記載の方法。
  23. 前記充填材料が、元素金属、金属間合金、導電金属窒化物、ドーピングされた半導体材料、およびそれらの組み合わせから選択される、請求項１９に記載の方法。
  24. 前記少なくとも１つのトレンチの各々に連続誘電ライナを形成することと、
    前記連続誘電ライナの水平方向の部分を除去することであって、前記連続誘電ライナの各残りの垂直方向部分が前記少なくとも１つのトレンチの１つの側壁を覆い、誘電ライナを構成する、ことと、
    前記少なくとも１つのトレンチの各々の下表面を介して前記基板の材料をエッチングすることによって、前記少なくとも１つのトレンチの各々の下部を膨張させて少なくとも１つのボトル形トレンチを形成することと、
    を更に含む、請求項１９に記載の方法。
  25. 前記基板の前記前側に、前記ＴＳＶに電気的に短絡する第１のボンディング・パッドを形成することと、
    別の基板上に第２のボンディング・パッドを形成することと、
    前記基板および前記別の基板を接合し、これによって前記第１のボンディング・パッドを前記第２のボンディング・パッドに接合することと、
    を更に含む、請求項１８に記載の方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9500823B2 (en) 2014-03-25 2016-11-22 Nec Corporation Opto-electric integrated circuit and optical interposer
JP2017041558A (ja) * 2015-08-20 2017-02-23 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2021019122A (ja) * 2019-07-22 2021-02-15 ルネサスエレクトロニクス株式会社 半導体装置
WO2021162127A1 (ja) * 2020-02-13 2021-08-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928534B2 (en) 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US8736050B2 (en) * 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8158489B2 (en) * 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
US8791549B2 (en) * 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8174124B2 (en) * 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
US8674513B2 (en) 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
JP6053256B2 (ja) 2011-03-25 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体チップ及びその製造方法、並びに半導体装置
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8604619B2 (en) * 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
FR2980917B1 (fr) * 2011-09-30 2013-09-27 St Microelectronics Crolles 2 Procede de realisation d'une liaison traversante electriquement conductrice
JP5660466B2 (ja) * 2011-10-07 2015-01-28 株式会社デンソー 半導体装置及び半導体装置の製造方法
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法
EP2605273A3 (en) * 2011-12-16 2017-08-09 Imec Method for forming isolation trenches in micro-bump interconnect structures and devices obtained thereof
CN103367318B (zh) * 2012-04-06 2016-07-06 南亚科技股份有限公司 半导体元件
US8900996B2 (en) * 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8895360B2 (en) 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
TWI497661B (zh) 2012-08-15 2015-08-21 Ind Tech Res Inst 半導體基板
US9343393B2 (en) 2012-08-15 2016-05-17 Industrial Technology Research Institute Semiconductor substrate assembly with embedded resistance element
TWI518864B (zh) 2012-12-26 2016-01-21 財團法人工業技術研究院 變容器
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
CN104241249B (zh) * 2013-06-21 2017-03-22 中芯国际集成电路制造(上海)有限公司 硅通孔互连结构及其制作方法
US9362171B2 (en) * 2013-12-26 2016-06-07 Globalfoundries Singapore Pte. Ltd. Through via contacts with insulated substrate
TWI557816B (zh) * 2014-05-30 2016-11-11 Nat Inst Chung Shan Science & Technology A method for making a three - dimensional integrated circuit with aluminum nitride intermediate layer
US9269607B2 (en) 2014-06-17 2016-02-23 Globalfoundries Inc. Wafer stress control with backside patterning
US9184112B1 (en) 2014-12-17 2015-11-10 International Business Machines Corporation Cooling apparatus for an integrated circuit
US9472483B2 (en) * 2014-12-17 2016-10-18 International Business Machines Corporation Integrated circuit cooling apparatus
US9525001B2 (en) * 2014-12-30 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9818622B2 (en) * 2015-01-29 2017-11-14 Micron Technology, Inc. Uniform back side exposure of through-silicon vias
US9818637B2 (en) * 2015-12-29 2017-11-14 Globalfoundries Inc. Device layer transfer with a preserved handle wafer section
US9666566B1 (en) * 2016-04-26 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method for hybrid bonding semiconductor wafers
DE102016108500B4 (de) * 2016-05-09 2023-12-14 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Stützelement und eine Halbleitervorrichtung mit einem Stützelement
CN107403753B (zh) * 2016-05-18 2020-09-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9872392B2 (en) 2016-06-08 2018-01-16 International Business Machines Corporation Power decoupling attachment
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
JP2019054199A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
CN108417545B (zh) * 2018-05-14 2020-09-22 上海芯龙半导体技术股份有限公司 一种功率器件及其制备方法
US20210013119A1 (en) * 2018-09-21 2021-01-14 United Microelectronics Corp. Semiconductor structure with heat dissipation structure and method of fabricating the same
US10867891B2 (en) * 2018-10-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Ion through-substrate via
KR20200136580A (ko) 2019-05-28 2020-12-08 삼성전자주식회사 반도체 패키지
KR102598774B1 (ko) * 2019-07-03 2023-11-07 에스케이하이닉스 주식회사 반도체 메모리 장치
US11063008B2 (en) * 2019-09-16 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
EP3929971A1 (en) * 2020-06-24 2021-12-29 Imec VZW A method for inducing stress in semiconductor devices
CN112563194B (zh) * 2020-12-04 2021-09-10 武汉新芯集成电路制造有限公司 半导体结构及其制造方法
US20220301878A1 (en) * 2021-03-18 2022-09-22 International Business Machines Corporation Substrate thinning for a backside power distribution network
EP4287247A1 (en) * 2022-06-02 2023-12-06 Imec VZW A method for producing a semiconductor chip

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000507045A (ja) * 1996-03-22 2000-06-06 テレフオンアクチーボラゲツト エル エム エリクソン 導電ピンアレーで遮蔽された半導体デバイスとその製造方法
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法
JP2004186187A (ja) * 2002-11-29 2004-07-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005514767A (ja) * 2001-12-19 2005-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型接続部を使用したチップおよびウェハ集積方法
US20070166997A1 (en) * 2006-01-18 2007-07-19 Andreas Knorr Semiconductor devices and methods of manufacture thereof
US20080020488A1 (en) * 2006-07-18 2008-01-24 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
JP2008511981A (ja) * 2004-09-02 2008-04-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ タングステンを用いたコンタクト形成及び深溝分離充填
JP2009206496A (ja) * 2008-01-30 2009-09-10 Panasonic Corp 半導体チップ及び半導体装置
JP2009231371A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体チップ及び半導体装置
JP2009295851A (ja) * 2008-06-06 2009-12-17 Nec Electronics Corp 半導体装置及びその製造方法
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429112B1 (en) * 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US7273095B2 (en) * 2003-03-11 2007-09-25 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Nanoengineered thermal materials based on carbon nanotube array composites
US7528006B2 (en) * 2005-06-30 2009-05-05 Intel Corporation Integrated circuit die containing particle-filled through-silicon metal vias with reduced thermal expansion
US7432592B2 (en) * 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
US7645701B2 (en) * 2007-05-21 2010-01-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000507045A (ja) * 1996-03-22 2000-06-06 テレフオンアクチーボラゲツト エル エム エリクソン 導電ピンアレーで遮蔽された半導体デバイスとその製造方法
JP2005514767A (ja) * 2001-12-19 2005-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型接続部を使用したチップおよびウェハ集積方法
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法
JP2004186187A (ja) * 2002-11-29 2004-07-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2008511981A (ja) * 2004-09-02 2008-04-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ タングステンを用いたコンタクト形成及び深溝分離充填
US20070166997A1 (en) * 2006-01-18 2007-07-19 Andreas Knorr Semiconductor devices and methods of manufacture thereof
US20080020488A1 (en) * 2006-07-18 2008-01-24 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
JP2009206496A (ja) * 2008-01-30 2009-09-10 Panasonic Corp 半導体チップ及び半導体装置
JP2009231371A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体チップ及び半導体装置
JP2009295851A (ja) * 2008-06-06 2009-12-17 Nec Electronics Corp 半導体装置及びその製造方法
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9500823B2 (en) 2014-03-25 2016-11-22 Nec Corporation Opto-electric integrated circuit and optical interposer
JP2017041558A (ja) * 2015-08-20 2017-02-23 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2021019122A (ja) * 2019-07-22 2021-02-15 ルネサスエレクトロニクス株式会社 半導体装置
JP7316865B2 (ja) 2019-07-22 2023-07-28 ルネサスエレクトロニクス株式会社 半導体装置
WO2021162127A1 (ja) * 2020-02-13 2021-08-19 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法

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