DE112010005236B4 - Rückseitenpseudostecker für 3D-Integration - Google Patents

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Abstract

Halbleiterstruktur, die Folgendes umfasst:ein Substrat, das eine Halbleiterschicht und eine dielektrische Verbindungsschicht aufweist, wobei an einer Schnittstelle zwischen der Halbleiterschicht und der dielektrischen Verbindungsschicht mindestens eine Halbleitereinheit angebracht ist;eine Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur), die in das Substrat eingebettet ist, wobei die TSV-Struktur ein leitfähiges Material umfasst und sich mindestens von der Schnittstelle bis zu einer rückseitigen Oberfläche des Substrates erstreckt; undmindestens einen Rückseitenpseudostecker, der in das Substrat eingebettet ist, wobei sich der mindestens eine Rückseitenpseudostecker von der rückseitigen Oberfläche bis zu einer Tiefe in das Substrat hinein, aber nicht darüber hinaus erstreckt, wobei die Tiefe geringer ist als ein vertikaler Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle, und wobei der mindestens eine Rückseitenpseudostecker- keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die einen leitfähigen Bereich umfasst, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe, und- keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die sich zusammenhängend bis zu dem leitfähigen Bereich erstreckt, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur, die Rückseitenpseudostecker in einem Substrat umfasst und Verfahren zur Herstellung derselben.
  • Eine 3D-Integration oder Chipstapelung bezieht sich auf ein Verfahren zum Zusammenfügen von zwei oder mehreren Halbleiterchips, sodass die Halbleiterchips, die in physischer Nachbarschaft zueinander angebracht werden, auch elektrisch miteinander verbunden werden. Die 3D-Integration wird üblicherweise vertikal ausgeführt, d.h., ein Chip wird auf oder unter einem anderen Chip angebracht. Wenn zwei Chips vertikal zusammengesetzt werden, wird eine Gruppe leitfähiger Kontaktstrukturen auf der oberen Oberfläche eines unten liegenden Chips auf eine andere Gruppe leitfähiger Kontaktstrukturen auf der Bodenfläche eines oben liegenden Chips ausgerichtet. Die leitfähigen Strukturen können auf der Seite von metallischen Verbindungsstrukturen ausgebildet werden oder sie können auf der Substratseite ausgebildet werden, auf der die Halbleitereinheiten ausgebildet sind.
  • Die 3D-Integration kann zwischen einem Substratpaar, einem Substrat und einer Gruppe von Chips oder zwischen einer Vielzahl von Chippaaren ausgeführt werden. Die 3D-Integration stellt vertikale Signalpfade zwischen den aufeinandergestapelten Chips bereit, die ihrerseits eine große Bandbreite für das Übertragen und den Empfang von Signalen zwischen den aufeinandergestapelten Chips bereitstellen. Die vertikalen Signalpfade werden mithilfe von Durchkontaktierungen durch das Substrat (through-substrate vias, TSVs) ausgeführt; dies sind Durchkontaktierungen, die sich mindestens von einer obersten Oberfläche einer Schicht aus Halbleitereinheiten in einem Substrat bis zur rückseitigen Oberfläche des Substrates erstrecken. Die 3D-Integration reduziert in wirksamer Weise die Länge der Signalpfade und erlaubt eine schnellere Übertragung elektrischer Signale zwischen verschiedenen Komponenten der Einheiten, die sich in den unterschiedlichen Teilen der gestapelten Halbleiterchips befinden.
  • Die Vorteile der 3D-Integration werden durch die vorhandenen Sekundäreffekte der TSVs eingeschränkt. Solche Einschränkungen werden zum Beispiel verursacht durch die Wärmeleitfähigkeit zwischen den Wafern, das Übersprechen zwischen den Signalen in den TSVs und die strukturelle Zuverlässigkeit der TSVs in den gestapelten Strukturen während deren gesamten Lebensdauer. Diese Einschränkungen der 3D-Integration können auf Systemebene das gesamte Leistungsvermögen einer gestapelten Struktur aus mehreren Halbleiterchips vermindern.
  • Die Lösung dieser Herausforderungen, ohne gleichzeitig Verluste bei der Leistung der Halbleiterchips in dem System in Kauf nehmen zu müssen, kann schwierig sein. Für die Verbesserung zum Beispiel der Wärmeleitfähigkeit zwischen den Wafern mithilfe einer ausreichenden Kühlung für stromverbrauchende Chips (wie zum Beispiel Prozessorchips) ist es wünschenswert eine große Anzahl gleichmäßig verteilter TSVs zu haben. Andererseits erfordert die Ausbildung einer großen Anzahl von TSVs die Verwendung einer großen Chipfläche für die TSVs, wodurch die Chipbereiche verringert werden, die als aktive Bereiche zur Verfügung stehen, d.h. als Bereich in denen die Halbleitereinheiten eingerichtet werden können. Das Vergrößern der Anzahl an TSVs hat zur Folge, dass die aktiven Bereiche verkleinert werden oder dass die Gesamtgröße des Chips vergrößert wird und dies ist in vielen Fällen keine gangbare Lösung.
  • In Bezug auf das Übersprechen der Signale ist es wünschenswert Abschirmungsstrukturen bereitzustellen, welche die TSVs seitlich umgeben, um Signalkopplungen zwischen den in den TSVs übertragenen elektrischen Signalen zu vermeiden. Aber die Ausbildung solcher Abschirmungsstrukturen erfordert große aktive Bereiche, wodurch eine solche Option praktisch nicht durchführbar ist.
  • In Bezug auf die thermische Zuverlässigkeit der gestapelten Chipstruktur erzeugt das Ungleichgewicht zwischen dem Wärmeausdehnungskoeffizienten (CTE) eines Halbleitermaterials in einem Halbleiterchip und dem Wärmeausdehnungskoeffizienten des eingebetteten leitfähigen Materials, aus dem die TSVs hergestellt sind, mechanische Spannungen während der Temperaturwechsel aufeinanderfolgender Hochtemperatur-Prozessschritte, zum Beispiel der Bondingschritte im Wärmedruckverfahren, und während des Hochtemperaturbetriebs der gestapelten Chipstruktur. Die Akkumulation mechanischer Spannungen in den TSVs kann Brüche in der gestapelten Chipstruktur, und damit ein Problem für die strukturelle Zuverlässigkeit verursachen, wie zum Beispiel durch das Ablösen einiger TSVs und die nachfolgende vertikale Bewegung der TSVs innerhalb des Halbleiterchips.
  • Aus dem Stand der Technik offenbart US 2008 / 0 020 488 A1 Verfahren zur Fertigung eines Halbleiter-IC-Chips mit On-Chip-Induktoren hoher Güte auf der Chip-Rückseite, die mittels Wafer-Durchkontaktierungen mit integrierten Schaltkreisen auf der Chip-Vorderseite verbunden sind.
  • KURZDARSTELLUNG
  • Die vorliegende Erfindung stellt eine Halbleiterstruktur bereit, die Rückseitenpseudostecker umfasst, die in einem Substrat eingebettet sind. Die Rückseitenpseudostecker können eine leitfähige Struktur sein, welche die vertikale Wärmeleitfähigkeit der Halbleiterstruktur verbessert und eine elektrische Entkopplung der Signale in den Durchkontaktierungen durch das Substrat (TSVs) im Substrat bereitstellt. Der Rückseitenpseudostecker kann einen Hohlraum zum Ausgleichen von Volumenänderungen in anderen Komponenten des Substrats umfassen, wodurch die mechanischen Spannungen im Substrat während der Temperaturwechsel und während des Betriebs des Halbleiterchips verringert werden. Der Rückseitenpseudostecker, der den Hohlraum umfasst, kann aus einem isolierenden Material oder einem leitfähigen Material bestehen. Der Hohlraum kann als gerader Graben oder als flaschenförmiger Graben ausgebildet sein, der eine laterale Ausdehnung hat, die größer ist als eine Öffnung des Grabens. Die erfinderischen Strukturen können dazu eingesetzt werden, dreidimensionale Strukturen auszubilden, die eine vertikale Chipintegration aufweisen, in welcher die Wärmeleitfähigkeit zwischen den Wafern verbessert wird, das Übersprechen zwischen den durch die TSVs übertragenen Signalen verringert wird und/oder die mechanischen Spannungen auf die TSVs vermindert werden. Die In Bezug auf die thermische Zuverlässigkeit der gestapelten Chipstruktur erzeugt das Ungleichgewicht zwischen dem Wärmeausdehnungskoeffizienten (CTE) eines Halbleitermaterials in einem Halbleiterchip und dem Wärmeausdehnungskoeffizienten des eingebetteten leitfähigen Materials, aus dem die TSVs hergestellt sind, mechanische Spannungen während der Temperaturwechsel aufeinanderfolgender Hochtemperatur-Prozessschritte, zum Beispiel der Bondingschritte im Wärmedruckverfahren, und während des Hochtemperaturbetriebs der gestapelten Chipstruktur. Die Akkumulation mechanischer Spannungen in den TSVs kann Brüche in der gestapelten Chipstruktur, und damit ein Problem für die strukturelle Zuverlässigkeit verursachen, wie zum Beispiel durch das Ablösen einiger TSVs und die nachfolgende vertikale Bewegung der TSVs innerhalb des Halbleiterchips.
  • KURZDARSTELLUNG
  • Die vorliegende Erfindung stellt eine Halbleiterstruktur bereit, die Rückseitenpseudostecker umfasst, die in einem Substrat eingebettet sind. Die Rückseitenpseudostecker können eine leitfähige Struktur sein, welche die vertikale Wärmeleitfähigkeit der Halbleiterstruktur verbessert und eine elektrische Entkopplung der Signale in den Durchkontaktierungen durch das Substrat (TSVs) im Substrat bereitstellt. Der Rückseitenpseudostecker kann einen Hohlraum zum Ausgleichen von Volumenänderungen in anderen Komponenten des Substrats umfassen, wodurch die mechanischen Spannungen im Substrat während der Temperaturwechsel und während des Betriebs des Halbleiterchips verringert werden. Der Rückseitenpseudostecker, der den Hohlraum umfasst, kann aus einem isolierenden Material oder einem leitfähigen Material bestehen. Der Hohlraum kann als gerader Graben oder als flaschenförmiger Graben ausgebildet sein, der eine laterale Ausdehnung hat, die größer ist als eine Öffnung des Grabens. Die erfinderischen Strukturen können dazu eingesetzt werden, dreidimensionale Strukturen auszubilden, die eine vertikale Chipintegration aufweisen, in welcher die Wärmeleitfähigkeit zwischen den Wafern verbessert wird, das Übersprechen zwischen den durch die TSVs übertragenen Signalen verringert wird und/oder die mechanischen Spannungen auf die TSVs vermindert werden. Die Rückseitenpseudostecker in einer dreidimensionalen Verbindungsstruktur können die Wärmeleitfähigkeit, die Signalintegrität der TSVs und/oder die Zuverlässigkeit der TSVs verbessern, ohne zusätzliche aktive Bereiche zu beanspruchen.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleiterstruktur bereitgestellt, die ein Substrat, das eine Halbleiterschicht und eine dielektrische Verbindungsschicht aufweist, eine Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur), die in das Substrat eingebettet ist, und mindestens einen Rückseitenpseudostecker umfasst, der in das Substrat eingebettet ist. An einer Schnittstelle zwischen der Halbleiterschicht und der dielektrischen Verbindungsschicht ist mindestens eine Halbleitereinheit angebracht. Die TSV-Struktur umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zu einer rückseitigen Oberfläche des Substrates. Der mindestens eine Rückseitenpseudostecker erstreckt sich von der rückseitigen Oberfläche bis zu einer Tiefe in das Substrat hinein. Die Tiefe ist geringer als ein vertikaler Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren für die Ausbildung einer Halbleiterstruktur bereitgestellt, das Folgendes umfasst: Bilden mindestens einer Halbleitereinheit auf einer vorderseitigen Oberfläche eines Substrates; Bilden einer Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur) in dem Substrat, wobei die TSV-Struktur ein leitfähiges Material umfasst und sich mindestens von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt; und Bilden mindestens eines Rückseitenpseudosteckers in dem Substrat, wobei sich der mindestens eine Rückseitenpseudostecker von der rückseitigen Oberfläche bis in eine Tiefe in das Substrat hinein erstreckt, wobei die Tiefe geringer ist als ein vertikaler Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche.
  • Figurenliste
    • 1 - 9 zeigen sequenzielle vertikale Querschnittsansichten einer ersten beispielhaften Halbleiterstruktur in verschiedenen Stadien des Herstellungsprozesses gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt eine vertikale Querschnittsansicht einer Variation der ersten beispielhaften Halbleiterstruktur gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 11 - 13 zeigen sequenzielle vertikale Querschnittsansichten einer zweiten beispielhaften Halbleiterstruktur in verschiedenen Stadien des Herstellungsprozesses gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 14 zeigt eine vertikale Querschnittsansicht einer Variation der zweiten beispielhaften Halbleiterstruktur gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
    • 15 zeigt eine vertikale Querschnittsansicht einer dritten beispielhaften Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 16 zeigt eine vertikale Querschnittsansicht einer Variation der dritten beispielhaften Halbleiterstruktur gemäß der dritten Ausführungsform der vorliegenden Erfindung.
    • 17 - 22 zeigen sequenzielle vertikale Querschnittsansichten einer vierten beispielhaften Halbleiterstruktur in verschiedenen Stadien des Herstellungsprozesses gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
    • 23 zeigt eine vertikale Querschnittsansicht einer Variation der vierten beispielhaften Halbleiterstruktur gemäß der vierten Ausführungsform der vorliegenden Erfindung.
    • 24 zeigt eine vertikale Querschnittsansicht einer fünften beispielhaften Halbleiterstruktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
    • 25 zeigt eine vertikale Querschnittsansicht einer Variation der fünften beispielhaften Halbleiterstruktur gemäß der fünften Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Wie oben beschrieben, bezieht sich die vorliegende Erfindung auf eine Halbleiterstruktur, die Rückseitenpseudostecker in einem Substrat umfasst, und auf ein Verfahren zur Herstellung derselben, die jetzt im Einzelnen anhand der begleitenden Figuren beschrieben werden. In den Zeichnungen werden die gleichen Bezugszeichennummern oder -buchstaben verwendet, um gleiche oder gleichwertige Elemente zu bezeichnen. Die Zeichnungen sind nicht unbedingt maßstabsgetreu gezeichnet.
  • Ein „Halbleiterchip“ bezieht sich hier generell auf eine Struktur, die mindestens einen integrierten Schaltkreis, einer passiven Komponente, wie zum Beispiel einen Kondensator, einen Widerstand, eine Spule oder eine Diode, oder eine mikroelektromechanische Struktur (MEMS) oder eine Kombination davon umfasst, die auf einem Substrat, zum Beispiel auf einem Halbleitermaterial, ausgebildet werden kann.
  • Im Sinne des vorliegenden Textes ist ein Element mit einem anderen Element „elektrisch verbunden“, wenn ein elektrisch leitfähiger Pfad zwischen dem Element und dem anderen Element besteht.
  • Im Sinne des vorliegenden Textes ist ein Element von einem anderen Element „elektrisch isoliert“, wenn kein elektrisch leitfähiger Pfad zwischen dem Element und dem anderen Element vorhanden ist.
  • In 1 umfasst eine erste beispielhafte Halbleiterstruktur ein erstes Substrat 2 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Das erste Substrat 2 kann ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein Halbleitervollsubstrat oder ein Hybridsubstrat umfassen, das mindestens einen SOI-Anteil und mindestens einen Vollanteil aufweist. Wenn das erste Substrat 2 ein SOI-Substrat umfasst, kann das SOI-Substrat von unten nach oben ein erstes Trägersubstrat 10, eine erste vergrabene Isolatorschicht 20 und eine erste obere Halbleiterschicht 30 enthalten.
  • Das erste Trägersubstrat 10 kann ein Halbleitermaterial, ein dielektrisches Material, ein leitfähiges Material oder eine Kombination davon umfassen. Üblicherweise umfasst das erste Trägersubstrat 20 ein Halbleitermaterial. Die Dicke des Trägersubstrates 10 kann von 100 µm bis 1000 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können. Die erste vergrabene Isolatorschicht 20 umfasst ein dielektrisches Material wie zum Beispiel Siliciumoxid, Siliciumnitrid und/oder Siliciumoxinitrid. Die erste obere Halbleiterschicht 30 setzt sich zusammen aus einem Halbleitermaterial, das ausgewählt werden kann aus, aber nicht beschränkt ist auf Silicium, Germanium, eine Silicium-Germanium-Legierung, eine Silicium-Kohlenstoff-Legierung, eine Silicium-Germanium-Kohlenstoff-Legierung, Galliumarsenid, Indiumarsenid, Indiumphosphid, III-V-Verbindungshalbleitermaterialien, II-Vl-Verbindungshalbleitermaterialien, organische Halbleitermaterialien und andere Verbindungshalbleitermaterialien. Das Halbleitermaterial kann polykristallin oder monokristallin sein und ist vorzugsweise monokristallin. Das Halbleitermaterial kann zum Beispiel monokristallines Silicium umfassen. Die Dicke der ersten oberen Halbleiterschicht 30 kann von 50 nm bis 10 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Mindestens eine Halbleitereinheit 32 wird auf der oberen Oberfläche der ersten oberen Halbleiterschicht 30 ausgebildet, welche ein Halbleitermaterial ausweist. Die mindestens eine Halbleitereinheit 32 kann zum Beispiel ein Feldeffekttransistor, ein bipolarer Transistor, ein Thyristor, eine Kapazitätsdiode, eine Diode, eine elektrische Sicherung oder eine andere aus dem Stand der Technik bekannte Halbleitereinheit sein. Die Oberseite des ersten Substrates 2 wird im Weiteren als Vorderseite bezeichnet und die Unterseite des ersten Substrates 2 wird im Weiteren als Rückseite des ersten Substrates 2 bezeichnet.
  • Über der mindestens einen ersten Halbleitereinheit 32 auf der Vorderseite der ersten oberen Halbleiterschicht 30 kann eine erste dielektrische Verbindungsschicht 40 ausgebildet werden. Die erste dielektrische Verbindungsschicht 40 kann aus einem dielektrischen Material wie zum Beispiel Siliciumoxid, Siliciumnitrid, organisches Silikatglas (OSG) oder einem beliebigen anderen dielektrischen Material bestehen, das im Stand der Technik für den Aufbau einer metallischen Verbindungsschicht eingesetzt wird. Die erste dielektrische Verbindungsschicht 40 kann eine Einzelschicht aus homogenen dielektrischen Materialien sein oder kann eine Vielzahl von Schichten mit verschiedenen Verbindungen aufweisen. In der ersten dielektrischen Verbindungsschicht 40 ist mindestens eine erste metallische Verbindungsstruktur 42 ausgebildet. Jede der mindestens einen ersten metallischen Verbindungsstruktur 42 kann eine leitfähige Durchkontaktierungsstruktur, eine leitfähige Leitungsstruktur oder eine Kombination von mindestens einer leitfähigen Durchkontaktierungsstruktur und einer leitfähigen Leitungsstruktur sein, wobei diese elektrisch miteinander verbunden sind und elektrisch mit einer der mindestens einen ersten Halbleitereinheit 32 verbunden sind. Die mindestens eine erste metallische Verbindungsstruktur 42 ist in die erste dielektrische Verbindungsschicht 40 eingebettet. Die Dicke der ersten dielektrischen Verbindungsschicht 40 kann von 100 nm bis 20 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Im ersten Substrat 2 wurde mit Verfahren, die aus dem Stand der Technik bekannt sind, mindestens ein Graben 49 ausgebildet. Der mindestens eine Graben 49 kann zum Beispiel ausgebildet werden durch eine Kombination einer lithografischen Gestaltung einer (nicht dargestellten) Ätzmaske und einer anisotropen Ätzung, während derer der mindestens eine Graben 49 im Bereich (oder in den Bereichen) der Öffnung in der Ätzmaske ausgebildet wird. Der mindestens eine Graben 49 kann eine Vielzahl von Gräben 49 umfassen. Der mindestens eine Graben 49 erstreckt sich von der obersten Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Trägersubstrat 10 hinein. Die seitlichen Abmessungen jedes des mindestens einen Grabens 49 können von 0,5 µm bis 10 µm reichen, obwohl auch geringere und größere seitliche Abmessungen verwendet werden können. Üblicherweise kann die Tiefe des mindestens einen Grabens 49 von der obersten Oberfläche des ersten Substrates 2 von 30 µm bis 600 µm reichen, obwohl auch geringere und größere Tiefen verwendet werden können.
  • In 2 werden in jedem des mindestens einen Grabens 49 nacheinander eine dielektrische Materialschicht und ein leitfähiges Füllmaterial abgeschieden und planarisiert, um das überschüssige Material oberhalb der obersten Oberfläche der ersten dielektrischen Verbindungsschicht 40 zu entfernen. Die verbleibenden Anteile der dielektrischen Materialschicht bilden zumindest eine Auskleidung 51 für eine Durchkontaktierung durch das Substrat (TSV), die mit allen Seitenwänden und den Bodenflächen des mindestens einen Grabens 49 in Kontakt steht.
  • Die mindestens eine TSV-Auskleidung 51 besteht aus einem dielektrischen Material wie zum Beispiel aus Siliciumoxid, Siliciumnitrid oder einem beliebigen anderen dielektrischen Material. Die mindestens eine TSV-Auskleidung 51 kann als im Wesentlichen gleichförmige Struktur ausgebildet werden, die im Wesentlichen überall die gleiche Dicke aufweist. Die Dicke jeder der mindestens einen TSV-Auskleidung 51 kann von 10 nm bis 500 nm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Innerhalb jeder TSV-Auskleidung 51 wird eine Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur) 50 ausgebildet. Die mindestens eine TSV-Struktur 50 kann eine Vielzahl von TSV-Strukturen 50 umfassen. Die mindestens eine TSV-Struktur 50 besteht aus einem leitfähigen Material, welches ein reines Metall, eine intermetallische Legierung, ein leitfähiges Metallnitrid, ein dotiertes Halbleitermaterial oder eine Kombination davon sein kann. Bei einer Ausführungsform besteht die mindestens eine TSV-Struktur 50 aus W, Au, Ag, Cu, Ni oder einer Legierung davon.
  • In 3 ist eine erste vorderseitige dielektrische Schicht 60 auf der ersten dielektrischen Verbindungsschicht 40 ausgebildet. Die erste vorderseitige dielektrische Schicht 60 besteht aus einem dielektrischen Material wie zum Beispiel Siliciumoxid, Siliciumnitrid, Siliciumoxinitrid oder einer Kombination davon. In der ersten vorderseitigen dielektrischen Schicht 60 werden erste vorderseitige Metallinseln 62 ausgebildet, sodass jede der ersten vorderseitigen Metallinseln 62 elektrisch mit mindestens einer der mindestens einen TSV-Struktur 50 verbunden ist. Außerdem können die ersten vorderseitigen Metallinseln 62 elektrisch mit mindestens einer der mindestens einen ersten metallischen Verbindungsstruktur 42 verbunden sein. Die ersten vorderseitigen Metallinseln 62 sind in der ersten vorderseitigen dielektrischen Schicht 60 eingebettet. Die Dicke der ersten vorderseitigen dielektrischen Schicht 60 kann von 0,2 µm bis 10 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • In 4 kann das erste Substrat 2 mit der Oberseite nach unten umgedreht werden und ein zweites Substrat 4 wird mit Verfahren, die aus dem Stand der Technik bekannt sind, an das erste Substrat 2 gebondet. Das erste Substrat 2 und das zweite Substrat 4 bilden gemeinsam ein gebondetes Substrat 8. Die Vorderseite des ersten Substrates 2 wird an die Vorderseite oder an die Rückseite des zweiten Substrates 4 gebondet. Wenn die Vorderseite des ersten Substrates 2 zum Beispiel auf die Vorderseite des zweiten Substrates 4 gebondet wird, umfasst das zweite Substrat 4 zweite vorderseitige Metallinseln 162 die in einer zweiten vorderseitigen dielektrischen Schicht 160 eingebettet sind. In diesem Fall werden die zweiten vorderseitigen Metallinseln 162 des zweiten Substrates 4 auf die ersten vorderseitigen Metallinseln 62 des ersten Substrates 2 gebondet.
  • Das zweite Substrat 4 kann ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein Halbleitervollsubstrat oder ein Hybridsubstrat umfassen, das mindestens einen SOI-Anteil und mindestens einen Vollanteil aufweist. Wenn das zweite Substrat 4 ein SOI-Substrat umfasst, kann das SOI-Substrat von unten nach oben ein zweites Trägersubstrat 110, eine zweite vergrabene Isolatorschicht 120 und eine zweite obere Halbleiterschicht 130 enthalten.
  • Das zweite Trägersubstrat 110 kann ein Halbleitermaterial, ein dielektrisches Material, ein leitfähiges Material oder eine Kombination davon umfassen. Die zweite vergrabene Isolatorschicht 120 umfasst ein dielektrisches Material. Die zweite obere Halbleiterschicht 130 besteht aus einem Halbleitermaterial, das wie oben beschrieben für die erste obere Halbleiterschicht 30 eingesetzt werden kann. Die Dicke der zweiten oberen Halbleiterschicht 130 kann von 50 nm bis 10 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Mindestens eine zweite Halbleitereinheit 132 wird auf der oberen Oberfläche der zweiten oberen Halbleiterschicht 130 ausgebildet. Über der mindestens einen zweiten Halbleitereinheit 132 auf der Vorderseite der zweiten oberen Halbleiterschicht 130 kann eine zweite dielektrische Verbindungsschicht 140 vorhanden sein. Die zweite dielektrische Verbindungsschicht 140 kann aus einem beliebigen dielektrischen Material bestehen, das wie oben beschrieben als erste dielektrische Verbindungsschicht 40 eingesetzt werden kann. In der zweiten dielektrischen Verbindungsschicht 140 wird mindestens eine zweite metallische Verbindungsstruktur 142 ausgebildet. Jede der mindestens einen zweiten metallischen Verbindungsstruktur 142 kann eine leitfähige Durchkontaktierungsstruktur, eine leitfähige Leitungsstruktur oder eine Kombination von mindestens einer leitfähigen Durchkontaktierungsstruktur und einer leitfähigen Leitungsstruktur sein, wobei diese elektrisch miteinander verbunden sind und elektrisch mit der mindestens einen zweiten Halbleitereinheit 132 verbunden sind. Die mindestens eine zweite metallische Verbindungsstruktur 142 ist in die zweite dielektrische Verbindungsschicht 140 eingebettet. Die Dicke der zweiten dielektrischen Verbindungsschicht 140 kann von 100 nm bis 20 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Wenn die Rückseite des zweiten Substrates 4 auf die Vorderseite des ersten Substrates 2 gebondet wird, können (nicht dargestellte) Durchkontaktierungsstrukturen durch das Substrat (TSV-Strukturen) im zweiten Substrat 4 eingesetzt werden, um eine elektrische Verbindung herzustellen zwischen den ersten vorderseitigen Metallinseln 62 im ersten Substrat 2 und den Halbleitereinheiten, die sich auf der Vorderseite des zweiten Substrates 4 befinden.
  • In 5 wurde die rückseitige Oberfläche (welches die obere Oberfläche nach dem Umdrehen ist) des ersten Substrates 2 vertieft, um die horizontalen Stirnflächen der mindestens einen TSV-Struktur 50 zugänglich zu machen. Die horizontalen Stirnflächen der mindestens einen TSV-Struktur 50 sind die untersten Oberflächen der mindestens einen TSV-Struktur 50, bevor das erste Substrat 2 mit der Oberseite nach unten umgedreht wird. Die Vertiefung der rückseitigen Oberfläche des ersten Substrates 2 kann zum Beispiel durch ein chemisch-mechanisches Planarisieren (CMP), ein mechanisches Schleifen, eine Trockenätzung oder eine Kombination davon ausgeführt werden. Da die horizontalen Anteile jeder der mindestens einen TSV-Auskleidung 51 entfernt werden, erhält die mindestens eine TSV-Auskleidung 51 eine zylindrische Struktur, die topologisch homöomorph zu einem Torus ist, d.h. einer Struktur, die kontinuierlich in die Form eines Torus gezogen werden kann, ohne eine neue räumliche Singularität zu bilden oder eine bestehende Singularität zu zerstören. Bei einer Ausführungsform wird die Vertiefung der rückseitigen Oberfläche des ersten Substrates 2 so ausgeführt, dass am Ende des Vertiefungsvorgangs die zugänglichen Stirnflächen der mindestens einen TSV-Struktur 50 und der mindestens einen TSV-Auskleidung 51 koplanar mit der rückseitigen Oberfläche des ersten Trägersubstrates 10 sind.
  • In 6 kann die Vertiefung der rückseitigen Oberfläche des ersten Substrates 2 wahlweise so ausgeführt werden, dass am Ende des Vertiefungsvorgangs die zugänglichen Stirnflächen der mindestens einen TSV-Struktur 50 und der mindestens einen TSV-Auskleidung 51 über die rückseitige Oberfläche des ersten Trägersubstrates 10 hinausragen. In diesem Fall kann wahlweise eine dielektrische Planarisierungsschicht 80 abgeschieden und planarisiert werden, sodass die zugängliche Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 mit den zugänglichen Stirnflächen der mindestens einen TSV-Struktur 50 und der mindestens einen TSV-Auskleidung 51 koplanar ist.
  • In 7 wird ausgehend von der rückseitigen Oberfläche des ersten Substrates 2 mindestens ein Graben 69 ausgebildet. Der mindestens eine Graben 69 erstreckt sich insbesondere von der rückseitigen Oberfläche des ersten Substrates 2 bis in eine Tiefe des ersten Substrates 2. Der vertikale Abstand zwischen der rückseitigen Oberfläche des ersten Substrates 2 und den Bodenflächen des mindestens einen Grabens 69 wird hier generell als Grabentiefe bezeichnet. Bei einer Ausführungsform liegt die Grabentiefe zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30). Die Dicke des SOI-Substrates (80, 10, 20, 30) ist der vertikale Abstand zwischen der rückseitigen Oberfläche des ersten Substrats 2 und der Schnittstelle zwischen der ersten oberen Halbleiterschicht 30 und der ersten dielektrischen Verbindungsschicht 40.
  • Die seitlichen Abmessungen des mindestens einen Grabens 69 können von 0,5 µm bis 10 µm reichen, und üblicherweise von 1 µm bis 5 µm, obwohl auch geringere und größere seitliche Abmessungen verwendet werden können. Das vertikale Querschnittsprofil jedes des mindestens einen Grabens 69 kann im Wesentlichen vertikal sein, sodass der horizontale Querschnittsbereich jedes des mindestens einen Grabens 69 unabhängig ist von der Höhe, in welcher der horizontale Querschnittsbereich gemessen wird. Alternativ kann das vertikale Querschnittsprofil jedes des mindestens einen Grabens 69 eine einwärtsgerichtete Verjüngung aufweisen, sodass der horizontale Querschnittsbereich jedes des mindestens einen Grabens 69 mit zunehmendem Abstand zwischen der Ebene des horizontalen Querschnittsbereichs und der rückseitigen Oberfläche des ersten Substrates 2 abnimmt, z.B. der zugänglichen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80. Daher weist jeder des mindestens einen Grabens 69 einen horizontalen Querschnittsbereich auf, der mit zunehmendem Abstand von der rückseitigen Oberfläche des ersten Substrates 2 abnimmt oder der mit zunehmendem Abstand von der rückseitigen Oberfläche des ersten Substrates 2 im Wesentlichen konstant bleibt.
  • In 8 kann in jedem des mindestens einen Grabens 69 wahlweise eine dielektrische Auskleidung 71 ausgebildet werden. Die mindestens eine wahlweise dielektrische Auskleidung 71 kann wahlweise verwendet werden, d.h., sie kann vorhanden sein oder nicht. Wenn die mindestens eine wahlweise dielektrische Auskleidung 71 vorhanden ist, kann sie aus einem dielektrischen Material wie zum Beispiel Siliciumoxid, Siliciumnitrid, Siliciumoxinitrid oder einer Kombination davon bestehen. Die mindestens eine wahlweise dielektrische Auskleidung 71 kann eine Dicke von 20 nm bis 1 µm haben und kann im Wesentlichen gleichförmig sein.
  • Jegliches verbleibende Volumen in jedem des mindestens einen Grabens 69 wird mit einem leitfähigen Material gefüllt, um eine leitfähige Struktur zu bilden, die hier generell als ein leitfähiger Rückseitenpseudostecker 70 bezeichnet wird. Zum Beispiel werden nacheinander ein wahlweises dielektrisches Material für die wahlweise dielektrische Auskleidung 71 und das leitfähige Material abgeschieden, um den mindestens einen Graben 69 vollständig zu füllen. Das leitfähige Füllmaterial wird ausgewählt aus einem reinen Metall, einer intermetallischen Legierung, einem leitfähigen Metallnitrid, einem dotierten Halbleitermaterial oder einer Kombination davon. Das leitfähige Füllmaterial kann zum Beispiel aus W, Au, Ag, Cu, Ni oder einer Legierung davon ausgewählt werden. Das leitfähige Füllmaterial für den mindestens einen leitfähigen Rückseitenpseudostecker 70 kann das gleiche leitfähige Material sein, das für die mindestens eine TSV-Struktur 50 verwendet wird, oder es kann ein anderes sein. Jeder des mindestens einen leitfähigen Rückseitenpseudosteckers 70 kann vollständig mit dem leitfähigen Material gefüllt sein.
  • Nachfolgend wird das überschüssige Material oberhalb der rückseitigen Oberfläche des ersten Substrates 2, z.B. oberhalb der zugänglichen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80, mithilfe einer Planarisierung entfernt. Die Planarisierung kann zum Beispiel mithilfe einer chemisch-mechanischen Planarisierung, einer Vertiefungsätzung oder einer Kombination davon ausgeführt werden. Nach der Planarisierung bilden die verbleibenden Anteile des wahlweisen dielektrischen Materials die mindestens eine wahlweise dielektrische Auskleidung 71. Die verbleibenden Anteile des leitfähigen Materials bilden den mindestens einen leitfähigen Rückseitenpseudostecker 70. Der mindestens eine leitfähige Rückseitenpseudostecker 70 kann aus einer Vielzahl an leitfähigen Rückseitenpseudosteckern 70 bestehen, die in einer Matrix angeordnet sind. Die Matrix kann regelmäßig oder nicht regelmäßig sein. Nach dem Entfernen des Füllmaterials, das über die rückseitige Oberfläche des ersten Substrates 2 hinausragt, sind eine Stirnfläche von jeder der mindestens einen TSV-Struktur 50 und die Oberflächen des mindestens einen leitfähigen Rückseitenpseudostecker 70 koplanar mit der rückseitigen Oberfläche des ersten Substrates 2.
  • Der mindestens eine leitfähige Rückseitenpseudostecker 70 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist im Wesentlichen die gleiche wie die Grabentiefe. Die Tiefe ist geringer als der vertikale Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche des SOI-Substrates (80, 10, 20, 30). Wenn die Grabentiefe zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30) liegt, beträgt die vertikale Abmessung des mindestens einen leitfähigen Rückseitenpseudosteckers 70 zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30).
  • Jede der mindestens einen TSV 50 ist von dem ersten Substrat 2 elektrisch isoliert. Der mindestens eine leitfähige Rückseitenpseudostecker 70 ist in das erste Trägersubstrat 10 eingebettet. Wenn die mindestens eine wahlweise dielektrische Auskleidung 71 vorhanden ist, ist der mindestens eine leitfähige Rückseitenpseudostecker 70 nicht mit dem ersten Trägersubstrat 10 elektrisch kurzgeschlossen. Das erste Trägersubstrat 10 kann eine Halbleitermaterialschicht sein, die aus einem Halbleitermaterial besteht. In diesem Fall ist der mindestens eine leitfähige Rückseitenpseudostecker 70 nicht mit irgendeinem Anteil der Halbleitermaterialschicht elektrisch kurzgeschlossen.
  • Das erste Substrat 2 umfasst eine Halbleiterschicht, welche die erste obere Halbleiterschicht 30 ist, sowie die erste dielektrische Verbindungsschicht 40. An einer Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40 ist die mindestens eine Halbleitereinheit 32 angebracht. Die mindestens eine TSV-Struktur 50 ist in das erste Substrat 2 eingebettet. Die mindestens eine TSV-Struktur 50 umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zur rückseitigen Oberfläche des ersten Substrates 2, welches die äußere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 ist. Mindestens ein leitfähiger Rückseitenpseudostecker 70 ist in das erste Substrat 2 eingebettet. Der mindestens eine leitfähige Rückseitenpseudostecker 70 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist geringer als der vertikale Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40. Das zweite Substrat 4 ist an die vorderseitige Oberfläche des ersten Substrates 2 gebondet. Das erste Substrat 2 umfasst mindestens eine erste Bondinsel 62, die sich auf der Vorderseite des ersten Substrates 2 befindet und an mindestens eine zweite Bondinsel 162 gebondet wird, die sich auf dem zweiten Substrat 4 befindet. Jede der mindestens einen TSV-Struktur 50 kann elektrisch mit einer ersten Bondinsel 62 und einer zweiten Bondinsel 162 kurzgeschlossen sein.
  • In 9 können Metallleitungen auf der rückseitigen Oberfläche des ersten Substrates 2 ausgebildet werden. Die Metallleitungen können erste Metallleitungen umfassen, die mit jeder der mindestens einen TSV-Struktur 50 elektrisch verbunden sind. Diese ersten Metallleitungen werden hier generell als erste C4-Verkabelungsleitungen 94 bezeichnet. Die Metallleitungen können zweite Metallleitungen umfassen, die mit dem mindestens einen leitfähigen Rückseitenpseudostecker 70 elektrisch verbunden sind. Die zweiten Metallleitungen werden hier generell als zweite C4-Verkabelungsleitungen 92 bezeichnet.
  • Über den ersten C4-Verkabelungsleitungen 94 und den zweiten C4-Verkabelungsleitungen 92 wird mindestens eine dielektrische Schicht 90 der C4-Ebene ausgebildet. Metallische Verbindungsstrukturen 96 der C4-Ebene werden in der mindestens einer dielektrische Schicht 90 der C4-Ebene als Metallleitungen, Metalldurchgänge oder eine Kombination davon ausgebildet. C4-Inseln 98 werden auf mindesten einer dielektrische Schicht 90 der C4-Ebene und den metallischen Verbindungsstrukturen 96 der C4-Ebene ausgebildet, sodass die C4-Inseln 98 elektrisch mit der mindestens einen TSV-Struktur 50 verbunden sind. Jede der C4-Inseln 98 kann so eingerichtet werden, dass sie elektrisch mit einer der mindestens einen TSV-Struktur 50 verbunden ist. Wahlweise können einige oder alle des mindestens einen leitfähigen Rückseitenpseudosteckers 70 elektrisch mit einigen der C4-Inseln 98 verbunden werden, welche anschließend elektrisch geerdet werden oder mit einer konstanten Grundspannung wie zum Beispiel einer Stromversorgungsspannung versorgt werden. Daher kann der mindestens eine leitfähige Rückseitenpseudostecker 70 ohne elektrische Vorspannung potenzialfrei sein, er kann durch einige der C4-Inseln 98 elektrisch geerdet sein oder er kann mithilfe einer konstanten Spannung durch einige der C4-Inseln 98 mit einer elektrischen Grundspannung versorgt sein. An dem mindestens einen leitfähigen Rückseitenpseudostecker 70 werden keine variablen Signale bereitgestellt.
  • Die erste beispielhafte Halbleiterstruktur der 9 verbessert die vertikale Wärmeleitfähigkeit im ersten Substrat 2, ohne einen aktiven Bereich in der ersten oberen Halbleiterschicht 30 zu beanspruchen, da der mindestens eine leitfähige Rückseitenpseudostecker 70 die Wärmeübertragung zwischen der rückseitigen Oberfläche des ersten Substrates 2 und der Schnittstelle zwischen dem ersten Trägersubstrat 10 und der ersten vergrabenen Isolatorschicht 20 beschleunigt, wobei sich der Rückseitenpseudostecker nicht in irgendeinen Anteil der oberen Halbleiterschicht 30 hinein erstreckt.
  • Außerdem entkoppelt die erste beispielhafte Halbleiterstruktur der 9 die Signale zwischen benachbarten Paaren von TSV-Strukturen 50, da der mindestens eine leitfähige Rückseitenpseudostecker 70 die elektrischen Signale von benachbarten TSV-Strukturen 50 abschirmt. Die Wirksamkeit der Abschirmung der elektrischen Signale kann durch eine Erdung verbessert werden, oder indem der mindestens eine leitfähige Rückseitenpseudostecker 70 auf eine konstante Spannungsversorgung festgelegt wird. Das Übersprechen zwischen benachbarten Paaren von TSV-Strukturen 50 wird aufgrund der großen kapazitiven Kopplung zwischen diesen TSV-Strukturen 50 und dem mindestens einen leitfähigen Rückseitenpseudostecker 70 verringert. Da der Raum, der von dem mindestens einen leitfähigen Rückseitenpseudostecker 70 innerhalb des ersten Trägersubstrates 10 eingenommen wird, begrenzt ist, hat das Vorhandensein des mindestens einen leitfähigen Rückseitenpseudosteckers 70 keinen nachteiligen Einfluss auf den aktiven Bereich in der ersten oberen Halbleiterschicht 30.
  • In 10 wird in einer Variation der ersten beispielhaften Halbleiterstruktur als erstes Substrat 2 ein Vollsubstrat 12 anstatt eines SOI-Substrates (80, 10, 20, 30) verwendet. Das Vollsubstrat 12 kann aus einem monokristallinen Halbleitermaterial oder einem polykristallinen Halbleitermaterial bestehen, das sich zusammenhängend von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt. Die vorderseitige Oberfläche des Vollsubstrates 12 ist die Schnittstelle zwischen dem Vollsubstrat 12 und der ersten dielektrischen Verbindungsschicht 40.
  • In 11 wird eine zweite beispielhafte Halbleiterstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung von der ersten beispielhaften Halbleiterstruktur in 7 abgeleitet, indem eine nicht gleichförmige dielektrische Materialschicht 74L abgeschieden wird. Die Dicke der nicht gleichförmigen dielektrischen Materialschicht 74L ist größer als die Hälfte der seitlichen Abmessungen des mindestens einen Grabens 69. Wenn die wahlweise dielektrische Planarisierungsschicht 80 vorhanden ist, wird die Dicke der nicht gleichförmigen dielektrischen Materialschicht 74L oberhalb der oberen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 gemessen, oder, wenn die wahlweise dielektrische Planarisierungsschicht 80 nicht vorhanden ist, wird die Dicke oberhalb der oberen Oberfläche des ersten Trägersubstrates 10 gemessen. Jeder des mindestens einen Grabens 69 in 7 wird teilweise mit einem dielektrischen Material der nicht gleichförmigen dielektrischen Materialschicht 74L gefüllt, wodurch in dem Graben ein Hohlraum 75 gebildet wird, der von dem dielektrischen Material umgeben ist. Jeder des mindestens einen Hohlraums 75 wird durch das dielektrische Material der nicht gleichförmigen dielektrischen Materialschicht 74L abgedichtet. Die nicht gleichförmige, dielektrische Materialschicht 74L kann durch einen nicht gleichförmigen Abscheidungsprozess ausgebildet werden, in welchem ein dielektrisches Material abgeschieden wird. Die nicht gleichförmige dielektrische Materialschicht 74L kann zum Beispiel durch eine plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder einen anderen erschöpfenden chemischen Gasphasenabscheidungsprozess abgeschieden werden.
  • In 12 wird der Anteil der nicht gleichförmigen dielektrischen Materialschicht 74L oberhalb der oberen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 durch eine Planarisierung entfernt, die zum Beispiel durch ein chemisch-mechanisches Planarisieren (CMP), eine Vertiefungsätzung oder eine Kombination davon ausgeführt werden kann. Die verbleibenden Anteile der nicht gleichförmigen dielektrischen Materialschicht 74L bilden mindestens einen dielektrischen Rückseitenpseudostecker 74. Jeder des mindestens einen dielektrischen Rückseitenpseudosteckers 74 umfasst in sich einen Hohlraum 75. Die oberen Oberflächen des mindestens einen dielektrischen Rückseitenpseudosteckers 74 sind nach dem Planarisieren koplanar mit der rückseitigen Oberfläche, d.h. der oberen Oberfläche, des ersten Substrates 2.
  • In 13 können in der gleichen Weise wie in der ersten Ausführungsform erste C4-Verkabelungsleitungen 94, mindestens eine dielektrische Schicht 90 der C4-Ebene, metallische Verbindungsstrukturen 96 der C4-Ebene und C4-Inseln 98 ausgebildet werden. Da der mindestens eine dielektrische Rückseitenpseudostecker 74 aus einem dielektrischen Material besteht, ist es nicht erforderlich, den mindestens einen dielektrischen Rückseitenpseudostecker 74 mit einer elektrischen Grundspannung zu versorgen.
  • Der mindestens eine dielektrische Rückseitenpseudostecker 74 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist im Wesentlichen die gleiche wie die Grabentiefe. Die Tiefe ist geringer als der vertikale Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche des SOI-Substrates (80, 10, 20, 30). Wenn die Grabentiefe zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30) liegt, beträgt die vertikale Abmessung des mindestens einen dielektrischen Rückseitenpseudosteckers 74 zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30).
  • Jede der mindestens einen TSV 50 ist von dem ersten Substrat 2 elektrisch isoliert. Der mindestens eine dielektrische Rückseitenpseudostecker 74 ist in das erste Trägersubstrat 10 eingebettet. Der mindestens eine dielektrische Rückseitenpseudostecker 74 ist nicht mit dem ersten Trägersubstrat 10 elektrisch kurzgeschlossen, da der mindestens eine dielektrische Rückseitenpseudostecker 74 aus einem dielektrischen Material besteht.
  • Das erste Substrat 2 umfasst eine Halbleiterschicht, welche die erste obere Halbleiterschicht 30 ist, sowie die erste dielektrische Verbindungsschicht 40. An einer Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40 ist die mindestens eine Halbleitereinheit 32 angebracht. Mindestens eine TSV-Struktur 50 ist in das erste Substrat 2 eingebettet. Die mindestens eine TSV-Struktur 50 umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zur rückseitigen Oberfläche des ersten Substrates 2, welches die äußere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 ist. Mindestens ein dielektrischer Rückseitenpseudostecker 74 ist in das erste Substrat 2 eingebettet. Der mindestens eine dielektrische Rückseitenpseudostecker 74 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist geringer als der vertikale Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40. Das zweite Substrat 4 ist an die vorderseitige Oberfläche des ersten Substrates 2 gebondet. Das erste Substrat 2 umfasst zumindest eine erste Bondinsel 62, die sich auf der Vorderseite des ersten Substrates 2 befindet und an mindestens eine zweite Bondinsel 162 gebondet ist, die sich auf dem zweiten Substrat 4 befindet. Jede der mindestens einen TSV-Struktur 50 kann elektrisch mit einer ersten Bondinsel 62 und einer zweiten Bondinsel 162 kurzgeschlossen sein.
  • Mindestens ein dielektrischer Rückseitenpseudostecker 74 entlastet die mechanische Spannung im ersten Substrat 2. Die mechanische Spannung im ersten Substrat 2 kann zum Beispiel erzeugt werden durch ein Ungleichgewicht zwischen den Wärmeausdehnungskoeffizienten (CTEs) der Materialien des ersten Trägersubstrates 10, der ersten vergrabenen Isolatorschicht 20 und der ersten oberen Halbleiterschicht 30 und dem Wärmeausdehnungskoeffizienten des Materials der mindestens einen TSV-Struktur 50. Vorzugsweise ist das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 74 ein Material, das sich bei der Anwendung einer mechanischen Spannung einfach verformt. Zum Beispiel kann das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 74 ein dotiertes Silikatglas sein. Das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 74 gleicht Volumenänderungen der Komponenten des ersten Substrates 2 während der Temperaturwechsel aus. Wenn zum Beispiel die mindestens eine TSV-Struktur 50 sich während aufeinanderfolgender Hochtemperaturprozesse, zum Beispiel der Bondingschritte im Wärmedruckverfahren, ausdehnt, steht im Material des ersten Trägersubstrates 10 etwas Volumen zur Verfügung, in das sich die TSV-Struktur ausdehnen kann, wodurch die Spannung reduziert wird, die auf die mindestens eine TSV-Struktur 50 wirkt, und wodurch die Wahrscheinlichkeit des Brechens einer Struktur im ersten Substrat 2 auf ein Mindestmaß herabgesetzt wird.
  • In 14 wird in einer Variation der zweiten beispielhaften Halbleiterstruktur als erstes Substrat 2 ein Vollsubstrat 12 anstatt eines SOI-Substrates (80, 10, 20, 30) verwendet. Das Vollsubstrat 12 kann aus einem monokristallinen Halbleitermaterial oder einem polykristallinen Halbleitermaterial bestehen, das sich zusammenhängend von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt. Die vorderseitige Oberfläche des Vollsubstrates 12 ist die Schnittstelle zwischen dem Vollsubstrat 12 und der ersten dielektrischen Verbindungsschicht 40.
  • In 15 wird eine dritte beispielhafte Halbleiterstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung von der ersten beispielhaften Halbleiterstruktur in 7 abgeleitet, indem eine (nicht dargestellte) nicht gleichförmige, leitfähige Materialschicht anstatt einer nicht gleichförmigen, dielektrischen Materialschicht 74L aus 11 abgeschieden wird. Die Dicke der nicht gleichförmigen, leitfähigen Materialschicht ist größer als die Hälfte der seitlichen Abmessungen des mindestens einen Grabens 69. Jeder des mindestens einen Grabens 69 in 7 wird teilweise mit einem leitfähigen Material der nicht gleichförmigen, leitfähigen Materialschicht gefüllt, wodurch in dem Graben ein Hohlraum 75 gebildet wird, der von dem leitfähigen Material umgeben ist. Jeder des mindestens einen Hohlraums 75 wird durch das leitfähige Material der nicht gleichförmigen, leitfähigen Materialschicht abgedichtet. Die nicht gleichförmige, leitfähige Materialschicht kann durch einen nicht gleichförmigen Abscheidungsprozess ausgebildet werden, in welchem ein leitfähiges Material abgeschieden wird. Die nicht gleichförmige, leitfähige Materialschicht kann zum Beispiel durch eine physikalische Gasphasenabscheidung, eine nicht gleichförmige, chemische Gasphasenabscheidung und/oder einen nicht gleichförmigen Metallbeschichtungsprozess abgeschieden werden.
  • Der Anteil der nicht gleichförmigen, leitfähigen Materialschicht oberhalb der oberen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 kann durch eine Planarisierung entfernt werden, die zum Beispiel durch ein chemisch-mechanisches Planarisieren (CMP), eine Vertiefungsätzung oder eine Kombination davon ausgeführt wird. Die verbleibenden Anteile der nicht gleichförmigen, leitfähigen Materialschicht bilden mindestens einen leitfähigen Rückseitenpseudostecker 84. Jeder des mindestens einen leitfähigen Rückseitenpseudosteckers 84 umfasst in sich einen Hohlraum 75. Die oberen Oberflächen des mindestens einen leitfähigen Rückseitenpseudosteckers 84 sind nach dem Planarisieren koplanar mit der rückseitigen Oberfläche, d.h. der oberen Oberfläche, des ersten Substrates 2.
  • In der gleichen Weise wie in der ersten Ausführungsform können erste C4-Verkabelungsleitungen 94, zweite C4-Verkabelungsleitungen 92, mindestens eine dielektrische Schicht 90 der C4-Ebene, metallische Verbindungsstrukturen 96 der C4-Ebene und C4-Inseln 98 ausgebildet werden. Wahlweise kann zwischen jedem des mindestens einen leitfähigen Rückseitenpseudosteckers 84 und dem ersten Trägersubstrat 10 eine (nicht dargestellte) dielektrische Auskleidung ausgebildet werden, um den mindestens einen leitfähigen Rückseitenpseudostecker 84 von dem ersten Trägersubstrat 10 elektrisch zu isolieren.
  • Der mindestens eine leitfähige Rückseitenpseudostecker 84 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist im Wesentlichen die gleiche wie die Grabentiefe. Die Tiefe ist geringer als der vertikale Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche des SOI-Substrates (80, 10, 20, 30). Wenn die Grabentiefe zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30) liegt, beträgt die vertikale Abmessung des mindestens einen leitfähigen Rückseitenpseudosteckers 84 zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30).
  • Jede der mindestens einen TSV 50 ist von dem ersten Substrat 2 elektrisch isoliert. Der mindestens eine leitfähige Rückseitenpseudostecker 84 ist in das erste Trägersubstrat 10 eingebettet. Der mindestens eine leitfähige Rückseitenpseudostecker 84 kann elektrisch von dem ersten Trägersubstrat 10 isoliert werden, wenn dielektrische Auskleidungen vorhanden sind, die den mindestens einen leitfähigen Rückseitenpseudostecker 84 umgeben.
  • Das erste Substrat 2 umfasst eine Halbleiterschicht, welche die erste obere Halbleiterschicht 30 ist, sowie die erste dielektrische Verbindungsschicht 40. An einer Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40 ist die mindestens eine Halbleitereinheit 32 angebracht. Mindestens eine TSV-Struktur 50 ist in das erste Substrat 2 eingebettet. Die mindestens eine TSV-Struktur 50 umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zur rückseitigen Oberfläche des ersten Substrates 2, welches die äußere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 ist. Mindestens ein leitfähiger Rückseitenpseudostecker 84 ist in das erste Substrat 2 eingebettet. Der mindestens eine leitfähige Rückseitenpseudostecker 84 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist geringer als der vertikale Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40. Das zweite Substrat 4 ist an die vorderseitige Oberfläche des ersten Substrates 2 gebondet. Das erste Substrat 2 umfasst zumindest eine erste Bondinsel 62, die sich auf der Vorderseite des ersten Substrates 2 befindet und an mindestens eine zweite Bondinsel 162 gebondet ist, die sich auf dem zweiten Substrat 4 befindet. Jede der mindestens einen TSV-Struktur 50 kann elektrisch mit einer ersten Bondinsel 62 und einer zweiten Bondinsel 162 kurzgeschlossen sein.
  • Mindestens ein leitfähiger Rückseitenpseudostecker 84 entlastet die mechanische Spannung im ersten Substrat 2. Vorzugsweise ist das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 84 ein verformbares Material, das sich bei der Anwendung einer mechanischen Spannung einfach verformt. Zum Beispiel kann das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 84 Au, Ag, Cu, oder W sein. Das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 84 gleicht Volumenänderungen der Komponenten des ersten Substrates 2 während der Temperaturwechsel aus.
  • In 16 wird in einer Variation der dritten beispielhaften Halbleiterstruktur als erstes Substrat 2 ein Vollsubstrat 12 anstatt eines SOI-Substrates (80, 10, 20, 30) verwendet. Das Vollsubstrat 12 kann aus einem monokristallinen Halbleitermaterial oder einem polykristallinen Halbleitermaterial bestehen, das sich zusammenhängend von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt. Die vorderseitige Oberfläche des Vollsubstrates 12 ist die Schnittstelle zwischen dem Vollsubstrat 12 und der ersten dielektrischen Verbindungsschicht 40.
  • In 17 wird eine vierte beispielhafte Halbleiterstruktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung von der ersten beispielhaften Halbleiterstruktur in 6 abgeleitet, indem die gleichen Verfahrensschritte wie in 7 eingesetzt werden. Auf der rückseitigen Oberfläche des ersten Substrates 2 wird mindestens ein Graben 69 ausgebildet.
  • In 18 wird in jedem des mindestens einen Grabens 69 eine zusammenhängende dielektrische Auskleidung 76L als eine einzelne zusammenhängende Schicht ausgebildet. Die zusammenhängende dielektrische Auskleidung 76L kann eine gleichförmige Schicht sein, die aus einem dielektrischen Material wie zum Beispiel Siliciumoxid, Siliciumnitrid, Siliciumoxinitrid oder einer Kombination davon besteht. Die Dicke der zusammenhängenden dielektrischen Auskleidung 76L kann von 20 nm bis 1 µm reichen, obwohl auch geringere und größere Dicken verwendet werden können.
  • In 19 wird eine anisotrope Ätzung eingesetzt um horizontale Anteile der zusammenhängenden dielektrischen Auskleidung 76L zu entfernen. Die anisotrope Ätzung kann eine reaktive lonenätzung sein. Jeder verbleibende vertikale Anteil der zusammenhängenden dielektrischen Auskleidung 76L stellt eine dielektrische Auskleidung 76 dar, welche die Seitenwände eines des mindestens einen Grabens 69 bedeckt. Das dielektrische Material der zusammenhängenden dielektrischen Schicht 76 wird von den Bodenflächen des mindestens einen Grabens 69 entfernt, sodass das Material des ersten Trägersubstrates 10 innerhalb jedes des mindestens einen Grabens 69 zugänglich ist. Wenn das erste Trägersubstrat 10 aus einem Halbleitermaterial besteht, ist die Bodenfläche des mindestens einen Grabens 69 eine Halbleiteroberfläche.
  • In 20 wird ein Bodenanteil jedes des mindestens einen Grabens 69 ausgedehnt, um mindestens einen flaschenförmigen Graben 77 zu bilden. Die Ausdehnung des Bodenanteils von jedem des mindestens einen Grabens 69 kann ausgeführt werden, indem ein Material des Substrates, d.h. das Material des Trägersubstrates 10 durch die Bodenfläche jedes des mindestens einen Grabens 69, weggeätzt wird. Ein isotropes Ätzen kann eingesetzt werden, um das Material des ersten Trägersubstrates 10 wegzuätzen. Für jeden flaschenförmigen Graben 77 gibt es einen Abstand von der rückseitigen Oberfläche des ersten Substrates 2, bei dem der flaschenförmige Graben 77 einen horizontalen Querschnittsbereich aufweist, der größer ist als ein horizontaler Querschnittsbereich bei einem geringeren Abstand von der rückseitigen Oberfläche.
  • In 21 wird eine nicht gleichförmige dielektrische Materialschicht in der gleichen Weise abgeschieden und planarisiert wie in den Verfahrensschritten gemäß der zweiten Ausführungsform in 11 und 12. Jeder des mindestens einen flaschenförmigen Grabens 77 in 20 wird teilweise mit einem dielektrischen Material der nicht gleichförmigen dielektrischen Materialschicht gefüllt, wodurch in dem Graben ein Hohlraum 79 gebildet wird, der sich in dem ausgedehnten Bereich befindet und der von dem dielektrischen Material umgeben ist. Jeder des mindestens einen Hohlraums 79 wird durch das dielektrische Material der nicht gleichförmigen dielektrischen Materialschicht abgedichtet. Der Anteil der nicht gleichförmigen dielektrischen Materialschicht, der sich oberhalb der oberen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 befindet, wird durch eine Planarisierung entfernt. Die verbleibenden Anteile der nicht gleichförmigen dielektrischen Materialschicht bilden mindestens einen dielektrischen Rückseitenpseudostecker 78. Jeder des mindestens einen dielektrischen Rückseitenpseudosteckers 78 umfasst in sich einen Hohlraum 79. Die oberen Oberflächen des mindestens einen dielektrischen Rückseitenpseudosteckers 78 sind nach dem Planarisieren koplanar mit der rückseitigen Oberfläche, d.h. der oberen Oberfläche, des ersten Substrates 2. Die maximale seitliche Abmessung jedes des mindestens einen Hohlraums 79 kann größer sein als die maximale seitliche Abmessung eines oberen Anteils des mindestens einen dielektrischen Rückseitenpseudosteckers 78, der sich im gleichen flaschenförmigen Graben befindet. Jeder des mindestens einen dielektrischen Rückseitenpseudosteckers 78 kann alle Oberflächen eines flaschenförmigen Grabens unterhalb der rückseitigen Oberfläche des ersten Substrates 2 vollständig abdichten, welche die obere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 sein kann.
  • In 22 können in der gleichen Weise wie in der ersten Ausführungsform erste C4-Verkabelungsleitungen 94, mindestens eine dielektrische Schicht 90 der C4-Ebene, metallische Verbindungsstrukturen 96 der C4-Ebene und C4-Inseln 98 ausgebildet werden. Da der mindestens eine dielektrische Rückseitenpseudostecker 78 aus einem dielektrischen Material besteht, ist es nicht erforderlich, den mindestens einen dielektrischen Rückseitenpseudostecker 78 mit einer elektrischen Grundspannung zu versorgen.
  • Der mindestens eine dielektrische Rückseitenpseudostecker 78 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Aufgrund der Ausdehnungsätzung, die in einem Verfahrensschritt gemäß 20 mindestens einen flaschenförmigen Graben 77 bildet, ist die Tiefe größer als die Grabentiefe, d.h. als die Tiefe des mindestens einen Grabens 69. Die Tiefe ist geringer als der vertikale Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche des SOI-Substrates (80, 10, 20, 30). Die vertikale Abmessung des mindestens einen dielektrischen Rückseitenpseudosteckers 74 kann zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30) liegen.
  • Jede der mindestens einen TSV 50 ist von dem ersten Substrat 2 elektrisch isoliert. Der mindestens eine dielektrische Rückseitenpseudostecker 78 ist in das erste Trägersubstrat 10 eingebettet. Der mindestens eine dielektrische Rückseitenpseudostecker 78 ist nicht mit dem ersten Trägersubstrat 10 kurzgeschlossen, da der mindestens eine dielektrische Rückseitenpseudostecker 78 aus einem dielektrischen Material besteht.
  • Das erste Substrat 2 umfasst eine Halbleiterschicht, welche die erste obere Halbleiterschicht 30 ist, sowie die erste dielektrische Verbindungsschicht 40. An einer Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40 ist die mindestens eine Halbleitereinheit 32 angebracht. Mindestens eine TSV-Struktur 50 ist in das erste Substrat 2 eingebettet. Die mindestens eine TSV-Struktur 50 umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zur rückseitigen Oberfläche des ersten Substrates 2, welches die äußere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 ist. Mindestens ein dielektrischer Rückseitenpseudostecker 78 ist in das erste Substrat 2 eingebettet. Der mindestens eine dielektrische Rückseitenpseudostecker 78 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist geringer als der vertikale Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40. Das zweite Substrat 4 ist an die vorderseitige Oberfläche des ersten Substrates 2 gebondet. Das erste Substrat 2 umfasst zumindest eine erste Bondinsel 62, die sich auf der Vorderseite des ersten Substrates 2 befindet und an mindestens eine zweite Bondinsel 162 gebondet ist, die sich auf dem zweiten Substrat 4 befindet. Jede der mindestens einen TSV-Struktur 50 kann elektrisch mit einer ersten Bondinsel 62 und einer zweiten Bondinsel 162 kurzgeschlossen sein.
  • Mindestens ein dielektrischer Rückseitenpseudostecker 74 entlastet die mechanische Spannung im ersten Substrat 2. Vorzugsweise ist das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 78 ein Material, das sich bei der Anwendung einer mechanischen Spannung einfach verformt. Zum Beispiel kann das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 74 ein dotiertes Silikatglas sein. Das dielektrische Material des mindestens einen dielektrischen Rückseitenpseudosteckers 78 gleicht Volumenänderungen der Komponenten des ersten Substrates 2 während der Temperaturwechsel aus.
  • In 23 wird in einer Variation der vierten beispielhaften Halbleiterstruktur als erstes Substrat 2 ein Vollsubstrat 12 anstatt eines SOI-Substrates (80, 10, 20, 30) verwendet. Das Vollsubstrat 12 kann aus einem monokristallinen Halbleitermaterial oder einem polykristallinen Halbleitermaterial bestehen, das sich zusammenhängend von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt. Die vorderseitige Oberfläche des Vollsubstrates 12 ist die Schnittstelle zwischen dem Vollsubstrat 12 und der ersten dielektrischen Verbindungsschicht 40.
  • In 24 wird eine fünfte beispielhafte Halbleiterstruktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung von der vierten beispielhaften Halbleiterstruktur in 20 abgeleitet, indem wie in der dritten Ausführungsform eine (nicht dargestellte) nicht gleichförmige, leitfähige Materialschicht anstatt einer nicht gleichförmigen, dielektrischen Materialschicht abgeschieden wird. Die Dicke der nicht gleichförmigen, leitfähigen Materialschicht ist größer als die Hälfte der seitlichen Abmessungen des mindestens einen Grabens 69. Jeder des mindestens einen flaschenförmigen Grabens 77 wird teilweise mit einem leitfähigen Material der nicht gleichförmigen, leitfähigen Materialschicht gefüllt, wodurch in dem Graben ein Hohlraum 79 gebildet wird, der von dem leitfähigen Material umgeben ist. Jeder des mindestens einen Hohlraums 79 wird durch das leitfähige Material der nicht gleichförmigen, leitfähigen Materialschicht abgedichtet.
  • Der Anteil der nicht gleichförmigen leitfähigen Materialschicht, der sich oberhalb der oberen Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 befindet, wird wie in der dritten Ausführungsform durch eine Planarisierung entfernt. Die verbleibenden Anteile der nicht gleichförmigen, leitfähigen Materialschicht bilden mindestens einen leitfähigen Rückseitenpseudostecker 88. Jeder des mindestens einen leitfähigen Rückseitenpseudosteckers 88 umfasst in sich einen Hohlraum 79. Die oberen Oberflächen des mindestens einen leitfähigen Rückseitenpseudosteckers 88 sind nach dem Planarisieren koplanar mit der rückseitigen Oberfläche, d.h. der oberen Oberfläche, des ersten Substrates 2.
  • In der gleichen Weise wie in der ersten und der dritten Ausführungsform können erste C4-Verkabelungsleitungen 94, zweite C4-Verkabelungsleitungen 92, mindestens eine dielektrische Schicht 90 der C4-Ebene, metallische Verbindungsstrukturen 96 der C4-Ebene und C4-Inseln 98 ausgebildet werden. Der mindestens eine leitfähige Rückseitenpseudostecker 88 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Aufgrund der Ausdehnungsätzung, die in einem Verfahrensschritt gemäß 20 mindestens einen flaschenförmigen Graben 77 bildet, ist die Tiefe größer als die Grabentiefe, d.h. als die Tiefe des mindestens einen Grabens 69. Die Tiefe ist geringer als der vertikale Abstand zwischen der vorderseitigen Oberfläche und der rückseitigen Oberfläche des SOI-Substrates (80, 10, 20, 30). Die vertikale Abmessung des mindestens einen leitfähigen Rückseitenpseudosteckers 84 kann zwischen 10 % und 90 % der Dicke des SOI-Substrates (80, 10, 20, 30) liegen. Jede der mindestens einen TSV 50 ist von dem ersten Substrat 2 elektrisch isoliert. Der mindestens eine leitfähige Rückseitenpseudostecker 88 ist in das erste Trägersubstrat 10 eingebettet.
  • Das erste Substrat 2 umfasst eine Halbleiterschicht, welche die erste obere Halbleiterschicht 30 ist, sowie die erste dielektrische Verbindungsschicht 40. An einer Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40 ist die mindestens eine Halbleitereinheit 32 angebracht. Mindestens eine TSV-Struktur 50 ist in das erste Substrat 2 eingebettet. Die mindestens eine TSV-Struktur 50 umfasst ein leitfähiges Material und erstreckt sich mindestens von der Schnittstelle bis zur rückseitigen Oberfläche des ersten Substrates 2, welches die äußere Oberfläche der wahlweisen dielektrischen Planarisierungsschicht 80 ist. Mindestens ein leitfähiger Rückseitenpseudostecker 88 ist in das erste Substrat 2 eingebettet. Der mindestens eine leitfähige Rückseitenpseudostecker 88 erstreckt sich von der rückseitigen Oberfläche des ersten Substrates 2 bis zu einer Tiefe in das erste Substrat 2 hinein. Die Tiefe ist geringer als der vertikale Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle zwischen der Halbleiterschicht und der ersten dielektrischen Verbindungsschicht 40. Das zweite Substrat 4 ist an die vorderseitige Oberfläche des ersten Substrates 2 gebondet. Das erste Substrat 2 umfasst zumindest eine erste Bondinsel 62, die sich auf der Vorderseite des ersten Substrates 2 befindet und an mindestens eine zweite Bondinsel 162 gebondet ist, die sich auf dem zweiten Substrat 4 befindet. Jede der mindestens einen TSV-Struktur 50 kann elektrisch mit einer ersten Bondinsel 62 und einer zweiten Bondinsel 162 kurzgeschlossen sein.
  • Mindestens ein leitfähiger Rückseitenpseudostecker 88 entlastet die mechanische Spannung im ersten Substrat 2. Vorzugsweise ist das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 88 ein verformbares Material, das sich bei der Anwendung einer mechanischen Spannung einfach verformt. Zum Beispiel kann das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 88 Au, Ag, Cu, oder W sein. Das leitfähige Material des mindestens einen leitfähigen Rückseitenpseudosteckers 88 gleicht Volumenänderungen der Komponenten des ersten Substrates 2 während der Temperaturwechsel aus.
  • In 25 wird in einer Variation der fünften beispielhaften Halbleiterstruktur als erstes Substrat 2 ein Vollsubstrat 12 anstatt eines SOI-Substrates (80, 10, 20, 30) verwendet. Das Vollsubstrat 12 kann aus einem monokristallinen Halbleitermaterial oder einem polykristallinen Halbleitermaterial bestehen, das sich zusammenhängend von der vorderseitigen Oberfläche bis zur rückseitigen Oberfläche erstreckt. Die vorderseitige Oberfläche des Vollsubstrates 12 ist die Schnittstelle zwischen dem Vollsubstrat 12 und der ersten dielektrischen Verbindungsschicht 40.
  • Während die Erfindung in Bezug auf die angegebenen Ausführungsformen beschrieben wurde, ist es in Anbetracht der vorausgehenden Beschreibung offensichtlich, dass für einen Fachmann zahlreiche Alternativen, Änderungen und Variationen offenkundig werden. Erfindung können zum Beispiel drei oder mehr Chips gestapelt werden und/oder die Chips können mithilfe von Siliciumdurchkontaktierungen verbunden werden.

Claims (25)

  1. Halbleiterstruktur, die Folgendes umfasst: ein Substrat, das eine Halbleiterschicht und eine dielektrische Verbindungsschicht aufweist, wobei an einer Schnittstelle zwischen der Halbleiterschicht und der dielektrischen Verbindungsschicht mindestens eine Halbleitereinheit angebracht ist; eine Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur), die in das Substrat eingebettet ist, wobei die TSV-Struktur ein leitfähiges Material umfasst und sich mindestens von der Schnittstelle bis zu einer rückseitigen Oberfläche des Substrates erstreckt; und mindestens einen Rückseitenpseudostecker, der in das Substrat eingebettet ist, wobei sich der mindestens eine Rückseitenpseudostecker von der rückseitigen Oberfläche bis zu einer Tiefe in das Substrat hinein, aber nicht darüber hinaus erstreckt, wobei die Tiefe geringer ist als ein vertikaler Abstand zwischen der rückseitigen Oberfläche und der Schnittstelle, und wobei der mindestens eine Rückseitenpseudostecker - keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die einen leitfähigen Bereich umfasst, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe, und - keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die sich zusammenhängend bis zu dem leitfähigen Bereich erstreckt, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe.
  2. Halbleiterstruktur nach Anspruch 1, wobei der mindestens eine Rückseitenpseudostecker eine Vielzahl von Rückseitenpseudosteckern umfasst.
  3. Halbleiterstruktur nach Anspruch 1, wobei die Tiefe zwischen 10 % und 90 % des vertikalen Abstandes zwischen der rückseitigen Oberfläche und der Schnittstelle beträgt.
  4. Halbleiterstruktur nach Anspruch 1, wobei der mindestens eine Rückseitenpseudostecker ein leitfähiges Material umfasst.
  5. Halbleiterstruktur nach Anspruch 4, wobei das leitfähige Material ausgewählt wird aus einem reinen Metall, einer intermetallischen Legierung, einem leitfähigen Metallnitrid, einem dotierten Halbleitermaterial oder einer Kombination davon.
  6. Halbleiterstruktur nach Anspruch 4, wobei der mindestens eine Rückseitenpseudostecker vollständig mit dem leitfähigen Material gefüllt ist.
  7. Halbleiterstruktur nach Anspruch 6, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Graben, der sich von der rückseitigen Oberfläche bis in das Substrat erstreckt, vollständig ausfüllt, und wobei der Graben einen horizontalen Querschnittsbereich aufweist, der mit zunehmendem Abstand von der rückseitigen Oberfläche abnimmt oder der mit zunehmendem Abstand von der rückseitigen Oberfläche im Wesentlichen konstant bleibt.
  8. Halbleiterstruktur nach Anspruch 4, wobei der mindestens eine Rückseitenpseudostecker teilweise mit dem leitfähigen Material gefüllt ist, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Hohlraum umfasst, der von dem leitfähigen Material eingeschlossen wird.
  9. Halbleiterstruktur nach Anspruch 8, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Graben, der sich von der rückseitigen Oberfläche bis in das Substrat erstreckt, teilweise ausfüllt, wobei sich der Hohlraum in dem Graben befindet und der Graben einen horizontalen Querschnittsbereich aufweist, der mit zunehmendem Abstand von der rückseitigen Oberfläche abnimmt oder der mit zunehmendem Abstand von der rückseitigen Oberfläche im Wesentlichen konstant bleibt.
  10. Halbleiterstruktur nach Anspruch 8, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Graben, der sich von der rückseitigen Oberfläche bis in das Substrat hinein erstreckt, teilweise ausfüllt, wobei sich der Hohlraum in dem Graben befindet und es einen Abstand von der rückseitigen Oberfläche gibt, bei dem der Graben einen horizontalen Querschnittsbereich aufweist, der größer ist als ein horizontaler Querschnittsbereich bei einem geringeren Abstand von der rückseitigen Oberfläche.
  11. Halbleiterstruktur nach Anspruch 1, wobei der mindestens eine Rückseitenpseudostecker ein dielektrisches Material umfasst.
  12. Halbleiterstruktur nach Anspruch 11, wobei der mindestens eine Rückseitenpseudostecker teilweise mit dem dielektrischen Material gefüllt ist, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Hohlraum umfasst, der von dem dielektrischen Material eingeschlossen wird.
  13. Halbleiterstruktur nach Anspruch 12, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Graben, der sich von der rückseitigen Oberfläche bis in das Substrat erstreckt, teilweise ausfüllt, wobei sich der Hohlraum in dem Graben befindet und der Graben einen horizontalen Querschnittsbereich aufweist, der mit zunehmendem Abstand von der rückseitigen Oberfläche abnimmt oder der mit zunehmendem Abstand von der rückseitigen Oberfläche im Wesentlichen konstant bleibt.
  14. Halbleiterstruktur nach Anspruch 12, wobei jeder des mindestens einen Rückseitenpseudosteckers einen Graben, der sich von der rückseitigen Oberfläche bis in das Substrat erstreckt, teilweise ausfüllt, wobei sich der Hohlraum in dem Graben befindet und es einen Abstand von der rückseitigen Oberfläche gibt, bei dem der Graben einen horizontalen Querschnittsbereich aufweist, der größer ist als ein horizontaler Querschnittsbereich bei einem geringeren Abstand von der rückseitigen Oberfläche.
  15. Halbleiterstruktur nach Anspruch 1, wobei die TSV-Struktur elektrisch von dem Substrat isoliert ist und der mindestens eine Rückseitenpseudostecker in eine Halbleitermaterialschicht eingebettet ist und nicht mit irgendeinem Anteil der Halbleitermaterialschicht elektrisch kurzgeschlossen ist.
  16. Halbleiterstruktur nach Anspruch 1, wobei eine Stirnfläche der TSV und eine jeweilige Stirnfläche von jeder des mindestens einen Rückseitenpseudosteckers mit der rückseitigen Oberfläche des Substrates koplanar sind.
  17. Halbleiterstruktur nach Anspruch 1, die außerdem ein anderes Substrat umfasst, das an eine vorderseitige Oberfläche des Substrates gebondet ist, wobei das Substrat eine erste Bondinsel umfasst, die sich auf der Vorderseite des Substrates befindet, und an eine zweite Bondinsel gebondet ist, die sich auf dem anderen Substrat befindet, und wobei die TSV-Struktur mit der ersten Bondinsel und mit der zweiten Bondinsel elektrisch kurzgeschlossen ist.
  18. Verfahren für die Ausbildung einer Halbleiterstruktur, das Folgendes umfasst: Bilden mindestens einer Halbleitereinheit auf einer vorderseitigen Oberfläche eines Substrates; Bilden einer Durchkontaktierungsstruktur durch das Substrat (TSV-Struktur) in dem Substrat, wobei die TSV-Struktur ein leitfähiges Material umfasst und sich mindestens von der vorderseitigen Oberfläche des Substrates bis zu der rückseitigen Oberfläche des Substrates erstreckt; und Bilden mindestens eines Rückseitenpseudosteckers in dem Substrat, wobei sich der mindestens eine Rückseitenpseudostecker von der rückseitigen Oberfläche bis zu einer Tiefe in das Substrat hinein, aber nicht darüber hinaus erstreckt, wobei die Tiefe geringer ist als ein vertikaler Abstand zwischen der vorderseitigen Oberfläche des Substrates und der rückseitigen Oberfläche des Substrates, und wobei der mindestens eine Rückseitenpseudostecker - keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die einen leitfähigen Bereich umfasst, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe, und - keinen elektrischen Kontakt mit einer leitfähigen Struktur hat, die sich zusammenhängend bis zu dem leitfähigen Bereich erstreckt, welcher weiter von der rückseitigen Oberfläche entfernt ist als die Tiefe.
  19. Verfahren nach Anspruch 18, das außerdem Folgendes umfasst: Bilden mindestens eines Grabens in dem Substrat und Füllen des mindestens einen Grabens mit einem Füllmaterial, wobei das Füllmaterial den Graben vollständig oder teilweise ausfüllt; und Entfernen eines Anteils des Füllmaterials oberhalb der rückseitigen Oberfläche, wobei jeder von mindestens einem verbleibenden Anteil des Füllmaterials in dem Substrat den mindestens einen Rückseitenpseudostecker darstellt.
  20. Verfahren nach Anspruch 19 außerdem umfassend ein Bilden einer dielektrischen Auskleidung in jedem des mindestens einen Grabens, bevor der mindestens eine Graben mit dem Füllmaterial gefüllt wird, wobei das Füllmaterial ein leitfähiges Material ist und der mindestens eine Rückseitenpseudostecker mindestens ein leitfähiger Pseudostecker ist.
  21. Verfahren nach Anspruch 19, wobei das Füllmaterial ein dielektrisches Material ist und der mindestens eine Rückseitenpseudostecker mindestens ein dielektrischer Pseudostecker ist, der in sich einen Hohlraum aufweist.
  22. Verfahren nach Anspruch 19, wobei nach der Entfernung des Anteils des Füllmaterials eine Stirnfläche der TSV-Struktur und Oberflächen des mindestens einen Rückseitenpseudosteckers koplanar mit der rückseitigen Oberfläche sind.
  23. Verfahren nach Anspruch 19, wobei das Füllmaterial ausgewählt wird aus einem reinen Metall, einer intermetallischen Legierung, einem leitfähigen Metallnitrid, einem dotierten Halbleitermaterial oder einer Kombination davon.
  24. Verfahren nach Anspruch 19, das außerdem Folgendes umfasst: Bilden einer zusammenhängenden dielektrischen Auskleidung in jedem des mindestens einen Grabens; Entfernen eines horizontalen Anteils der zusammenhängenden dielektrischen Auskleidung, wobei jeder verbleibende vertikale Anteil der zusammenhängenden dielektrischen Auskleidung die Seitenwände eines des mindestens einen Grabens bedeckt und eine dielektrische Auskleidung darstellt; und Erweitern eines Bodenanteils in jedem des mindestens einen Grabens, um mindestens einen flaschenförmigen Graben auszubilden, indem ein Material des Substrates durch eine Bodenfläche von jedem des mindestens einen Grabens weggeätzt wird.
  25. Verfahren nach Anspruch 18, das außerdem Folgendes umfasst: Bilden einer ersten Bondinsel auf der Vorderseite des Substrates, wobei die Bondinsel elektrisch mit der TSV kurzgeschlossen ist; Bilden einer zweiten Bondinsel auf einem anderen Substrat; und Bonden des Substrates an das andere Substrat, wobei die erste Bondinsel an den zweiten Bond gebondet wird.
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