JP2017041558A - 貫通電極基板及びその製造方法 - Google Patents

Abstract

【課題】設計の自由度が高い良好な貫通電極基板と、それを安定して製造することができる製造方法を提供する。【解決手段】本発明の一実施形態に係る貫通電極基板の製造方法は、第１面から第１面とは反対の第２面を貫通する貫通孔と、第２面に配置された非貫通孔とを有する基板を形成し、基板の第１面側に第１シード層を形成し、第１シード層に電流を供給する電解めっき処理により、貫通孔の第１面側から所定の深さまでめっき層を成長させ、基板の第２面側に第２シード層を形成し、第２シード層に電流を供給する電解めっき処理により、貫通孔及び非貫通孔を充填する前記めっき層を成長させ、第２面を研磨することによって、第２面に付着した第２シード層及びめっき層を除去することを含む。【選択図】図１

Description

本発明は貫通電極基板及びその製造方法に関する。

近年、ＬＳＩシステムの更なる高集積化、高機能化のために半導体チップを垂直に積層した三次元実装技術が必須となってきている。この技術においては、上下の半導体チップ同士を効率よく接続する必要がある。そこで、半導体チップに貫通孔を設けて貫通孔の内部に導電材を充填し、半導体チップの両面を電気的に接続する貫通電極技術が注目されている。

特にめっき処理により貫通電極を形成する技術として、貫通孔の一方の開口縁近傍に蓋めっきを形成し、基板の厚さ方向に導電材を成長させる所謂ボトムアップ方式にて導電材を充填する技術が知られている（特許文献１、２）。

特開２０１３−１０６０１５号公報 特開２０１４−１８７２９７号公報

従来の貫通電極基板においては、基板上に素子が存在する場合、或は基板上に素子を作成する場合、素子の特定部分のみにしか貫通電極を配置できないという設計上の制限がある。この場合、貫通孔が基板の面内で非均一に配置されているため、基板の表面をＣＭＰ法によって平坦に研磨することが困難であった。つまり、貫通電極の表面に凹部が生じたり、貫通電極が配置されない領域に金属残渣が生じたりするなど、安定な貫通孔を提供することが困難であった。更に、この貫通電極に接続される配線も、貫通電極の表面に凹部が存在すると安定的に接続できないという問題があった。

本発明は、上記実情に鑑み、設計の自由度が高い良好な貫通電極基板と、それを安定して製造することができる製造方法を提供することを目的とする。

本発明の一実施形態に係る貫通電極基板は、第１面側に素子形成領域及び配線領域を有し、配線領域に複数の貫通孔を有し、第１面とは反対の第２面の素子形成領域に対向する領域に複数の非貫通孔を有する基板と、基板の第２面側に配置された配線層と、複数の貫通孔に配置され、配線領域及び第２面に配置された配線層を接続する複数の貫通電極と、複数の非貫通孔に配置され、各々が電気的に独立した複数の非貫通電極とを備える。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面を研磨する際、均一に圧力が加わる。これによって、貫通電極表面に凹部が発生せず、基板表面に金属膜の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板を提供することができる。

複数の貫通電極及び複数の非貫通電極は、単位面積あたりに配置される数が等しい。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面をＣＭＰ法で平坦化する際に第２面に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板を提供することができる。

複数の貫通電極及び複数の非貫通電極は、それぞれ複数の貫通孔及び複数の非貫通孔に充填されて配置される。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面をＣＭＰ法で平坦化する際に第２面に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板を提供することができる。

複数の貫通電極の各々は、貫通孔の側壁の一部に形成されたシード層及び貫通電極を充填するめっき層を有し、複数の非貫通電極の各々は、非貫通孔の側壁及び底部に形成されたシード層及び非貫通電極を充填する前記めっき層を有する。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面をＣＭＰ法で平坦化する際に第２面に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板を提供することができる。

複数の貫通孔の各々及び複数の非貫通電極の各々は、容積が等しい。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面をＣＭＰ法で平坦化する際に第２面に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板を提供することができる。

本発明の一実施形態に係る電子デバイスは、上記のいずれか一に記載の貫通電極基板を有する。

このような構成を有することによって、均一で安定した良好な貫通電極基板を有し、信頼性の向上した電子デバイスを提供することができる。

本発明の一実施形態に係る貫通電極基板の製造方法は、第１面から第１面とは反対の第２面を貫通する貫通孔と、第２面に配置された非貫通孔とを有する基板を形成し、基板の第１面側に第１シード層を形成し、第１シード層に電流を供給する電解めっき処理により、貫通孔の第１面側から所定の深さまでめっき層を成長させ、基板の第２面側に第２シード層を形成し、第２シード層に電流を供給する電解めっき処理により、貫通孔及び非貫通孔を充填する前記めっき層を成長させ、第２面を研磨することによって、第２面に付着した第２シード層及びめっき層を除去することを含む。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面を研磨する際、均一に圧力が加わる。これによって、貫通電極表面に凹部が発生せず、基板表面に金属膜の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板を提供することができる。

第１面から第２面を貫通する貫通孔と、第２面に配置された非貫通孔とを有する基板を形成することは、基板の前記第１面上にハードマスクを形成し、フォトリソグラフィ法によって、貫通孔形成領域及び非貫通孔形成領域のハードマスクを除去し、第１面上に、ハードマスクを覆うフォトレジストを形成し、フォトレジストをパターニングして貫通孔形成領域を露出させ、露出された貫通孔形成領域をエッチングし、フォトレジストを除去して貫通孔形成領域及び非貫通孔形成領域を露出させ、露出された前記貫通孔形成領域及び非貫通孔形成領域をエッチングして貫通孔及び非貫通孔を形成することを含む。

このような構成を有することによって、前記貫通孔及び前記非貫通孔を同一のプロセスで形成することができる。これによって、製造工程が簡略化され、製造コストを低減さることができる。

複数の貫通電極及び複数の非貫通電極は、単位面積あたりに配置される数が等しい。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した後に第２面を研磨する際に加わる圧力が更に均一になる。これによって、更に均一で安定した良好な貫通電極基板を提供することができる。

複数の貫通孔の各々及び複数の非貫通電極の各々は、容積が等しい。

このような構成を有することによって、貫通孔及び非貫通孔に金属を充填した直後において、第２面側に生じる凹凸の均一性が高くなる。これによって、第２面を研磨した後の均一性が増し、更に均一で安定した良好な貫通電極基板を提供することができる。

本発明によると、設計の自由度が高い良好な貫通電極基板と、それを安定して製造することができる製造方法を提供することができる。

本発明の一実施形態に係る貫通電極基板の構成を説明する平面図及び断面図である。 本発明の一実施形態に係る貫通電極基板の構成を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の製造方法を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の製造方法を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の製造方法を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の製造方法を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の製造方法を説明する断面図である。 本発明の一実施形態に係る貫通電極基板の構成を説明する平面図及び断面図である。 本発明の一実施形態に係る貫通電極基板の構成を説明する平面図及び断面図である。 本発明の一実施形態に係る貫通電極基板を有する半導体装置の構成を説明する断面図である。 本発明の一実施形態に係る貫通電極基板を有する半導体装置の構成を説明する断面図である。 本発明の一実施形態に係る貫通電極基板を有する半導体装置の構成を説明する断面図である。

以下、本発明の実施形態に係る貫通電極基板の構成及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。

＜第１実施形態＞
図１乃至図７を用いて、本実施形態に係る貫通電極基板１００の構成及び製造方法について詳細に説明する。

［構成］
図１を用いて、本実施形態に係る貫通電極基板１００の構成について詳細に説明する。図１（ａ）は、本実施形態に係る貫通電極基板１００の平面図である。また、図１（ｂ）は、本実施形態に係る貫通電極基板１００のＡ−Ａ´断面図である。

本実施形態に係る貫通電極基板１００は、少なくとも、基板１０２と、配線１１２と、複数の貫通電極１１８と、複数の非貫通電極１２０とを備えている。

基板１０２は、第１面１０４側に素子形成領域１０８及び配線領域１１０を有している。素子形成領域１０８には、例えば、ＤＲＡＭ、イメージセンサ等の半導体素子が配置される。配線領域１１０に複数の貫通孔を有し、第１面１０４とは反対の第２面１０６の素子形成領域１０８に対向する領域に複数の非貫通孔を有している。本実施形態においては、基板１０２の周辺に沿って配線領域１１０が環状に配置され、配線領域１１０を除く領域に、素子形成領域１０８が配置されている。

基板１０２としては、絶縁性基板、半導体基板又は導電性基板を用いることができる。絶縁性基板としては、例えばガラス基板、石英基板、サファイア基板、樹脂基板等を用いることができる。半導体基板としては、例えばシリコン基板、炭化シリコン基板、化合物半導体基板等を用いることができる。導電性基板としては、例えばアルミニウム基板、ステンレス基板等を使用することができる。また、これらが積層されたものであってもよい。

基板１０２の厚さは特に制限はないが、例えば、１００μｍ以上８００μｍ以下の厚さの基板１０２を使用することが好ましい。より好ましくは、２００μｍ以上５００μｍ以下の厚さであるとよい。基板１０２の厚さが薄くなると、基板１０２のたわみが大きくなる。その影響で、製造過程におけるハンドリングが困難になるとともに、基板１０２上に形成する薄膜等の内部応力により基板１０２が反ってしまう。また、基板１０２の厚さが厚くなると貫通孔の形成時間が長くなる。その影響で製造工程が長期化し、製造コストが上昇してしまう。

配線１１２は、基板１０２の第２面１０６側に配置されている。

複数の貫通電極１１８は、複数の貫通孔１１４の各々に配置され、配線領域１１０及び第２面１０６に配置された配線層１２２を接続する。

複数の非貫通電極１２０は、複数の非貫通孔１１６に配置され、各々が電気的に独立している。ここで、複数の非貫通電極１２０は、非貫通電極１２０の面積密度が貫通電極１１８の面積密度とほぼ等しくなるように配置されている。

以上のような構成を有することによって、後述する製造工程において、貫通孔１１４及び非貫通孔１１６に金属を充填した後に基板１０２の第２面１０６を研磨する際、第２面１０６に均一に圧力が加わる。これによって、貫通電極１１８の第２面１０６側表面が平坦に研磨され、第２面１０６側表面に金属膜の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板１００を提供することができる。

従来、貫通電極基板においては、基板上に素子が存在する場合、或は基板上に素子を作製する場合、基板の特定部分のみにしか貫通電極を配置できないという設計上の制限がある。例えば、素子が生成される領域には、貫通電極を配置することができない。この場合、貫通孔が基板の面内で非均一に配置されることに起因し、基板の表面をＣＭＰ法によって平坦に研磨することが困難であった。つまり、ＣＭＰ処理の際に基板の表面に均一に圧力が加わらず、貫通電極の表面に凹部が生じたり、貫通電極が配置されない領域に金属残渣が生じたりするなど、安定な貫通電極を提供することが困難であった。更に、この貫通電極に接続される配線も、貫通電極の表面に凹部が存在すると安定的に接続できないという問題があった。

本実施形態に係る貫通電極基板１００においては、複数の貫通電極１１８及び複数の非貫通電極１２０が基板１０２の面内に均一に配置されるため、貫通孔１１４及び非貫通孔１１６に金属を充填した後に基板１０２の第２面１０６を研磨する際、第２面１０６に均一に圧力が加わる。これによって、貫通電極１１８の第２面１０６側表面が平坦に研磨され、第２面１０６側表面に金属膜の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板１００を提供することができる。

複数の貫通電極１１８及び複数の非貫通電極１２０は、単位面積あたりに配置される数が等しいことが好ましい。好ましくは、基板１０２の表面において、隣接する２つの貫通電極１１８間、隣接する２つの非貫通電極１２０間、及び隣接する貫通電極１１８及び非貫通電極１２０間の距離は、２００μｍ程度の間隔で配置されることが好ましい。

尚、本実施形態においては、非貫通電極１２０は全て素子形成領域１０８に対向する領域に配置される態様を示したが、これに限られない。つまり、配線領域１１０に非貫通孔１２０が配置されてもよい。これによって、隣接する２つの非貫通電極１２０間、及び隣接する貫通電極１１８及び非貫通電極１２０間の距離が上述した好ましい距離となるように自由に調整することができる。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６をＣＭＰ法で平坦化する際に第２面１０６に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板１００を提供することができる。

複数の貫通電極１１８及び複数の非貫通電極１２０は、それぞれ複数の貫通孔１１４及び複数の非貫通孔１１６に充填されて配置される。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６をＣＭＰ法で平坦化する際に第２面１０６に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板１００を提供することができる。

本実施形態及び後述する実施形態においては、貫通電極１１８及び非貫通電極１２０は少なくとも２層の導電層を有する。つまり、図２に示すように、複数の貫通電極１１８の各々は、貫通孔１１４の側壁の一部に形成された第１導電層１１８ａ及び貫通電極１１８を充填する第２導電層１１８ｂを有し、複数の非貫通電極１２０の各々は、非貫通孔１１６の側壁及び底部に形成された第１導電層１２０ａ及び非貫通孔１１６を充填する第２導電層１２０ｂを有する。後述するが、本実施形態による貫通電極１１８は電解めっき法により形成される。第１導電層１１８ａ及び１２０ａはシード層の名残であり、第２導電層１１８ｂ及び１２０ｂは、基板１０２の第２面１０６側から基板１０２の厚さ方向に成長しためっき層である。

第１導電層１１８ａ及び１２０ａの材料としては、下地の基板１０２と密着性がよい導電材料を使用することができる。例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）これらの化合物、あるいはこれらの合金などを使用することができる。特に、第１導電層１１８ａ及び１２０ａ上に堆積される第２導電層１１８ｂ及び１２０ｂが銅（Ｃｕ）を含む場合、第１導電層１１８ａ及び１２０ａは、Ｃｕの拡散を抑制する材料を使用することができ、例えば窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、窒化タンタル（ＴａＮ）等を使用してもよい。更に、これらを積層してもよい。ここで、第１導電層１１８ａ及び１２０ａの厚さは、特に制限はないが、例えば、５０ｎｍ以上４００ｎｍ以下の範囲が望ましい。

第２導電層１１８ｂ及び１２０ｂとしては、第１導電層１１８ａ及び１２０ａとの密着性が良く、電気伝導度が高い導電材料を使用することができる。例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属またはこれらを用いた合金などから選択することができる。更に、これらを積層してもよい。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６をＣＭＰ法で平坦化する際に第２面１０６に伝わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板１００を提供することができる。

複数の貫通孔１１４の各々及び前記複数の非貫通孔１１６の各々は、容積が等しいことが好ましい。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６をＣＭＰ法で平坦化する際に第２面１０６に伝わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板１００を提供することができる。

［製造方法］
図３乃至図７を用いて、本実施形態に係る貫通電極基板１００の製造方法について詳細に説明する。図３乃至図７は、本実施形態に係る貫通電極基板１００の製造方法を説明する断面図である。

先ず、第１面１０４から第１面１０４とは反対の第２面１０６を貫通する貫通孔１１４と、第２面１０６に配置された非貫通孔１１６とを有する基板１０２を形成する。

第１面１０４から第２面１０６を貫通する貫通孔１１４と、第２面１０６に配置された非貫通孔１１６とを有する基板１０２を形成するために、先ず、基板１０２の第１面１０４上にハードマスク１２４を形成する（図３（ａ））。ハードマスク１２４としては、例えば、酸化珪素（ＳｉＯ_２）、窒化珪素（ＳｉＮ）、金属等の膜を用いることができる。

次いで、フォトリソグラフィ法によって、貫通孔形成領域及び非貫通孔形成領域のハードマスク１２４を除去する（図３（ｂ））。

次いで、第１面１０４上に、ハードマスク１２４を覆うフォトレジスト１２６を形成し、フォトレジスト１２６をパターニングして貫通孔形成領域を露出させる（図３（ｃ））。ここで、非貫通孔形成領域は露出させず、フォトレジスト１２６に覆われて保護される。

次いで、露出された貫通孔形成領域をエッチングする。ここで、貫通孔形成領域のエッチング処理は、基板１０２を貫通するまで行わず、この段階では非貫通孔の状態でエッチング処理を終了する（図４（ａ））。

貫通孔形成領域のエッチングには、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）、ＤＲＩＥ（Ｄｅｅｐ ＲＩＥ：深掘り反応性イオンエッチング）等のドライエッチング加工、サンドブラスト加工、レーザー加工等を用いることができる。

次いで、フォトレジスト１２６を完全に除去して貫通孔形成領域及び非貫通孔形成領域の両方を露出させ、露出された貫通孔形成領域及び非貫通孔形成領域をエッチングして貫通孔１１４及び非貫通孔１１６を形成する（図４（ｂ））。ここでのエッチング工程の直前において、貫通孔形成領域には、既に非貫通孔１１６が形成されており、非貫通形成領域はエッチングが施されていない。よって、ここでのエッチング工程を進めると、貫通孔形成領域が先に貫通する。次いで、ハードマスク１２４を除去する（図４（ｃ））。

このような製造工程によって、貫通孔１１４及び非貫通孔１１６を同一のプロセスで形成することができる。これによって、製造工程が簡略化され、製造コストを低減さることができる。

次いで、複数の貫通孔１１４に貫通電極１１８を形成し、複数の非貫通孔１１６に非貫通電極１２０を形成する。本実施形態においては、貫通電極１１８及び非貫通電極１２０は、電解めっき処理を用いて形成する。先ず、基板１０２の第１面１０４側に第１シード層１２８を形成する（図５（ａ））。

第１シード層１２８は、貫通孔１１４の第１面１０４側の開口縁付近に蓋めっきを形成するために設けられるため、基板１０２の第１面１０４上に堆積され、貫通孔１１４の側壁には可能な限り付着しないことが好ましい。そのため、指向性の高いロングスロースパッタリング法を用いることが好ましい。本実施形態において、第１シード層１２８の形成方法についてはスパッタリング法を想定するが、これに限定されず、例えば蒸着法や無電解めっき法を用いてもよい。

第１シード層１２８の材料としては、下地の基板１０２と密着性がよい導電材料を使用することができる。例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）これらの化合物、あるいはこれらの合金などを使用することができる。特に、第１シード層１２８上に堆積されるめっき層１３０が銅（Ｃｕ）を含む場合、第１シード層１２８は、Ｃｕの拡散を抑制する材料を使用することができ、例えば窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、窒化タンタル（ＴａＮ）等を使用してもよい。更に、これらを積層してもよい。ここで、第１シード層１２８の厚さは、特に制限はないが、例えば、５０ｎｍ以上４００ｎｍ以下の範囲で適宜選択することができる。

次いで、第１シード層１２８に電流を供給する電解めっき処理により、貫通孔１１４の第１面１０４側から所定の深さまでめっき層１３０を成長させる。

この電解めっき工程では、第１シード層１２８上に導電材料が析出するとともに、電界密度の高い開口部に集中的に導電材が析出して、第２面１０６側の開口部が閉塞される（図５（ｂ））。つまり、第２面１０６側の開口部に蓋めっきが形成される。

めっき層１３０としては、第１シード層１２８との密着性が良く、電気伝導度が高い導電材料を使用することができる。例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属またはこれらを用いた合金などから選択することができる。更に、これらを積層してもよい。

次いで、基板１０２の第２面１０６側に第２シード層１２９を形成する（図５（ｃ））。第２シード層１２９を形成する方法は、前述の第１シード層１２８を形成する方法と同様であるが、非貫通孔１１６の底部に堆積させる必要がある。

次いで、第１シード層１２８及び第２シード層１２９に電流を供給する電解めっき処理により、貫通孔１１４及び非貫通孔１１６を充填するめっき層１３０を成長させる（図６（ａ）及び図６（ｂ））。

ここでは、貫通孔１１４の第２面１０６側に形成された蓋めっきから基板１０２の厚さ方向に導電材が析出、成長し、貫通孔１１４内が導電材で充填される（図６（ｃ））。このように、本発明では、第１シード層１２８に電流を供給して、貫通孔１１４内に一方向からめっき層１３０を析出、成長させて充填するので、ボイドを生じることなく緻密な導電材を貫通孔１１４内に形成することができる。

次いで、第２面１０６を研磨することによって、第２面１０６に付着した第２シード層１２９及びめっき層１３０を除去する（図７）。第２面１０６の研磨には、ＣＭＰ（化学的機械的研磨）処理等を用いることができる。

このような製造工程によって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６を研磨する際、第２面１０６に均一に圧力が加わる。これによって、貫通電極１１８の表面に凹部が発生せず、基板１０２の表面に導電層の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板１００を提供することができる。

ここで、複数の貫通電極１１８及び複数の非貫通電極１２０は、単位面積あたりに配置される数が等しいことが好ましい。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６を研磨する際に加わる圧力の均一性が増す。これによって、更に均一で安定した良好な貫通電極基板１００を提供することができる。

複数の貫通孔１１４の各々及び複数の非貫通孔１１６の各々は、容積が等しいことが好ましい。

このような構成を有することによって、貫通孔１１４及び非貫通孔１１６に金属を充填した直後において、第２面１０６側に生じる凹凸の均一性が高くなる。これによって、第２面１０６を研磨した後の均一性が増し、更に均一で安定した良好な貫通電極基板１００を提供することができる。

以上本実施形態に係る貫通電極基板１００の製造方法について説明した。本実施形態に係る貫通電極基板１００の製造方法によれば、貫通孔１１４及び非貫通孔１１６に金属を充填した後に第２面１０６を研磨する際、均一に圧力が伝わる。これによって、貫通電極１１８の表面に凹部が発生せず、基板１０２の表面に金属膜の残渣が発生しない。これによって、均一で安定した良好な貫通電極基板１００を提供することができる。

＜第２実施形態＞
図８を用いて、本実施形態に係る貫通電極基板２００の構成について詳細に説明する。図８（ａ）は、本実施形態に係る貫通電極基板２００の平面図である。また、図８（ｂ）は、本実施形態に係る貫通電極基板２００のＡ−Ａ´断面図である。

本実施形態に係る貫通電極基板２００は第１実施形態に係る貫通電極基板１００と比較すると、配線領域１１０及び素子形成領域１０８の各々のレイアウトが異なっている。一方、複数の貫通電極１１８及び複数の非貫通電極１２０の配置については、基板１０２の面内で一様であることは第１実施形態に係る貫通電極基板と共通している。

本実施形態においては、分離された２つの配線領域１１０が配置され、２つの配線領域１１０の間に素子形成領域１０８が配置されている。つまり、第１実施形態に係る貫通電極基板のように、配線領域１１０が素子形成領域１０８を完全に囲むように配置される必要は無く、配線領域１１０は複数の分離された領域に配置されてもよい。

つまり、配線領域１１０及び素子形成領域１０８の各々を自由に配置することができる。よって、設計の自由度が高い貫通電極基板を提供する事ができる。

＜第３実施形態＞
図９を用いて、本実施形態に係る貫通電極基板の構成について詳細に説明する。図９（ａ）は、本実施形態に係る貫通電極基板３００の平面図である。また、図９（ｂ）は、本実施形態に係る貫通電極基板３００のＡ−Ａ´断面図である。

本実施形態に係る貫通電極基板３００は第１実施形態に係る貫通電極基板１００と比較すると、配線領域１１０及び素子形成領域１０８の各々のレイアウトが異なっている。一方、複数の貫通電極１１８及び複数の非貫通電極１２０の配置については、基板１０２の面内で一様であることは第１実施形態に係る貫通電極基板１００と共通している。

本実施形態においては、基板１０２の周辺に沿って素子形成領域１０８が環状に配置され、素子形成領域１０８を除く領域に、配線領域１１０が配置されている。つまり、第１実施形態に係る貫通電極基板１００のように、配線領域１１０が素子形成領域１０８を完全に囲むように配置される必要は無く、配線領域１１０は基板１０２の周辺部に配置される必要もない。

つまり、配線領域１１０及び素子形成領域１０８の各々を自由に配置することができる。よって、設計の自由度が高い貫通電極基板３００を提供する事ができる。

＜第４実施形態＞
本実施形態においては、第１実施形態乃至第３実施形態における貫通電極基板を用いて製造される半導体装置について説明する。

図１０は、本実施形態に係る半導体装置を示す図である。半導体装置１０００は、３つの貫通電極基板１３１０、１３２０、１３３０が積層され、例えば、ＤＲＡＭ等の半導体素子が形成されたＬＳＩ基板１４００に接続されている。貫通電極基板１３１０は、第一配線、第二配線等で形成された接続端子１５１１、１５１２を有している。これらの貫通電極基板１３１０、１３２０、１３３０はそれぞれが異なる材質の基板から形成された貫通電極基板であってもよい。接続端子１５１２は、ＬＳＩ基板１４００の接続端子１５００とバンプ１６１０により接続されている。接続端子１５１１は、貫通電極基板１３２０の接続端子１５２２とバンプ１６２０により接続されている。貫通電極基板１３２０の接続端子１５２１と、貫通電極基板１３３０の接続端子１５３２と、についても、接続端子がバンプ１６３０により接続する。バンプ１６１０、１６２０、１６３０は、例えば、インジウム、銅、金等の金属を用いる。

なお、貫通電極基板を積層する場合には、３層に限らず、２層であってもよいし、さらに４層以上であってもよい。また、貫通電極基板と他の基板との接続においては、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、貫通電極基板と他の基板とを接着してもよい。

図１１は、本実施形態に係る半導体装置の別の例を示す図である。図１２に示す半導体装置１０００は、ＭＥＭＳデバイス、ＣＰＵ、メモリ等の半導体チップ（ＬＳＩチップ）１４１０、１４２０、および貫通電極基板１３００が積層され、ＬＳＩ基板１４００に接続されている。

半導体チップ１４１０と半導体チップ１４２０との間に貫通電極基板１３００が配置され、バンプ１６４０、１６５０により接続されている。ＬＳＩ基板１４００上に半導体チップ１４１０が載置され、ＬＳＩ基板１４００と半導体チップ１４２０とはワイヤ１７００により接続されている。この例では、貫通電極基板１３００は、複数の半導体チップを積層して３次元実装するためのインターポーザとして用いられ、それぞれ機能の異なる複数の半導体チップを積層することで、多機能の半導体装置を製造することができる。例えば、半導体チップ１４１０を３軸加速度センサとし、半導体チップ１４２０を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現した半導体装置を製造することができる。

半導体チップがＭＥＭＳデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力されるようなときがある。この場合には、ローパスフィルタ、アンプ等についても半導体チップまたは貫通電極基板１３００に形成してもよい。

図１２は、本実施形態に係る半導体装置の別の例を示す図である。上記２つの例（図１０、図１１）は、３次元実装であったが、この例では、２次元と３次元との併用実装に適用した例である（２．５次元という場合もある）。図１２に示す例では、ＬＳＩ基板１４００には、６つの貫通電極基板１３１０、１３２０、１３３０、１３４０、１３５０、１３６０が積層されて接続されている。ただし、全ての貫通電極基板が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。これらの貫通電極基板はそれぞれが異なる材質の基板から形成された貫通電極基板であってもよい。

図１２の例では、ＬＳＩ基板１４００上に貫通電極基板１３１０、１３５０が接続され、貫通電極基板１３１０上に貫通電極基板１３２０、１３４０が接続され、貫通電極基板１３２０上に貫通電極基板１３３０が接続され、貫通電極基板１３５０上に貫通電極基板１３６０が接続されている。

上記のように製造された半導体装置１０００は、例えば、携帯端末（携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等）、情報処理装置（デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等）、家電等、様々な電気デバイスに搭載される。

以上、本発明の好ましい実施形態による貫通電極基板１００乃至３００及びそれらを有する電子デバイスについて説明した。しかし、これらは単なる例示に過ぎず、本発明の技術的範囲はそれらには限定されない。実際、当業者であれば、特許請求の範囲において請求されている本発明の要旨を逸脱することなく、種々の変更が可能であろう。よって、それらの変更も当然に、本発明の技術的範囲に属すると解されるべきである。

貫通電極基板：１００、２００、３００
基板：１０２
第１面：１０４
第２面：１０６
素子形成領域：１０８
配線領域：１１０
配線：１１２
貫通孔：１１４
非貫通孔：１１６
貫通電極：１１８
非貫通電極：１２０
配線層：１２２
ハードマスク：１２４
フォトレジスト：１２６
第１シード層：１２８
第２シード層：１２９
めっき層：１３０
半導体装置：１０００
貫通電極基板：１３００、１３１０、１３２０、１３３０、１３４０、１３５０、１３６０
ＬＳＩ基板：１４００
半導体チップ：１４１０、１４２０
バンプ：１６４０、１６５０

Claims (10)

1. 第１面側に素子形成領域及び配線領域を有し、前記配線領域に複数の貫通孔を有し、前記第１面とは反対の第２面の前記素子形成領域に対向する領域に複数の非貫通孔を有する基板と、
   前記基板の前記第２面側に配置された配線層と、
   前記複数の貫通孔に配置され、前記配線領域及び前記第２面に配置された前記配線層を接続する複数の貫通電極と、
   前記複数の非貫通孔に配置され、各々が電気的に独立した複数の非貫通電極とを備える貫通電極基板。
2. 前記複数の貫通電極及び前記複数の非貫通電極は、単位面積あたりに配置される数が等しいことを特徴とする請求項１に記載の貫通電極基板。
3. 前記複数の貫通電極及び前記複数の非貫通電極は、それぞれ前記複数の貫通孔及び前記複数の非貫通孔に充填されて配置されることを特徴とする請求項１に記載の貫通電極基板。
4. 前記複数の貫通電極の各々は、前記貫通孔の側壁の一部に形成された第１導電層及び前記貫通電極を充填する第２導電層を有し、
   前記複数の非貫通電極の各々は、前記非貫通孔の側壁及び底部に形成された前記第１導電層層及び前記非貫通電極を充填する前記第２導電層を有することを特徴とする請求項３に記載の貫通電極基板。
5. 前記複数の貫通孔の各々及び前記複数の非貫通電極の各々は、容積が等しいことを特徴とする請求項１に記載の貫通電極基板。
6. 請求項１乃至請求項５のいずれか一に記載の貫通電極基板を有する部材を含む電子デバイス。
7. 第１面から前記第１面とは反対の第２面を貫通する貫通孔と、前記第２面に配置された非貫通孔とを有する基板を形成し、
   前記基板の第１面側に第１シード層を形成し、
   前記第１シード層に電流を供給する電解めっき処理により、前記貫通孔の前記第１面側から所定の深さまでめっき層を成長させ、
   前記基板の第２面側に第２シード層を形成し、
   前記第１シード層及び前記第２シード層に電流を供給する電解めっき処理により、前記貫通孔及び前記非貫通孔を充填する前記めっき層を成長させ、
   前記第２面を研磨することによって、前記第２面に付着した前記第２シード層及び前記めっき層を除去することを含む貫通電極基板の製造方法。
8. 前記第１面から前記第２面を貫通する前記貫通孔と、前記第２面に配置された前記非貫通孔とを有する前記基板を形成することは、
   前記基板の前記第１面上にハードマスクを形成し、
   フォトリソグラフィ法によって、貫通孔形成領域及び非貫通孔形成領域の前記ハードマスクを除去し、
   前記第１面上に、前記ハードマスクを覆うフォトレジストを形成し、
   前記フォトレジストをパターニングして前記貫通孔形成領域を露出させ、
   前記露出された前記貫通孔形成領域をエッチングし、
   前記フォトレジストを除去して前記貫通孔形成領域及び前記非貫通孔形成領域を露出させ、
   前記露出された前記貫通孔形成領域及び前記非貫通孔形成領域をエッチングして前記貫通孔及び前記非貫通孔を形成することを含む請求項７に記載の貫通電極基板の製造方法。
9. 前記複数の貫通電極及び前記複数の非貫通電極は、単位面積あたりに配置される数が等しいことを特徴とする請求項７に記載の貫通電極基板の製造方法。
10. 前記複数の貫通孔の各々及び前記複数の非貫通電極の各々は、容積が等しいことを特徴とする請求項９に記載の貫通電極基板の製造方法。

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