WO2021162127A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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wiring
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separation region
back surface
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佐々木　直人
齋藤　謙一
優佑 林
山田　敦彦
卓志 重歳
琢矢 大井
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L23/5286—Arrangements of power or ground buses

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device. More specifically, the present invention relates to a semiconductor device provided with wiring penetrating a semiconductor substrate and a method for manufacturing the semiconductor device.
  • a semiconductor device configured in a semiconductor package reduced to the size of a semiconductor chip such as CSP (Chip Size Package) has been used.
  • a solid-state image sensor is used in which an image sensor is formed on a first main surface (front surface) of a silicon semiconductor substrate and solder balls forming external terminals are arranged on a second main surface (back surface).
  • a through hole formed through the first main surface to the second main surface of the silicon semiconductor substrate is arranged.
  • a through electrode is arranged in the through hole, and the internal electrode connected to the image sensor on the first main surface and the solder ball are electrically connected via the through electrode.
  • the above-mentioned conventional technique has a problem that the parasitic capacitance of the through electrode is large.
  • the above-mentioned through silicon vias of the prior art are arranged on the through holes and the second main surface via an insulating film.
  • a signal propagation delay occurs due to the parasitic capacitance between the insulating film and the adjacent silicon semiconductor substrate.
  • the through electrode arranged on the second main surface that is, the wiring portion called rewiring extending from the end of the through hole to the solder ball, has a relatively large area and thus has a parasitic capacitance. Will increase. Therefore, there is a problem that the signal propagation delay increases and the signal transmission speed decreases. Such a problem may occur due to the parasitic capacitance between the semiconductor substrate and the rewiring even in the configuration in which the through electrode is not formed on the semiconductor substrate.
  • the present disclosure has been made in view of the above-mentioned problems, and is a semiconductor device and a semiconductor capable of reducing the parasitic capacitance of the wiring arranged on the back surface side of the semiconductor substrate and improving the signal transmission characteristics. It is intended to provide a method of manufacturing the device.
  • the present disclosure has been made to solve the above-mentioned problems, and the first aspect thereof is a semiconductor substrate in which a semiconductor element and surface-side wiring connected to the semiconductor element are arranged on the surface side, and a semiconductor substrate. It is a semiconductor device including a back surface side wiring arranged on the back surface side of the semiconductor substrate and a separation region arranged between the semiconductor substrate and the back surface side wiring.
  • the through wiring which is arranged in the through hole formed in the semiconductor substrate and connects the front surface side wiring and the back surface side wiring may be provided.
  • the separation region may be composed of a resin.
  • the separation region may be composed of a photosensitive resin.
  • the separation region may be composed of an inorganic material.
  • the separation region may be configured to have a thickness of 5 ⁇ m or more.
  • the separation region may be arranged in a recess formed on the back surface side of the semiconductor substrate.
  • the separation region may have voids.
  • the back surface side wiring may be provided so as to overlap at least a part of the back surface side wiring in the plan view.
  • a plurality of types of recesses having different depths may be formed as the recesses.
  • the recess may be formed so as to overlap the plurality of back surface side wirings in a plan view.
  • the recess may be formed so as to form a polygonal or circular periodic structure in a plan view.
  • the through wiring arranged in the through hole formed in the semiconductor substrate and connecting the front surface side wiring and the back surface side wiring is further provided, and the separation region is the through hole of the through hole. It has an in-hole separation region portion that covers the inner peripheral surface and a back surface side separation region portion formed on the back surface side of the semiconductor substrate, and the void may be formed in the front back surface side separation region portion.
  • the separation region may be further arranged between the semiconductor substrate and the through wiring.
  • the separation region may be used as a mask during etching for forming the through holes in the semiconductor substrate.
  • an insulating film that insulates the back surface side wiring may be further provided.
  • the semiconductor element may be a photoelectric conversion element that performs photoelectric conversion of incident light.
  • a second aspect of the present disclosure includes a separation region arranging step of arranging a separation region on the back surface side of a semiconductor substrate in which a semiconductor element and surface side wiring connected to the semiconductor element are arranged on the front surface side, and the above-mentioned semiconductor.
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure.
  • FIG. 6 is a diagram showing a configuration example of an image pickup apparatus 10 which is an example of a semiconductor device according to the embodiment of the present disclosure. The semiconductor device according to the embodiment of the present disclosure will be described by taking the image pickup device 10 in the figure as an example.
  • the image pickup apparatus 10 includes a semiconductor substrate 130, a wiring region 140, a transparent substrate 172, an adhesive 171 and a semiconductor substrate 110, and a wiring region 120.
  • the image pickup apparatus 10 is configured by laminating two semiconductor substrates, semiconductor substrates 130 and 110.
  • the semiconductor substrate 130 constitutes an image sensor that generates an image signal based on incident light.
  • a plurality of pixels 100 are arranged in the image pickup device.
  • the pixel 100 includes a photoelectric conversion unit that performs photoelectric conversion of incident light. This photoelectric conversion unit can be configured by a photodiode.
  • a pixel circuit that generates an image signal according to the electric charge generated by the photoelectric conversion is arranged in the pixel 100.
  • Such pixels 100 are arranged in a two-dimensional lattice to form an image sensor.
  • an on-chip lens 109 is arranged in each pixel 100.
  • the on-chip lens 109 is a lens that is arranged for each pixel 100 and collects incident light.
  • the figure shows an example of the on-chip lens 109 having a hemispherical shape.
  • the semiconductor substrate 130 is a semiconductor substrate on which an image sensor is arranged.
  • a semiconductor substrate made of silicon (Si) can be used as the semiconductor substrate 130.
  • the semiconductor substrate 130 is formed with the photoelectric conversion unit of the pixel 100 and the diffusion region of the element of the pixel circuit. These diffusion regions are formed on the surface side of the semiconductor substrate 130.
  • the incident light of the pixel 100 on the photoelectric conversion unit irradiates the back surface side of the semiconductor substrate 130.
  • the on-chip lens 109 described above is arranged on the back surface side of the semiconductor substrate 130.
  • Such an image sensor is referred to as a back-illuminated image sensor.
  • the wiring area 140 is an area arranged on the surface side of the semiconductor substrate 130 and where a wiring layer for transmitting signals to the elements of the semiconductor substrate 130 is arranged.
  • the wiring area 140 includes a wiring layer 142 and an insulating layer 141.
  • the wiring layer 142 is wiring that transmits a signal to the elements of the semiconductor substrate 130.
  • the wiring layer 142 can be made of, for example, a metal such as copper (Cu).
  • the insulating layer 141 insulates the wiring layer 142.
  • the insulating layer 141 can be made of an insulating material, for example, silicon oxide (SiO 2 ).
  • the pad 144 is arranged on the surface of the wiring area 140.
  • the pad 144 is an electrode-like terminal that transmits a signal.
  • the pad 144 is made of Cu or the like.
  • the pad 144 transmits a signal between the semiconductor substrates 130 and 110 when the semiconductor substrates 130 and 110 are bonded together.
  • the pad 144 is joined to the pad 124 arranged in the wiring region 120 of the semiconductor substrate 110, which will be described later.
  • the semiconductor region of the semiconductor substrate 130 and the wiring layer 142 are connected by a via plug 143.
  • the via plug 143 can be made of columnar metal. Further, the wiring layer 142 and the pad 144 can also be connected by the via plug 143.
  • the transparent substrate 172 is a transparent substrate that protects the back surface side of the semiconductor substrate 130.
  • the transparent substrate 172 can be made of, for example, a glass substrate.
  • the adhesive 171 adheres the semiconductor substrate 130 and the transparent substrate 172. Further, the adhesive 171 is arranged adjacent to the back surface side, which is the surface of the semiconductor substrate 130 to be irradiated with the incident light, and further seals the back surface side of the semiconductor substrate 130.
  • the semiconductor substrate 110 is a semiconductor substrate made of Si or the like.
  • a processing circuit for processing an image signal generated by the pixels 100 of the semiconductor substrate 130 is arranged on the semiconductor substrate 110.
  • the signal processed in the processing circuit of the semiconductor substrate 110 is output to the outside of the image pickup apparatus 10.
  • a control circuit for generating a control signal of the pixel 100 can be arranged on the semiconductor substrate 110.
  • the wiring area 120 is a wiring area arranged on the surface side of the semiconductor substrate 110, and the wiring layer 122, the insulating layer 121, and the via plug 123 are arranged.
  • the wiring layer 122 is wiring for transmitting signals of elements included in the above-mentioned processing circuit and the like.
  • a pad 124 is further arranged in the wiring area 120.
  • the pad 124 is an electrode-like terminal that is joined to the pad 144 described above to transmit a signal.
  • the wiring area 140 of the semiconductor substrate 130 and the wiring area 120 of the semiconductor substrate 110 are bonded together.
  • the pad 144 of the wiring area 140 and the pad 124 of the wiring area 120 are aligned and joined. As a result, signals can be transmitted between the elements of the semiconductor substrates 130 and 110.
  • connection terminal 182 can be configured by, for example, solder.
  • the image pickup apparatus 10 can be mounted on an external substrate by soldering the connection terminal 182 to the external substrate.
  • the connection terminals 182 include, for example, Cu (copper), Ti (titanium), Ta (tantalum), Al (aluminum), W (tungsten), Ni (nickel), and the like. Pillars made of metal materials such as Ru (ruthenium) and Co (cobalt) are used.
  • the back side wiring 165 is arranged on the back side of the semiconductor substrate 110.
  • the connection terminal 182 is arranged and connected adjacent to the back surface side wiring 165.
  • the back surface side wiring 165 and the wiring layer 122 of the wiring region 120 of the semiconductor substrate 110 are connected by a through silicon via (TSV: Through Silicon Via) 160.
  • TSV Through Silicon Via
  • the protective film 180 is arranged on the back surface side of the semiconductor substrate 110.
  • the protective film 180 is a film that protects the back surface side of the semiconductor substrate 110 excluding the connection terminal 182.
  • a solder resist can be used for the protective film 180.
  • a polyimide resin, an acrylic resin, a silicone, an epoxy resin, or the like, or a resin containing a filler is appropriately selected.
  • the configuration of the imaging device 10 is not limited to this example.
  • a configuration may be adopted in which signals are transmitted by penetrating vias penetrating the semiconductor substrate 130.
  • FIG. 2 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the first embodiment of the present disclosure.
  • the figure is a diagram showing a configuration example in the vicinity of the penetrating via 160 on the back surface side of the semiconductor substrate 110, and is a diagram showing a configuration example on the back side of the image pickup apparatus 10.
  • FIG. 2 for convenience, the semiconductor substrate 110 whose top and bottom are inverted with respect to the semiconductor substrate 110 of FIG. 1 is shown.
  • the image pickup apparatus 10 in addition to the semiconductor substrate 110, the wiring layer 122, and the insulating layer 121, the image pickup apparatus 10 includes a through hole 161, a through wiring 169, a back surface side wiring 165, a seed layer 164, a barrier layer 163, and an insulating film. It further comprises 162 and a separation region 150.
  • the through via 160 is composed of a through wiring 169 arranged in the through hole 161.
  • the semiconductor substrate 110 is an example of the semiconductor substrate described in the claims.
  • the wiring layer 122 is an example of the surface side wiring described in the claims.
  • the back surface side wiring 165 is wiring arranged on the back surface side of the semiconductor substrate 110.
  • the back surface side wiring 165 transmits signals and the like of the pixel 100 in the same manner as the wiring layer 122.
  • the back surface side wiring 165 can be made of Cu and can be formed by plating.
  • the through hole 161 is a hole that penetrates the semiconductor substrate 110.
  • the through hole 161 can be formed by etching the semiconductor substrate 110.
  • the through hole 161 shown in FIG. 2 further pierces the separation region 150 and the insulating layer 121, which will be described later.
  • the hole shape of the through hole 161 is not limited to the circular shape, and may be another shape such as a rectangular shape.
  • the through wiring 169 is a wiring that connects the wiring layer 122 and the back surface side wiring 165.
  • the through wiring 169 is arranged in the through hole 161.
  • the through wiring 169 is arranged adjacent to the wiring layer 122 on the bottom surface of the through hole 161 and is connected to the wiring layer 122. Further, the through wiring 169 shown in FIG. 2 is integrally configured with the back surface side wiring 165 and is connected to the back surface side wiring 165.
  • the insulating film 162 is a film that is arranged on the back surface side of the semiconductor substrate 110 and insulates the back surface side wiring 165 and the through wiring 169.
  • the insulating film 162 can be made of, for example, SiO 2 .
  • the barrier layer 163 is arranged under the back surface side wiring 165 and the seed layer 164 to prevent the metal constituting the back surface side wiring 165 and the like from diffusing into the semiconductor substrate 110 and the like.
  • the barrier layer 163 can be made of, for example, titanium (Ti).
  • the seed layer 164 conducts the current when the back surface side wiring 165 is formed by electrolytic plating.
  • the seed layer 164 can be made of Cu.
  • the barrier layer 163 and the seed layer 164 are integrated with the back surface side wiring 165 and the through wiring 169, and can be regarded as a conductor forming a part of the back surface side wiring 165 and the through wiring 169.
  • the separation region 150 is arranged on the back surface side of the semiconductor substrate 110 to separate the semiconductor substrate 110 and the back surface side wiring 165.
  • the separation region 150 is composed of an insulating material or a dielectric material, and separates and separates the back surface side wiring 165 from the back surface side of the semiconductor substrate 110.
  • the separation region 150 can be configured to have a film thickness of, for example, 5 ⁇ m or more.
  • the separation region 150 for example, a resin having a relative permittivity smaller than that of SiO 2, for example, is preferably used. Specifically, as the resin forming the separation region 150, a resin having a relative permittivity of 4.0 or less is preferably used, and more preferably a resin having a relative permittivity of 3 or less is applied. This is because the capacitance between the back surface side wiring 165 and the semiconductor substrate 110 can be further reduced. Further, the separation region 150 can be made of, for example, a resin. Specifically, the separation region 150 can be formed of an acrylic resin.
  • the separation region 150 can be used as a mask when forming the through hole 161 by etching.
  • the separation region 150 is arranged as a resist when etching the semiconductor substrate 110, and an opening is formed in the region where the through hole 161 is formed.
  • the semiconductor substrate 110 adjacent to this opening is etched to form a through hole 161.
  • the separation region 150 is made of a photosensitive resin. This is because the opening of the separation region 150 can be easily formed.
  • the wiring layer 122 is connected to the photoelectric conversion unit of the pixel 100 of the semiconductor substrate 130 via the via plug 123, the pads 124 and 144, the via plug 143 and the wiring layer 142.
  • the image pickup apparatus 10 is configured such that the semiconductor substrate 130 constituting the image pickup element is arranged on the surface side of the semiconductor substrate 110.
  • the configuration of the imaging device 10 is not limited to this example.
  • An image sensor formed on the semiconductor substrate 110 can also be used instead of the semiconductor substrate 130.
  • the image pickup device formed on the semiconductor substrate 110 is configured to irradiate the surface side of the image pickup device (semiconductor substrate 110) with incident light.
  • FIG. 3 to 5 are views showing an example of a method for manufacturing an image pickup apparatus according to the first embodiment of the present disclosure.
  • 3 to 5 are diagrams showing a manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10.
  • the semiconductor substrate 130 and the semiconductor substrate 110 are bonded together to form the on-chip lens 109 on the semiconductor substrate 130.
  • the transparent substrate 172 is adhered to the back surface side of the semiconductor substrate 130 using the adhesive 171.
  • the photosensitive resin film 401 is arranged on the back surface side of the semiconductor substrate 110.
  • the resin film 401 can be configured to have a film thickness of, for example, 10 ⁇ m. This can be done by applying a liquid resin (FIG. 3A).
  • the opening 402 is formed in the region of the resin film 401 where the through hole 161 is formed, and the separation region 150 is formed. This can be formed by exposing and developing the resin film 401 using a mask on which the pattern of the opening 402 is formed (FIG. 3B). This step corresponds to the separation region placement step.
  • a through hole 161 is formed in the semiconductor substrate 110. This can be done by etching the semiconductor substrate 110 using the separation region 150 as a mask. Anisotropic dry etching can be applied to this etching, for example (FIG. 3C). At this time, the separation region 150 is also etched to reduce the film thickness to approximately 5 ⁇ m. After etching, it is washed with a chemical solution to remove etching products. The step corresponds to a through hole forming step.
  • the insulating film 403 is placed adjacent to the separation region 150.
  • the insulating film 403 is also arranged on the bottom surface and the wall surface of the through hole 161. This can be done, for example, by forming a film of SiO 2 using CVD (Chemical Vapor Deposition).
  • the insulating film 403 can be formed into a film having a film thickness of, for example, 4 ⁇ m (FIG. 4D).
  • the insulating film 403 adjacent to the bottom surface and the side wall of the through hole 161 is formed to have a thinner film thickness than the insulating film 403 adjacent to the separation region 150. This is because of the step coating property of CVD.
  • the insulating film 403 is etched (so-called etch back) to remove the insulating film 403 at the bottom of the through hole 161.
  • the insulating film 162 adjacent to the separation region 150 and the side wall of the through hole 161 can be formed.
  • further etching is performed to remove the insulating layer 121 adjacent to the wiring layer 122.
  • the through hole 161 extending from the back surface side of the semiconductor substrate 110 to the wiring layer 122 can be formed.
  • This etching can be performed by, for example, anisotropic dry etching (FIG. 4E).
  • the insulating film 162 is also etched, and the film thickness of the region adjacent to the separation region 150 becomes approximately 2 ⁇ m.
  • the metal films 404 and 405 are arranged adjacent to the insulating film 162. In a later step, these films are composed of a barrier layer 163 and a seed layer 164.
  • the metal film 404 can be arranged by forming a Ti film.
  • the metal film 405 can be arranged by forming a Cu film. These film formations can be performed by, for example, sputtering (FIG. 4F).
  • the resist 406 is placed adjacent to the metal film 405.
  • an opening 407 is arranged in a region forming the back surface side wiring 165.
  • electrolytic plating is performed to form the back surface side wiring 165 and the through wiring 169 (FIG. 5G).
  • the process corresponds to the back surface side wiring arrangement process and the through wiring arrangement process.
  • the resist 406 is removed, and the metal films 404 and 405 in the region other than the lower layer of the back surface side wiring 165 are removed. As a result, the barrier layer 163 and the seed layer 164 are formed (FIG. 5H).
  • the image pickup apparatus 10 can be manufactured by arranging the protective film 180 and the connection terminal 182.
  • the separation region 150, the back surface side wiring 165, and the through via 160 can be formed.
  • the insulating film 162 is placed on the semiconductor substrate 110 on the wall surface of the through hole 161 and then the insulating layer 121 is etched to diffuse Cu constituting the wiring layer 122 onto the semiconductor substrate 110. Can be prevented.
  • the manufacturing method of the image pickup apparatus 10 is not limited to this example.
  • the insulating layer 121 may be etched in addition to the semiconductor substrate 110 to form the through hole 161.
  • the image pickup apparatus 10 of the first embodiment of the present disclosure has the semiconductor substrate 110 and the back surface side wiring 165 by arranging the separation region 150 between the semiconductor substrate 110 and the back surface side wiring 165. Can be separated from each other. As a result, the capacitance between the back surface side wiring 165 and the semiconductor substrate 110 can be reduced, and the parasitic capacitance of the back surface side wiring 165 can be reduced. This enables high-speed signal transmission in the back surface side wiring 165.
  • the image pickup apparatus 10 of the first embodiment described above used the separation region 150 made of resin.
  • the image pickup apparatus 10 of the second embodiment of the present disclosure is different from the above-described first embodiment in that it uses a separation region composed of an inorganic material.
  • FIG. 6 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the second embodiment of the present disclosure. Similar to FIG. 2, FIG. 2 is a diagram showing a configuration example in the vicinity of the penetration via 160 on the back surface side of the semiconductor substrate 110, and is a diagram showing a configuration example on the back side of the image pickup apparatus 10. It differs from the imaging device 10 described in the first embodiment as shown in FIG. 2 in that the separation region 151 is arranged instead of the separation region 150.
  • the separation region 151 is a separation region composed of an inorganic material.
  • the separation region 151 can be composed of, for example, SiO 2 , SiOF, SiOC and SiC.
  • the separation region 151 can also be used as a mask when forming the through hole 161.
  • FIG. 7 is a diagram showing an example of a method for manufacturing an image pickup apparatus according to a second embodiment of the present disclosure.
  • FIG. 3 is a diagram showing a manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10 as in FIGS. 3 to 5.
  • the material film 408 of the separation region 151 is arranged on the back surface side of the semiconductor substrate 110 (FIG. 7A).
  • the resist 409 is placed adjacent to the material film 408.
  • an opening 410 is arranged in a region forming a through hole 161 (FIG. 7B).
  • the material film 408 is etched using the resist 409 as a mask to form the separation region 151. Dry etching can be applied to this etching.
  • the semiconductor substrate 110 is continuously etched using the separation region 151 as a mask. As a result, the through hole 161 can be formed (FIG. 7C).
  • the image pickup apparatus 10 can be manufactured by applying the process shown in FIG. 4D.
  • the separation region 151 becomes a new mask. Since it is not necessary to use the resist 409 as an etching mask for the semiconductor substrate 110, a resist 409 having a relatively thin film thickness can be used.
  • the configuration of the imaging device 10 other than this is the same as the configuration of the imaging device 10 described in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the image pickup apparatus 10 of the second embodiment of the present disclosure can use the separation region 151 made of an inorganic material, and separates the semiconductor substrate 110 from the back surface side wiring 165. Therefore, the parasitic capacitance of the back surface side wiring 165 can be reduced.
  • the back surface side wiring 165 and the through wiring 169 were insulated by the insulating film 162.
  • the image pickup apparatus 10 of the third embodiment of the present disclosure is different from the above-described first embodiment in that the back surface side wiring 165 and the through wiring 169 are insulated by the separation region.
  • FIG. 8 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the third embodiment of the present disclosure. Similar to FIG. 2, FIG. 2 is a diagram showing a configuration example in the vicinity of the penetration via 160 on the back surface side of the semiconductor substrate 110, and is a diagram showing a configuration example on the back side of the image pickup apparatus 10. It differs from the image pickup apparatus 10 described in the first embodiment as shown in FIG. 2 in that the insulating film 162 is omitted and the separation region 152 is arranged instead of the separation region 150.
  • the separation region 152 is a separation region arranged on the back surface side of the semiconductor substrate 110 and the wall surface of the through hole 161.
  • the separation region 152 insulates between the through wiring 169 and the semiconductor substrate 110.
  • the separation region 152 can be made of, for example, a photosensitive resin.
  • FIGS. 3 to 5 are views showing an example of a method for manufacturing an image pickup apparatus according to a third embodiment of the present disclosure.
  • 9 and 10 are diagrams showing a manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10, similarly to FIGS. 3 to 5.
  • the resist 411 is arranged on the back surface side of the semiconductor substrate 110.
  • This resist 411 is a resist in which an opening 412 is arranged in a region forming a through hole 161 (FIG. 9A).
  • the semiconductor substrate 110 is etched using the resist 411 as a mask to form the through hole 161 (FIG. 9B).
  • the resist 411 is removed (Fig. 9C).
  • the resin film 413 is arranged on the back surface side of the semiconductor substrate 110.
  • the resin film 413 is a film made of a photosensitive resin. At this time, the resin film 413 is arranged and embedded in the through hole 161 (FIG. 10D).
  • the through hole 168 is a through hole having a diameter smaller than that of the through hole 161.
  • a resin film is formed on the wall surface of the semiconductor substrate 110, and the separation region 152 can be formed (FIG. 10E).
  • the insulating layer 121 is etched using the separation region 152 as a mask (FIG. 10F).
  • the image pickup apparatus 10 can be manufactured by applying the steps from FIG. 4F.
  • the configuration of the imaging device 10 other than this is the same as the configuration of the imaging device 10 described in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the insulating film 162 is omitted by arranging the separation region 152 adjacent to the back surface side of the semiconductor substrate 110 and the wall surface of the through hole 161. can do.
  • the manufacturing process of the image pickup apparatus 10 can be simplified.
  • the separation region 150 is arranged between the back surface side wiring 165 and the semiconductor substrate 110.
  • the image pickup apparatus 10 of the fourth embodiment of the present disclosure is different from the above-described first embodiment in that a separation region is further arranged in a recess formed on the back surface side of the semiconductor substrate 110. different.
  • FIG. 11 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the fourth embodiment of the present disclosure. Similar to FIG. 2, FIG. 2 is a diagram showing a configuration example in the vicinity of the penetration via 160 on the back surface side of the semiconductor substrate 110, and is a diagram showing a configuration example on the back side of the image pickup apparatus 10. It differs from the imaging device 10 described with reference to FIG. 2 in that the separation region 153 is further arranged.
  • the separation region 153 is a separation region arranged in the recess 166 formed on the back surface side of the semiconductor substrate 110. That is, in the configuration according to the present embodiment, as the separation region, the separation region 150 which is a planar separation region formed between the back surface side wiring 165 and the semiconductor substrate 110 and the recess formed in the recess 166 It has a separation region 153, which is a separation region.
  • the separation region 153 can be arranged on the back surface side of the semiconductor substrate 110 under the back surface side wiring 165. In the region where the separation region 153 is arranged, the distance between the back surface side wiring 165 and the semiconductor substrate 110 increases, so that the capacitance decreases. Therefore, by arranging the separation region 153, the capacitance between the back surface side wiring 165 and the semiconductor substrate 110 in the figure can be reduced.
  • a plurality of separation regions 153 can be arranged. Further, the separation region 153 can be made of the same material as the separation region 150, and can be formed at the same time.
  • the separation region 153 can be made of, for example, a photosensitive resin.
  • the recess 166 can be configured to have a depth of, for example, 3 ⁇ m.
  • FIG. 12 is a plan view showing a configuration example of the back surface side of the semiconductor substrate according to the fourth embodiment of the present disclosure.
  • FIG. 6 is a plan view showing a configuration example of the separation region 153 and the recess 166.
  • the solid rectangle represents the back surface side wiring 165.
  • the broken line rectangle represents the recess 166 of the semiconductor substrate 110.
  • FIG. 12A is a diagram showing an example of a recess 166 having a rectangular shape on the back surface side of the semiconductor substrate 110.
  • the separation region 153 is arranged in the recess 166 of FIG. 12A.
  • the separation region 153 of FIG. 12A has a rectangular shape on the back surface side of the semiconductor substrate 110.
  • the recess 166 can be configured to have a width of 3 ⁇ m or less, for example.
  • FIG. 12B is a diagram showing an example of a recess 166 having a groove shape.
  • the separation region 153 in FIG. 12B is also formed in a groove shape.
  • the recess 166 in FIG. 12B can be formed in a groove shape having a width of 3 ⁇ m or less, for example.
  • the configuration of the separation region 153 is not limited to this example.
  • the separation region 153 can be formed in another shape such as a mesh.
  • FIGS. 3 to 5 Manufacturing method of imaging device 13 and 14 are diagrams showing an example of a method for manufacturing an image pickup apparatus according to a fourth embodiment of the present disclosure. 13 and 14 are diagrams showing the manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10, similarly to FIGS. 3 to 5.
  • the resist 414 is placed on the back surface side of the semiconductor substrate 110.
  • the resist 414 is a resist in which an opening 415 is arranged in a region forming a recess 166 (FIG. 13A).
  • the semiconductor substrate 110 is etched using the resist 414 as a mask to form the recess 166 (FIG. 13B).
  • the resist 414 is removed (Fig. 13C).
  • the resin film 417 is arranged on the back surface side of the semiconductor substrate 110.
  • the resin film 417 is a film made of a photosensitive resin.
  • the resin film 417 is arranged and embedded in the recess 166.
  • the separation region 153 can be formed (FIG. 14D).
  • the resin film 417 is exposed and developed to form an opening 418 in the region where the through hole 161 is formed.
  • the separation region 150 can be formed (FIG. 14E).
  • the semiconductor substrate 110 is etched using the separation region 150 as a mask to form a through hole 161 (FIG. 14F).
  • the image pickup apparatus 10 can be manufactured by applying the process shown in FIG. 4D.
  • the configuration of the imaging device 10 other than this is the same as the configuration of the imaging device 10 described in the first embodiment of the present disclosure, the description thereof will be omitted.
  • the back surface side wiring 165 is parasitic by forming the recess 166 on the back surface side of the semiconductor substrate 110 and further arranging the separation region 153.
  • the capacitance can be further reduced.
  • the image pickup apparatus 10 of the fourth embodiment described above used the separation region 153 made of resin.
  • the image pickup apparatus 10 of the fifth embodiment of the present disclosure is different from the above-described fourth embodiment in that it uses a separation region having a gap.
  • FIG. 15 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the fifth embodiment of the present disclosure. Similar to FIG. 11, FIG. 11 is a diagram showing a configuration example in the vicinity of the penetration via 160 on the back surface side of the semiconductor substrate 110, and is a diagram showing a configuration example on the back side of the image pickup apparatus 10. It differs from the image pickup apparatus 10 described in the fourth embodiment as shown in FIG. 11 in that the separation region 150 is omitted and the separation region 154 is arranged in place of the separation region 153.
  • the separation region 154 is a separation region arranged in the recess 166 of the semiconductor substrate 110, similarly to the separation region 153.
  • the separation region 154 can be composed of an insulating material having a void 155 inside.
  • the separation region 154 in the figure shows an example in which SiO 2 , which is an insulator constituting the insulating film 162, is embedded in the recess 166. When the SiO 2 is embedded in the recess 166, a gap 155 is formed. This can be done by using a film forming method having a small step covering property such as CVD when forming the SiO 2 film.
  • the separation region is formed in the hole separation region covering the wall surface (inner peripheral surface) of the through hole 161 and on the back surface side of the semiconductor substrate 110. It has a flat separation region and a separation region 154 which is a separation region in the recess formed in the recess 166. Then, a gap 155 is formed in the separation region 154.
  • the gap 155 may be formed so that at least a part of the gap 155 is located in the recess 166. That is, the entire void 155 may be located in the recess 166, or a part of the void 155 may be located in the insulating film 162 from the recess 166.
  • Air or the like can be sealed in the gap 155. Since the relative permittivity of air is approximately 1.0, the capacitance between the back surface side wiring 165 and the semiconductor substrate 110 can be further reduced.
  • the recess 166 in FIG. 15 is preferably configured to have a width of 2 ⁇ m or less. This is to facilitate closing of the opening of the recess 166 in the step of forming the gap 155 described later. Since the separation region 150 is omitted in the image pickup apparatus 10 in the figure, it is preferable to form the insulating film 162 in the figure as a thick film.
  • the insulating film 162 in the figure can be configured to have a film thickness of, for example, 7 ⁇ m.
  • FIG. 16 is a diagram showing an example of a method for manufacturing an image pickup apparatus according to a fifth embodiment of the present disclosure.
  • FIG. 13 is a diagram showing a manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10, similarly to FIGS. 13 and 14.
  • the resist 419 is removed (FIG. 16B).
  • the insulating film 420 is arranged on the back surface side of the semiconductor substrate 110. This can be done by forming a film of SiO 2 using CVD. At this time, the gap 155 can be formed by forming the insulating film 420 on the bottom surface and the side surface of the recess 166 and closing the opening of the recess 166 (FIG. 16C).
  • the image pickup apparatus 10 can be manufactured by applying the process from FIG. 4E.
  • the configuration of the imaging device 10 other than this is the same as the configuration of the imaging device 10 described in the fourth embodiment of the present disclosure, the description thereof will be omitted.
  • the image pickup apparatus 10 of the fifth embodiment of the present disclosure can further reduce the parasitic capacitance of the back surface side wiring 165 by arranging the separation region 154 having the void 155.
  • the image pickup apparatus 10 of the fifth embodiment described above has a gap 155 in a separation region 154 in a recess 166 formed on the back surface side of the semiconductor substrate 110.
  • the image pickup apparatus 10 of the sixth embodiment of the present disclosure is different from the fifth embodiment in that a gap is provided in a portion of the separation region formed on the back surface side of the semiconductor substrate 110.
  • FIG. 17 is a diagram showing a configuration example on the back surface side of the semiconductor substrate according to the sixth embodiment of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a configuration example in the vicinity of the through via 160 on the back surface side of the semiconductor substrate 110, and is a cross-sectional view showing a configuration example on the back side of the image pickup apparatus 10.
  • the configuration according to the present embodiment is a fifth embodiment as shown in FIG. 15 in that the recess 166 is not formed on the back surface side of the semiconductor substrate 110 and the gap 157 is provided in the separation region 156. It is different from the image pickup apparatus 10 described in the above.
  • the image pickup apparatus 10 includes a through wiring 169 arranged in a through hole 161 formed in the semiconductor substrate 110 and connecting the wiring layer 122 and the back surface side wiring 165.
  • the separation region 156 is formed from the inside of the through hole 161 of the semiconductor substrate 110 to the back surface side of the semiconductor substrate 110. That is, the separation region 156 has an in-hole separation region portion 156a that covers the inner peripheral surface 161a of the through hole 161 and a back surface side separation region portion 156b formed on the back surface 110a side of the semiconductor substrate 110.
  • the hole separation region portion 156a is formed as a film-like portion that covers the inner peripheral surface 161a of the through hole 161 and has a tubular shape corresponding to the hole shape of the through hole 161.
  • a barrier layer 163, a seed layer 164, and a back surface side wiring 165 are laminated in this order on the inner peripheral side of the hole separation region portion 156a.
  • the back surface side separation region portion 156b is a layer portion that covers the back surface 110a of the semiconductor substrate 110.
  • the barrier layer 163, the seed layer 164, and the back surface side wiring 165 are laminated in this order on the upper side of the back surface side separation region portion 156b around the portion where the through hole 161 is formed.
  • the in-hole separation region portion 156a and the back surface side separation region portion 156b are formed as continuous portions.
  • a gap 157 is formed in the back surface side separation region portion 156b.
  • the gap 157 is a hollow portion in the separation region 156, and air or the like is sealed inside.
  • the voids 157 are formed at a plurality of locations with a common formation range in the thickness direction (vertical direction in FIG. 17) of the back surface side separation region portion 156b.
  • FIG. 18 is a plan view showing a configuration example on the back surface side of the semiconductor substrate according to the sixth embodiment of the present disclosure.
  • 18A and 18B are plan views showing a planar arrangement example of the void 157.
  • the voids 157 are formed, for example, in a two-dimensional lattice dot arrangement.
  • the gap 157 located around the through via 160 is formed so as to partially or completely overlap the back surface side wiring 165 in a plan view. That is, as the gap 157, there are an outer gap 157A formed on the outside of the back surface side wiring 165 in a plan view and an inner gap 157B formed so as to overlap at least a part of the back surface side wiring 165 in a plan view.
  • the inner gap 157B is a gap 157 formed so as to position at least a part of the separation region 156 in a portion sandwiched between the back surface 110a of the semiconductor substrate 110 and the barrier layer 163.
  • the voids 157 are formed, for example, by a plurality of linear arrays arranged in parallel.
  • the gap 157 located around the through via 160 is formed so as to partially overlap the back surface side wiring 165 in a plan view. That is, as the gap 157, there are a gap 157C formed so as not to overlap the back surface side wiring 165 in a plan view, and a gap 157D formed so as to partially overlap the back surface side wiring 165 in a plan view.
  • the arrangement of the voids 157 is not limited to these examples.
  • a shape such as a circular shape, a polygonal shape, or an elliptical shape is appropriately adopted.
  • the void 157 may be formed in another pattern such as a grid pattern (mesh pattern).
  • FIGS. 3 to 5 are views showing an example of a method for manufacturing an image pickup apparatus according to a sixth embodiment of the present disclosure.
  • 19 and 20 are diagrams showing a manufacturing process of the penetration via 160 in the semiconductor substrate 110 of the image pickup apparatus 10, similarly to FIGS. 3 to 5.
  • a material film 431 made of the material of the separation region 156 is formed on the back surface side of the semiconductor substrate 110.
  • the material film 431 is formed of, for example, using SiO 2 as a material with a thickness of 2.5 ⁇ m with respect to the entire surface of the back surface 110a of the semiconductor substrate 110.
  • a resist 432 for forming a recess is formed on the material film 431.
  • the resist 432 is partially formed according to the formation position of the void 157 with respect to the entire range of the material film 431 by patterning using, for example, a photolithography technique.
  • the arrangement of the opening 432a, which is the non-forming site of the resist 432, corresponds to the final arrangement of the voids 157.
  • the material film 431 is etched using the resist 432 as a mask, and a pattern is formed on the material film 431.
  • a pattern is formed on the material film 431.
  • dry etching is used for this step.
  • the material film 431 is partially removed, and a material film 433 having uneven portions corresponding to the shape of the resist 432 is formed.
  • the resist 432 is peeled off and removed.
  • the material film 431 is partially removed so that the bottom portion 433a that covers the entire back surface 110a of the semiconductor substrate 110 remains. Therefore, the material film 433 after etching has a bottom portion 433a, a convex portion 433b corresponding to the shape of the resist 432, and a concave portion 433c formed between the adjacent convex portions 433b.
  • the recess 433c finally becomes a portion forming a gap 157 in the separation region 156.
  • a resist 434 for forming the penetrating via 160 is formed on the material film 433 by patterning or the like using a photolithography technique.
  • the resist 434 is formed so as to fill the recess 433c of the material film 433 and to be laminated on the material film 433.
  • an opening 434a is formed in a region corresponding to the formation site of the through hole 161.
  • the semiconductor substrate 110 is etched using the resist 434 as a mask to form the through hole 161.
  • etching for example, dry etching is used.
  • the semiconductor substrate 110 forming the through hole 161 is etched, and the insulating layer 121 on the surface side of the semiconductor substrate 110 is not etched.
  • a film is formed with the material of the separation region 156.
  • a film is formed with a thickness of 9 ⁇ m using SiO 2 , which is the same material as the material film 433, as a material.
  • An insulating film 435 is formed by this film forming process.
  • the insulating film 435 includes a bottom film portion 435a that covers the surface of the insulating layer 121 exposed by etching for forming the through hole 161, a hole inner film portion 435b that covers the inner peripheral surface 161a of the through hole 161, and a material film. It has a surface film portion 435c formed on the upper side of the 433.
  • the recess 433c of the material film 433 is closed from above by the layered film portion 435c of the insulating film 435, so that the void 157 is formed.
  • a film forming method and a film forming condition having a small step coverage such as CVD, that is, low coverage are used.
  • the insulating film 435 is etched (so-called etch back) to remove the bottom film portion 435a at the bottom of the through hole 161.
  • etch back etch back
  • a separation region 156 having a gap 157 is formed.
  • the portion of the insulating layer 121 on the wiring layer 122 is completely removed, and the upper surface of the wiring layer 122 is exposed to the through hole 161 side.
  • a through hole 161 extending from the back surface side of the semiconductor substrate 110 to the wiring layer 122 is formed.
  • etching for example, anisotropic dry etching is used.
  • the film thickness of the surface film portion 435c is also reduced as the bottom film portion 435a is removed.
  • This etching step is performed so that the film thickness of the back surface side separation region portion 156b, which is the field portion of the separation region 156, remains, for example, 9 ⁇ m.
  • the through wiring 169 is formed.
  • the steps after the step of forming these layers are the same as those in the first embodiment and are omitted.
  • the parasitic capacitance of the back surface side wiring 165 is provided by providing the separation region 156 having a gap 157 in the field portion between the semiconductor substrate 110 and the back surface side wiring 165.
  • the gap 157 so as to overlap the back surface side wiring 165 in a plan view, the parasitic capacitance between the semiconductor substrate 110 and the back surface side wiring 165 can be effectively reduced.
  • a low coverage film forming method and film forming conditions are used, and the trench of the insulating film 435 is not completely embedded by the forming material of the separation region 156.
  • a void 157 can be formed.
  • the separation region 156 having the void 157 can be formed at low cost, and the parasitic capacitance can be reduced.
  • the configuration according to the fifth embodiment in which the recess 166 is formed in the semiconductor substrate 110 and the gap 155 is formed in the separation region 154 in the recess 166 (see FIG. 15).
  • the following effects can be obtained. That is, since the step of forming the recess 166 in the semiconductor substrate 110 is unnecessary, the manufacturing method can be simplified. Further, since the gap 157 is formed in the field portion on the back surface 110a of the semiconductor substrate 110 in the separation region 156, the gap 157 is moved closer to the penetrating via 160 side in the direction along the back surface 110a (left-right direction in FIG. 17). It can be formed close to each other. That is, the range in which the void 157 can be formed can be expanded on the through via 160 side. Thereby, the parasitic capacitance can be effectively reduced.
  • the image pickup apparatus 10 of the fourth embodiment described above has a separation region 153 in a recess 166 formed on the back surface side of the semiconductor substrate 110 in a configuration having a through via 160.
  • the semiconductor device 10A of the seventh embodiment of the present disclosure is different from the fourth embodiment in that it mainly does not have the penetrating via 160.
  • FIG. 21 is a diagram showing a configuration example of a semiconductor device according to the seventh embodiment of the present disclosure.
  • the rewiring 501 as the back surface side wiring is provided on the back surface 110a side of the semiconductor substrate 110, and is provided on the back surface 110a side of the semiconductor substrate 110.
  • a plurality of recesses 503 are formed.
  • the separation region 505 is arranged by the insulating resin so as to fill the recess 503 and cover the back surface 110a of the semiconductor substrate 110.
  • the rewiring 501 is formed on the separation region 505.
  • the semiconductor device 10A includes a rewiring 501 arranged on the back surface side of the semiconductor substrate 110 and a separation region 505 arranged between the semiconductor substrate 110 and the rewiring 501.
  • a frame-shaped peripheral edge portion along the outer shape of the semiconductor substrate 110 which is a rectangular chip
  • the scribe region 507 is an region in which a scribe line for partitioning the regularly arranged and formed chip regions 508 is located in the pre-stage where the dicing step for individualizing the semiconductor substrate 110 is performed.
  • the area inside the scribe area 507 is the chip area 508 (see FIG. 31).
  • a plurality of recesses 503 are formed in a regular arrangement.
  • the plurality of recesses 503 are formed at a predetermined depth D1 with respect to the back surface 110a of the semiconductor substrate 110.
  • the adjacent recesses 503 are formed at intervals narrower than the width direction of the recesses 503 in the width direction (horizontal direction in FIG. 21). Therefore, a wall portion 110b having a width (thickness) smaller than the dimension in the width direction of the recess 503 is formed between the adjacent recesses 503. That is, the adjacent recesses 503 are partitioned by the wall portion 110b.
  • the recess 503 is formed so as to follow a rectangular shape in a cross-sectional view by an inner side surface 503a perpendicular to the horizontal back surface 110a and a horizontal bottom surface 503b, but the shape of the recess 503 is limited. Not done.
  • the shape of the recess 503 may be, for example, a shape in which the inner side surface 503a is inclined with respect to the vertical direction, a shape in which the corner portion formed by the inner side surface 503a and the back surface 110a is a chamfered curved surface, or the like. ..
  • the depth of the recess 503 is not limited.
  • the recess 503 may be, for example, a hole that penetrates the semiconductor substrate 110.
  • the recess 503 is formed, for example, in the semiconductor substrate 110 so that the opening ratio with respect to the back surface 110a is 50 to 95%.
  • the formation portion of the recess 503 in the semiconductor substrate 110 a configuration is preferably adopted in which the recess 503 is formed only in the chip region 508 and the recess 503 is not formed in the scribe region 507.
  • the portion formed by filling the recess 503 with the resin material is thicker than the other portions. Therefore, when the scribing region 507 has a layer-thick portion of the separation region 505 due to the recess 503, depending on the resin material of the separation region 505, it becomes difficult to cut the chips when they are separated into individual pieces. Therefore, a configuration in which the recess 503 is not formed in the scribe region 507 is advantageous from the viewpoint of facilitating the cutting process.
  • the separation region 505 covers the recessed inner region portion 511, which is a portion formed by the resin filled in the concave portion 503, and the back surface 110a of the semiconductor substrate 110, and has a plurality of recessed inner region portions 511. It has a surface layer region portion 512 which is a portion connecting the two.
  • the surface layer region portion 512 forms a flat surface 505a in the separation region 505.
  • the recess 503 is completely filled with the material of the separation region 505 to form the recess 511, but a gap may be formed in the recess 511. Further, the structure may be such that the entire inside of the recess 503 is hollow, that is, the separation region 505 has only the layer region portion 512.
  • Examples of the resin material forming the separation region 505 include polyimide resin, acrylic resin, silicone, and epoxy resin. The same material can be applied to the separation region in other embodiments.
  • the rewiring 501 is formed on the surface 505a of the separation region 505.
  • the rewiring 501 comprises a single conductive film or a plurality of laminated conductive films.
  • the rewiring 501 is formed of, for example, a metal material such as Cu, Ti, Ta, Al, W, Ni, Ru, or Co.
  • a film formed of an insulating material may be laminated on the surface 505a of the separation region 505, and the rewiring 501 may be formed on the film.
  • the rewiring 501 is provided with a connection terminal 182 as an external terminal.
  • a protective film 515 which is a wiring protective film covering the rewiring 501 and the back surface 110a is formed except for the connection portion of the connection terminal 182 to the rewiring 501.
  • FIG. 22 and 23 are views showing an example of a method for manufacturing the semiconductor device 10A according to the seventh embodiment of the present disclosure.
  • a step of forming a recess 503 on the back surface 110a side of the semiconductor substrate 110 is performed.
  • a resist (not shown) corresponding to the formation mode of the recess 503 is formed on the back surface 110a of the semiconductor substrate 110 by photolithography, and the back surface 110a side of the semiconductor substrate 110 is partially formed by etching such as dry etching. Is removed to form a recess 503.
  • a step of forming the separation region 505 is performed.
  • This step corresponds to a separation region arranging step of arranging the separation region 505 on the back surface side of the semiconductor substrate 110.
  • a coating method, a laminating method, or the like is used, and a film is formed with an insulating resin which is a material of the separation region 505.
  • the resin of the material of the separation region 505 is a thermosetting resin
  • a heat treatment for curing the resin is performed.
  • the annealing treatment may be performed at a temperature higher than the curing temperature of the resin.
  • the rewiring 501 can be easily formed. Further, in the step of forming the separation region 505, the resin which is the material of the separation region 505 may be completely filled in the recess 503 as shown in FIG. 22B, and a cavity is formed in the resin in the recess 503. May be good.
  • a step of forming the rewiring 501 on the surface 505a of the separation region 505 is performed.
  • This step corresponds to the back side wiring arrangement step of arranging the rewiring 501 on the back side of the semiconductor substrate 110.
  • the rewiring 501 is formed as a laminated film of, for example, a barrier layer made of Ti and a wiring layer made of Cu.
  • a known method such as a semi-additive method, a subtractive method, or a damascene method is used.
  • the rewiring 501 is preferably arranged so as to overlap the recess 503 as a whole in a plan view, but a part of the rewiring 501 may be arranged so as not to overlap the recess 503 in a plan view.
  • a step of forming the protective film 515 is performed.
  • a coating method or a laminating method is used, and a film is formed with a photosensitive insulating resin. Then, the region of the formation portion of the connection terminal 182 is opened in the formed film by the lithography method, and the opening 515a is formed.
  • connection terminal 182 is arranged in the opening 515a of the protective film 515.
  • the semiconductor device 10A is manufactured by the above method.
  • a semiconductor substrate made of Si is excellent in flatness, mechanical strength, and microfabrication, but on the other hand, since it is not an insulator, a parasitic element is generated between the semiconductor substrate and the rewiring or through electrode, and signal transmission characteristics are exhibited. Has the problem of deterioration.
  • a method of using a low dielectric constant material for the liner film which is an insulating film arranged between the semiconductor substrate and the rewiring or thickening the liner film for example, Japanese Patent Application Laid-Open No. 2010-205990.
  • Japanese Patent Laid-Open No. Japanese Patent Application Laid-Open No.
  • a method of reducing parasitic capacitance by digging into the substrate around the through electrode for example, Japanese Patent Application Laid-Open No. 2015-153930
  • the liner film since the liner film becomes thicker, the tip becomes thicker and the weight increases accordingly. This is disadvantageous for high integration of semiconductor devices. Further, when the chip becomes thick, in the case of a configuration having a through electrode, the manufacturing difficulty of the through electrode becomes high, which leads to an increase in cost and a decrease in yield. Further, according to the latter method of digging down the substrate, it is possible to reduce the capacity around the through electrode, but the capacity reduction for rewiring is not considered.
  • the recess 503 is formed in the semiconductor substrate 110, the separation region 505 made of the insulating resin is arranged in the recess 503 and on the back surface 110a of the semiconductor substrate 110, and the separation region 505 is formed on the separation region 505.
  • the rewiring 501 is provided. According to such a configuration, the parasitic capacitance (capacity between wiring boards) between the rewiring 501 and the semiconductor substrate 110 can be reduced without increasing the thickness of the chip and significantly reducing the mechanical strength of the chip. Can be done.
  • the weight of the chip can be reduced. As described above, since the chip can be made thinner and lighter, a configuration suitable for high integration can be obtained.
  • the capacity between the wiring boards can be effectively reduced by forming a gap in the recessed inner region portion 511, which is a portion formed in the concave portion 503.
  • the rewiring 501 is provided so that at least a part thereof overlaps the recess 503 in a plan view. According to such a configuration, the capacitance between wiring boards can be reduced. In particular, in the present embodiment, since the rewiring 501 is provided so that most of the rewiring 501 overlaps the recess 503 in a plan view, the capacitance between the wiring boards can be effectively reduced. The fact that such an effect can be obtained will be described using the results of a simulation regarding the capacitance between wiring boards.
  • FIG. 24A is a diagram showing the configuration used in this simulation and the dimensions of each part in this configuration.
  • a configuration is used in which the separation region 505 is formed in the portion of the semiconductor substrate 110 including the recess 503, and the rewiring 501 is arranged at a position above the recess 503.
  • the rewiring 501 has a thickness of 1.5 ⁇ m and a width of 3 ⁇ m.
  • the vertical and horizontal dimensions of the semiconductor substrate 110 are 20 ⁇ m, respectively, and the thickness of the surface layer region portion 512 of the separation region 505 is 2 ⁇ m.
  • this configuration the configuration shown in FIG. 24B is compared, and the recess depth A1 which is the depth of the recess 503 with respect to the back surface 110a of the semiconductor substrate 110 and the recess depth A1.
  • a simple calculation was performed on the change in the capacitance between the wiring boards when the dimensions of the recess width A2, which is the width of the recess 503, were changed.
  • the semiconductor substrate 110 is a silicon substrate, and the separation region 505 is made of SiO 2 .
  • the configuration to be compared is a configuration in which the recess 503 is not formed in this configuration. That is, the configuration to be compared is a configuration in which the separation region 505 is formed as a single film having a film thickness of 2 ⁇ m on the back surface 110a of the semiconductor substrate 110.
  • FIG. 25 shows the result of this simulation.
  • the case A in which the recess depth A1 and the recess width A2 are both 0 ⁇ m is the configuration to be compared.
  • Cases B to E show the amount of decrease in the capacitance between the wiring boards with respect to the case A as a difference (%) when the values of the recess depth A1 and the recess width A2 in this configuration are changed.
  • the capacitance between the wiring boards is reduced by locating the recess 503 below the rewiring 501. Further, it can be seen that the capacitance between the wiring boards decreases as the values of the recess depth A1 and the recess width A2 increase. In particular, it can be seen that the capacitance between the wiring boards can be effectively reduced by increasing the value of the recess width A2. Therefore, it can be said that it is preferable to make the width of the recess 503 (recess width A2) wider than the width of the rewiring 501 in order to obtain the effect of reducing the capacitance between the wiring boards.
  • the relationship between the rewiring 501 and the recess 503 it is preferable that 50% or more of the formed region of the rewiring 501 overlaps the recess 503 in a plan view. Further, it is more preferable that 100% of the formed region of the rewiring 501 overlaps the recess 503 in a plan view. Further, in a plan view, 100% of the forming region of the rewiring 501 overlaps the recess 503, and the forming region of the recess 503 is wider than the forming region of the rewiring 501.
  • the protruding configuration is more preferable.
  • [Modification example] A modified example of the semiconductor device 10A according to the seventh embodiment of the present disclosure will be described. As shown in FIG. 26A, in the configuration of the first modification, the depth (recess depth) of the recess 503 of the semiconductor substrate 110 differs depending on the location. That is, as the recess 503, a plurality of types of recesses 503 having different depths are formed.
  • first recess 503A having a relatively shallow depth
  • second recess 503B having a relatively deep depth.
  • the first recess 503A has a recess depth of a first depth B1
  • the second recess 503B has a recess depth of a second depth B2 that is deeper than the first depth B1.
  • the depth of the recess 503 can be changed according to the application / function of the rewiring 501 located above the recess 503.
  • the depth of the recess is relatively deep, and the power supply wiring that does not particularly require high signal transmission performance.
  • the recess 503 formed below the rewiring 501 used in the above can have a relatively shallow recess depth. As a result, it is possible to effectively reduce the capacitance between the wiring boards with respect to the rewiring 501 for improving the signal transmission performance while maintaining the mechanical strength of the semiconductor substrate 110.
  • the recess depth of the recess 503 is set so that a thickness of at least 2 ⁇ m is secured for the portion forming the bottom of the recess 503 on the surface side of the semiconductor substrate 110. Is preferable.
  • the height of the wall portion 110b of the semiconductor substrate 110 differs depending on the location. Specifically, in the semiconductor substrate 110, the height H1 of the wall portion 110bX located below the rewiring 501 is lower than the height H2 of the wall portion 110bY located in a region other than the formation region of the rewiring 501. ing. The height of the wall portion 110b is the height of the recess 503 with respect to the bottom surface 503b.
  • the distance between the rewiring 501 and the semiconductor substrate 110 can be increased, and the formation region of the separation region 505 can be widened by the amount that the wall portion 110b is lowered. As a result, the capacitance between the wiring boards can be effectively reduced.
  • the semiconductor device 10B of the eighth embodiment of the present disclosure differs from the semiconductor device 10A of the seventh embodiment in that it mainly has a penetrating via 520.
  • FIG. 27 is a cross-sectional view showing a configuration example of the semiconductor device according to the eighth embodiment of the present disclosure.
  • the semiconductor device 10B according to the present embodiment has a semiconductor substrate 110 in which the semiconductor element 521 and the surface side wiring 522 connected to the semiconductor element 521 are arranged on the surface 110c side, and the back surface of the semiconductor substrate 110. It has a rewiring 501 arranged on the 110a side and a separation region 505 arranged between the semiconductor substrate 110 and the rewiring 501.
  • the front surface side wiring 522 is arranged in the wiring layer 523 as a wiring region formed on the back surface 110a side of the semiconductor substrate 110.
  • the semiconductor device 10B is formed of a through electrode 525 as a through wiring arranged in a through hole formed in the semiconductor substrate 110 and connecting the surface side wiring 522 and the rewiring 501, and a through electrode 525 made of an insulating material. It has a liner film 526 that covers at least a part of the above and is interposed between the through electrode 525 and the separation region 505.
  • the wiring layer 523 is formed on the front surface side of the semiconductor substrate 110
  • the rewiring 501 is formed on the back surface side of the semiconductor substrate 110. It has a through electrode 525 that connects 523 and the rewiring 501 on the back surface side.
  • the through electrode 525 is formed from the surface 110c side, that is, the wiring layer 523 side with respect to the semiconductor substrate 110.
  • the semiconductor device 10B has a so-called viamidol structure with respect to the penetrating via 520.
  • the type of the semiconductor element 521 provided on the surface side of the semiconductor substrate 110 is not limited.
  • the semiconductor element 521 is, for example, a circuit element that performs signal processing, a memory, a photoelectric conversion element such as an image sensor, or the like.
  • the wiring layer 523 has an insulating film 524 and a surface-side wiring 522 that transmits signals of elements included in the above-mentioned processing circuit and the like.
  • the wiring layer 523 is a layer having a laminated structure having a plurality of 522 layers laminated via the insulating film 524.
  • the insulating film 524 is, for example, a SiO 2 film, a SiN film, a SiOC film, a SiCN film, a Low-k film, or the like.
  • the surface side wiring 522 is formed of a metal material such as Cu or Ti, similarly to the rewiring 501.
  • the wiring layer 523 is not limited to the laminated wiring layer and may be a wiring layer having a single layer structure.
  • the through silicon via 525 is a wiring portion formed in a columnar shape with the thickness direction of the semiconductor substrate 110 as the longitudinal direction.
  • the through electrode 525 is provided in a state of penetrating the through hole 110d formed in the semiconductor substrate 110.
  • the through silicon via 525 projects one end side of the semiconductor substrate 110 on the surface 110c side from the surface 110c and is electrically connected to the surface side wiring 522.
  • the through electrode 525 positions the other end side of the semiconductor substrate 110, which is the back surface 110a side, on substantially the same horizontal plane as the back surface 110a.
  • the through silicon via 525 is made of the same material as the surface side wiring 522. However, the through electrode 525 may be made of a material different from that of the surface side wiring 522.
  • the through hole 110d for arranging the through electrode 525 is formed at the forming portion of the recess 503. That is, the through hole 110d opens facing the surface 110c of the semiconductor substrate 110 and opens facing the bottom surface 503b of the recess 503, and penetrates the bottom portion 110e of the recess 503 forming the bottom surface 503b. Therefore, the through electrode 525 is formed so as to protrude from the bottom surface 503b into the recess 503. Therefore, around the through electrode 525, the recessed inner region portion 511 of the separation region 505 exists via the liner film 526. In the semiconductor substrate 110, the through hole 110d through which the through electrode 525 penetrates may be formed in a portion other than the formation portion of the recess 503.
  • the liner film 526 is formed of, for example, an insulating film such as a SiO 2 film.
  • the liner film 526 covers substantially the entire portion of the through electrode 525 other than the portion protruding from the surface 110c of the semiconductor substrate 110.
  • the liner film 526 has a side surface portion 526a that covers the outer peripheral side surface of the through electrode 525, and an end surface portion 526b that covers the end surface of the through electrode 525 on the rewiring 501 side.
  • the recessed portion 503 of the semiconductor substrate 110 is filled and the separation region 505 covering the wall portion 110b is formed, and the separation region 505 is formed.
  • a rewiring 501 is formed on the top, and a connection terminal 182 and a protective film 515 are formed.
  • the rewiring 501 electrically connected to the through electrode 525 penetrates the portion of the separation region 505 on the surface 505a side and the end face portion 526b of the liner film 526 to the end face portion of the through electrode 525.
  • the connected wiring connection portion 501a is formed.
  • the depth of the recess 503 is set so that a thickness of at least 2 ⁇ m is secured for the bottom 110e of the semiconductor substrate 110. This is based on the viewpoint of ensuring the strength of the semiconductor substrate 110 and the viewpoint of avoiding the characteristic change of the semiconductor element 521 due to the influence of stress due to the deformation of the semiconductor substrate 110.
  • FIGS. 28 and 29 are views showing an example of a method for manufacturing the semiconductor device 10B according to the eighth embodiment of the present disclosure.
  • the existing technique of viamidol is used as the forming process of the penetrating via 520.
  • a through electrode 525 and a wiring layer 523 are formed on the semiconductor substrate 110X which is the semiconductor substrate 110. That is, after the semiconductor element 521 is formed on the surface 110c side of the semiconductor substrate 110X, the via hole 110f is formed on the semiconductor substrate 110X by etching or the like from the surface 110c side, and the liner film 526 is formed in the via hole 110f and then penetrates.
  • the electrode 525 is formed.
  • the wiring layer 523 is formed on the surface 110c side of the semiconductor substrate 110X so that the surface side wiring 522 is connected to the through electrode 525.
  • the semiconductor substrate 110X is thinned by grinding the semiconductor substrate 110X from the back surface 110 g side so that the through electrode 525 is not exposed. Then, the semiconductor substrate 110X is further thinned by dry etching or wet etching so that the selection ratio with the liner film 526 can be obtained. As a result, a structure is obtained in which the end portion of the through electrode 525 covered with the liner film 526 is exposed from the back surface 110a of the semiconductor substrate 110.
  • the semiconductor substrate 110X is thinned so that the thickness of the semiconductor substrate 110 is about 10 to 300 ⁇ m. Further, the amount of protrusion of the through electrode 525 from the back surface 110a of the semiconductor substrate 110 is preferably about 0.3 to 10 ⁇ m so as not to interfere with the next step.
  • a step of forming a recess 503 on the back surface 110a side of the semiconductor substrate 110 is performed by photolithography and dry etching.
  • the semiconductor substrate 110 by etching the semiconductor substrate 110 so that the selection ratio can be obtained from the liner film 526 of the through electrode 525, the recess 503 can be formed around the through electrode 525 without exposing the through electrode 525.
  • a step of forming the separation region 505 is performed in the same manner as in the case of the seventh embodiment.
  • an opening 527 for connecting the rewiring 501 is formed on the upper side of the through electrode 525 by photolithography and dry etching.
  • the opening 527 is formed from the surface 505a side of the separation region 505 to the separation region 505 and the liner film 526 located above the through electrode 525.
  • the opening 527 is formed within the range of the end face of the through electrode 525 in a plan view.
  • a step of forming the rewiring 501 on the surface 505a of the separation region 505 is performed in the same manner as in the case of the seventh embodiment.
  • the rewiring 501 (wiring connection portion 501a) is also formed in the opening 527 formed on the through electrode 525, and the through electrode 525 and the rewiring 501 are made conductive.
  • the protective film 515 and the connection terminal 182 are formed in the same manner as in the case of the seventh embodiment.
  • the semiconductor device 10B is manufactured by the above method.
  • the semiconductor device 10B of the present embodiment in the configuration having the through electrode 525 connecting the front surface side wiring 522 on the front surface 110c side and the rewiring 501 on the back surface 110a side of the semiconductor substrate 110, the inside of the recess 503. Further, by arranging the separation region 505 on the back surface 110a of the semiconductor substrate 110, the effect of reducing the capacitance between the wiring boards can be obtained. Further, in the configuration in which the semiconductor element 521 is formed on the surface 110c side of the semiconductor substrate 110, the effect of reducing the capacitance between the wiring boards can be obtained without deteriorating the characteristics of the semiconductor element 521. Further, it is not necessary to consider the sparse and dense difference of the penetrating via 520 when forming the separation region 505.
  • the recess 503 of the semiconductor substrate 110 is formed around the through electrode 525. That is, the penetrating via 520 is formed in the recess 503. According to such a configuration, it is possible to reduce not only the parasitic capacitance between the rewiring 501 and the rewiring 501 but also the parasitic capacitance between the through electrode 525 and the semiconductor substrate 110.
  • the semiconductor device 10C of the ninth embodiment of the present disclosure differs from the semiconductor device 10B of the eighth embodiment in the configuration of the penetration via 520.
  • FIG. 30 is a cross-sectional view showing a configuration example of the semiconductor device according to the ninth embodiment of the present disclosure.
  • the through electrodes 535 constituting the through via 520 are formed from the back surface 110a side of the semiconductor substrate 110. Further, the through electrode 535 is made of the same material as the rewiring 501.
  • the semiconductor device 10C has a so-called via last structure with respect to the penetrating via 520.
  • the through silicon via 520 according to the present embodiment does not have the liner film 526 according to the eighth embodiment, and the through electrode 535 is directly covered by the recessed inner region portion 511 of the separation region 505 in the recessed portion 503. There is.
  • the liner film 526 is made of the same material as the separation region 505.
  • FIG. 31 shows the layout of each configuration in the semiconductor device 10C of the present embodiment in a plan view.
  • the protective film 515 is not shown, and the portion where the recess 503 is formed is shown as a light ink portion for convenience.
  • the alternate long and short dash line C1 indicates the boundary between the scribe region 507 and the chip region 508.
  • the through electrode 535 and the connection terminal 182 are connected by the rewiring 501.
  • the shape of the rewiring 501 connecting them is appropriately different.
  • a recess 503 is formed on the lower side of the rewiring 501 and the connection terminal 182 in a range larger than the width or the outer diameter thereof.
  • the through electrode 535 is formed in the recess 503, and the through electrode 535 is surrounded by the separation region 505 (see FIG. 30).
  • the formation range of the recess 503 has a shape that borders the outer shape of the connection terminal 182 and the rewiring 501, and extends beyond the formation range of the connection terminal 182 and the rewiring 501.
  • recesses 503 are formed in all the wiring connection structures 540 with respect to the wiring connection structure 540 of the combination consisting of the connection terminal 182, the through electrodes 535, and the rewiring 501 connecting them.
  • the recess 503 may be formed with respect to some wiring connection structures 540.
  • the semiconductor element 521 and the wiring layer 523 are formed on the semiconductor substrate 110X which is the semiconductor substrate 110.
  • the semiconductor substrate 110X is thinned by grinding, dry etching, or wet etching from the back surface 110 g side.
  • the semiconductor substrate 110 has a thickness of about 10 to 300 ⁇ m.
  • a step of forming the first recess 531 on the back surface 110a side of the semiconductor substrate 110 is performed by photolithography and dry etching.
  • the first recess 531 is formed at a predetermined depth at the formation site of the through electrode 535 so as to partially cut off the semiconductor substrate 110 in the thickness direction.
  • the first recess 531 is formed with an inner diameter larger than the outer diameter of the through electrode 535 so as to form a circular shape in a plan view, for example.
  • a step of forming a recess 503 on the back surface 110a side of the semiconductor substrate 110 is performed by photolithography and dry etching.
  • the recess 503 is formed so that the formation range of the recess 503 includes the formation portion of the first recess 531.
  • the processing amount of the semiconductor substrate 110 that is, the depth of the recess 503 is adjusted so that the forming portion of the first recess 531 penetrates the semiconductor substrate 110.
  • the depth of the recess 503 is preferably set so that a thickness of at least 2 ⁇ m is secured for the bottom 110e of the semiconductor substrate 110.
  • a through hole 110h for exposing the insulating film 524 of the wiring layer 523 is formed at a position corresponding to the formation portion of the first recess 531 on the bottom 110e of the semiconductor substrate 110.
  • the hole portion 532 for forming the through electrode 535 is formed in the same manner as in the case of the seventh embodiment.
  • the separation region 505 is also formed in the through hole 110h.
  • the hole portion 532 is formed at a position corresponding to the formation portion of the through hole 110h.
  • the hole portion 532 is formed as a portion that penetrates the separation region 505 and has the portion of the insulating film 524 on the semiconductor substrate 110 side removed.
  • the hole portion 532 is formed so that the portion of the separation region 505 remains on the inner peripheral side of the through hole 110h.
  • a method for processing the hole portion 532 for example, dry etching can be adopted. Further, when a photosensitive material is used as the material of the separation region 505 and the material of the insulating film 524, photolithography can be selected for processing these materials.
  • a step of forming the rewiring 501 on the surface 505a of the separation region 505 is performed in the same manner as in the case of the seventh embodiment.
  • a through electrode 535 is formed in the hole portion 532, and the surface side wiring 522 and the rewiring 501 are made conductive.
  • the back surface side wiring arrangement step of arranging the rewiring 501 on the back surface 110a side of the semiconductor substrate 110 and the through wiring 535 of arranging the through electrodes 535 connecting the front surface side wiring 522 and the rewiring 501 to each other are arranged.
  • the placement process and the placement process will be performed at the same time (as one process).
  • the protective film 515 and the connection terminal 182 are formed in the same manner as in the case of the seventh embodiment.
  • the semiconductor device 10C is manufactured by the above method.
  • the same effect as that of the semiconductor device 10B according to the eighth embodiment can be obtained, and the structure of the penetrating via 520 is configured as compared with the semiconductor device 10B. It can be simple. This makes it possible to reduce the man-hours in the manufacturing process.
  • the semiconductor device 10D of the tenth embodiment of the present disclosure is different from the semiconductor device 10C of the ninth embodiment in the aspect of forming the recess 503 in a plan view.
  • FIG. 34 shows the layout of each configuration in the semiconductor device 10D of the present embodiment in a plan view.
  • the protective film 515 is not shown, and the portion where the recess 503 is formed is shown as a light ink portion.
  • the recess 503 is formed so as to overlap the plurality of rewiring 501s in a plan view.
  • a plurality of wiring connection structures 540 including the rewiring 501 are arranged in one recess 503.
  • a recess 503D is formed that includes a portion of one wiring connection structure 540.
  • the same effect as that of the semiconductor device 10B according to the ninth embodiment can be obtained, and the design of the recess 503 when the patterns related to the wiring connection structure 540 are densely packed.
  • the restrictions can be relaxed. Thereby, a configuration advantageous for high integration can be obtained.
  • the semiconductor device 10E of the eleventh embodiment of the present disclosure is different from the semiconductor device 10C of the ninth embodiment in the aspect of forming the recess 503 in a plan view.
  • FIG. 35 shows the layout of each configuration of the semiconductor device 10E of the present embodiment in a plan view.
  • the protective film 515 is not shown, and the portion where the recess 503 is formed is shown as a light ink portion.
  • the recess 503 is formed so as to form a polygonal or circular periodic structure in a plan view. That is, the semiconductor device 10E has a large number of recesses 503 formed in a periodic arrangement.
  • the recess 503 is formed by arranging a honeycomb structure which is a large number of hexagonal periodic structures as a periodic arrangement. That is, in the semiconductor device 10E, a large number of recesses 503 having a hexagonal shape in a plan view are periodically arranged and formed on the semiconductor substrate 110.
  • the recesses 503 are periodically arranged and formed in the entire area of the chip region 508, but the recesses 503 may be formed in a part of the chip region 508. Further, in the example shown in FIG. 35, a part of the wiring connection structure 540 is formed in a region other than the formation region of the recess 503, but from the viewpoint of reducing the capacitance between the wiring boards, as shown in FIG. 35. , The through electrode 535 is preferably formed in the formation region of the recess 503. However, the through silicon via 535 may also be formed in a region other than the region where the recess 503 is formed.
  • the same effect as that of the semiconductor device 10B according to the ninth embodiment can be obtained, and the following effects can be obtained. That is, according to the mode of forming the recess 503 according to the present embodiment, the stress can be dispersed, the strength of the semiconductor substrate 110 can be maintained and secured, and the recess 503 can be formed relatively deeply. It becomes. As a result, the capacitance between the wiring boards can be effectively reduced, and the weight of the chip as the semiconductor device 10E can be reduced and the mechanical strength can be maintained and secured at the same time.
  • the specific gravity of the acrylic resin is about 1/2 that of the semiconductor substrate 110 made of silicon
  • a volume portion of about 60% of the volume of the semiconductor substrate 110 is removed to reduce the volume of the recess 503.
  • Modification example A modified example of the semiconductor device 10E according to the eleventh embodiment of the present disclosure will be described.
  • various shapes such as a polygonal shape such as a quadrangular shape and a pentagonal shape, and a circular shape and an elliptical shape can be adopted.
  • the recess 503 may be formed by arranging a large number of triangular periodic structures as a periodic arrangement. In this way, a large number of recesses 503 having a triangular shape in a plan view may be periodically arranged and formed on the semiconductor substrate 110.
  • the recess 503 may be formed by arranging a large number of circular periodic structures as a periodic arrangement. In this way, a large number of concave portions 503 having a circular shape in a plan view may be periodically arranged and formed on the semiconductor substrate 110.
  • the technology according to the present disclosure can be applied to various products.
  • the present technology may be realized as an image pickup device mounted on an image pickup device such as a camera.
  • FIG. 38 is a block diagram showing a schematic configuration example of a camera which is an example of an imaging device to which the present technology can be applied.
  • the camera 1000 in the figure includes a lens 1001, an image pickup element 1002, an image pickup control unit 1003, a lens drive unit 1004, an image processing unit 1005, an operation input unit 1006, a frame memory 1007, a display unit 1008, and the like.
  • a recording unit 1009 is provided.
  • the lens 1001 is a photographing lens of the camera 1000.
  • the lens 1001 collects light from the subject and causes the light to be incident on the image pickup device 1002 described later to form an image of the subject.
  • the image sensor 1002 is a semiconductor element that captures light from a subject focused by the lens 1001.
  • the image sensor 1002 generates an analog image signal according to the irradiated light, converts it into a digital image signal, and outputs the signal.
  • the image pickup control unit 1003 controls the image pickup in the image pickup device 1002.
  • the image pickup control unit 1003 controls the image pickup device 1002 by generating a control signal and outputting the control signal to the image pickup device 1002. Further, the image pickup control unit 1003 can perform autofocus on the camera 1000 based on the image signal output from the image pickup device 1002.
  • the autofocus is a system that detects the focal position of the lens 1001 and automatically adjusts it.
  • a method (image plane phase difference autofocus) in which the image plane phase difference is detected by the phase difference pixels arranged in the image sensor 1002 to detect the focal position can be used. It is also possible to apply a method (contrast autofocus) of detecting the position where the contrast of the image is highest as the focal position.
  • the image pickup control unit 1003 adjusts the position of the lens 1001 via the lens drive unit 1004 based on the detected focus position, and performs autofocus.
  • the image pickup control unit 1003 can be configured by, for example, a DSP (Digital Signal Processor) equipped with firmware.
  • DSP Digital Signal Processor
  • the lens driving unit 1004 drives the lens 1001 based on the control of the imaging control unit 1003.
  • the lens driving unit 1004 can drive the lens 1001 by changing the position of the lens 1001 using a built-in motor.
  • the image processing unit 1005 processes the image signal generated by the image sensor 1002. This processing includes, for example, demosaic to generate an image signal of a color that is insufficient among the image signals corresponding to red, green, and blue for each pixel, noise reduction to remove noise of the image signal, and coding of the image signal. Applicable.
  • the image processing unit 1005 can be configured by, for example, a microcomputer equipped with firmware.
  • the operation input unit 1006 receives the operation input from the user of the camera 1000.
  • a push button or a touch panel can be used for the operation input unit 1006.
  • the operation input received by the operation input unit 1006 is transmitted to the image pickup control unit 1003 and the image processing unit 1005. After that, processing according to the operation input, for example, processing such as imaging of the subject is activated.
  • the frame memory 1007 is a memory that stores a frame that is an image signal for one screen.
  • the frame memory 1007 is controlled by the image processing unit 1005 and holds frames in the process of image processing.
  • the display unit 1008 displays the image processed by the image processing unit 1005.
  • a liquid crystal panel can be used.
  • the recording unit 1009 records the image processed by the image processing unit 1005.
  • a memory card or a hard disk can be used for the recording unit 1009.
  • the cameras to which this disclosure can be applied have been described above.
  • the present technology can be applied to the image pickup device 1002 among the configurations described above.
  • the image pickup device 10 described with reference to FIG. 1 can be applied to the image pickup device 1002.
  • the signal delay time can be shortened, and high-speed imaging can be performed.
  • the configuration of the image pickup apparatus 10 of the fourth embodiment can be combined with other embodiments. Specifically, the separation region 153 of FIG. 11 can be applied to the semiconductor substrate 110 of FIG.
  • the configuration of the image pickup apparatus 10 of the fifth embodiment can be combined with other embodiments.
  • the separation region 154 of FIG. 15 can be applied to the semiconductor substrate 110 of FIG.
  • the present technology can have the following configurations.
  • a semiconductor substrate on which a semiconductor element and surface-side wiring connected to the semiconductor element are arranged on the surface side, and a semiconductor substrate.
  • the back side wiring arranged on the back side of the semiconductor substrate and A semiconductor device including a separation region arranged between the semiconductor substrate and the wiring on the back surface side.
  • the semiconductor device according to (1) above, wherein the separation region is made of a resin.
  • the semiconductor device according to (3) above, wherein the separation region is made of a photosensitive resin.
  • a through hole arranged in the through hole formed in the semiconductor substrate is further provided to connect the front surface side wiring and the back surface side wiring, and the separation region is a hole covering the inner peripheral surface of the through hole.
  • the semiconductor according to (14) which has an inner separation region portion and a back surface side separation region portion formed on the back surface side of the semiconductor substrate, and the void is formed in the back surface side separation region portion.
  • Device. (16) The semiconductor device according to (2), wherein the separation region is further arranged between the semiconductor substrate and the through wiring.
  • the semiconductor device according to (2) or (16), wherein the separation region is used as a mask during etching for forming the through hole in the semiconductor substrate.
  • the semiconductor element is a photoelectric conversion element that performs photoelectric conversion of incident light.
  • the back side wiring arrangement step of arranging the back side wiring on the back side of the semiconductor substrate and A method for manufacturing a semiconductor device, comprising a through wiring arrangement step of arranging a through wiring for connecting the front surface side wiring and the back surface side wiring in the formed through hole.
  • Imaging device 100 pixels 110, 130 Semiconductor substrate 120, 140 Wiring area 121, 141 Insulation layer 122, 142 Wiring layer 150 to 154, 156 Separation area 155 Void 156a In-hole separation area 156b Back side separation area 160 Penetration via 161 168 Through hole 162 Insulation film 163 Barrier layer 164 Seed layer 165 Back side wiring 166 Recessed 169 Penetration wiring 180 Protective film 182 Connection terminal 501 Rewiring (back side wiring) 503 Recess 505 Separation area 520 Through via 521 Semiconductor element 522 Surface side wiring 523 Wiring layer 525 535 Through electrode 526 Liner film 1002 Image sensor

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Abstract

半導体基板の裏面側に配置される配線の寄生容量を低減する。　半導体装置は、半導体基板、裏面側配線、貫通配線および分離領域を具備する。その半導体基板は、表面側に半導体素子およびその半導体素子に接続される表面側配線が配置される。その裏面側配線は、その半導体基板の裏面側に配置される。その貫通配線は、その半導体基板に形成された貫通孔に配置されてその表面側配線およびその裏面側配線を接続する。その分離領域は、その半導体基板およびその裏面側配線の間に配置される。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。詳しくは、半導体基板を貫通する配線を備える半導体装置および当該半導体装置の製造方法に関する。
　従来、ＣＳＰ（Chip Size Package）等の半導体チップのサイズに縮小された半導体パッケージに構成された半導体装置が使用されている。例えば、シリコン半導体基板の第１の主面（表面）上に撮像素子が形成され、第２の主面（裏面）に外部端子を構成する半田ボールが配置される固体撮像装置が使用されている（例えば、特許文献１参照。）。この固体撮像装置は、シリコン半導体基板の第１の主面から第２の主面に貫通して形成される貫通孔が配置される。この貫通孔には貫通電極が配置され、この貫通電極を介して第１の主面上の撮像素子に接続される内部電極と半田ボールとが電気的に接続される。
特開２０１０－２５１５５８号公報
　上述の従来技術では、貫通電極の寄生容量が大きいという問題がある。上述の従来技術の貫通電極は、貫通孔および第２の主面上に絶縁膜を介して配置される。この絶縁膜を介して隣接するシリコン半導体基板との間の寄生容量により信号の伝播遅延を生じる。特に、第２の主面上に配置される貫通電極、すなわち、貫通孔の端部から半田ボールに展延される再配線と称される配線部分は比較的広い面積に構成されるため寄生容量が増加する。このため、信号の伝播遅延が増加し、信号の伝送速度が低下するという問題がある。こうした問題は、半導体基板に貫通電極が形成されていない構成においても、半導体基板と再配線との間の寄生容量に起因して生じ得る。
　本開示は、上述した問題点に鑑みてなされたものであり、半導体基板の裏面側に配置される配線の寄生容量を低減することができ、信号伝送特性を改善することができる半導体装置および半導体装置の製造方法を提供することを目的としている。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、表面側に半導体素子および当該半導体素子に接続される表面側配線が配置される半導体基板と、上記半導体基板の裏面側に配置される裏面側配線と、上記半導体基板および上記裏面側配線の間に配置される分離領域とを具備する半導体装置である。
　また、この第１の態様において、上記半導体基板に形成された貫通孔に配置されて上記表面側配線および上記裏面側配線を接続する貫通配線を具備してもよい。
　また、この第１の態様において、上記分離領域は、樹脂により構成されてもよい。
　また、この第１の態様において、上記分離領域は、感光性樹脂により構成されてもよい。
　また、この第１の態様において、上記分離領域は、無機材料により構成されてもよい。
　また、この第１の態様において、上記分離領域は、５μｍ以上の厚さに構成されてもよい。
　また、この第１の態様において、上記分離領域は、上記半導体基板の裏面側に形成された凹部に配置されてもよい。
　また、この第１の態様において、上記分離領域は、空隙を有してもよい。
　また、この第１の態様において、上記裏面側配線は、平面視で少なくとも一部を上記凹部に重ねるように設けられてもよい。
　また、この第１の態様において、上記凹部として、深さが異なる複数種類の凹部が形成されていてもよい。
　また、この第１の態様において、上記凹部は、平面視で複数の上記裏面側配線と重なるように形成されていてもよい。
　また、この第１の態様において、上記凹部は、平面視で多角形状または円形状の周期構造をなすように形成されていてもよい。
　また、この第１の態様において、上記半導体基板に形成された貫通孔に配置されて上記表面側配線および上記裏面側配線を接続する貫通配線と、絶縁性材料により形成され、上記貫通配線の少なくとも一部を覆うとともに上記貫通配線と上記分離領域との間に介在するライナー膜と、を有してもよい。
　また、この第１の態様において、上記半導体基板に形成された貫通孔に配置されて上記表面側配線および上記裏面側配線を接続する貫通配線をさらに具備し、上記分離領域は、上記貫通孔の内周面を覆う孔内分離領域部と、上記半導体基板の裏面側に形成された裏面側分離領域部と、を有し、上記空隙は、前裏面側分離領域部に形成されてもよい。
　また、この第１の態様において、上記分離領域は、上記半導体基板および上記貫通配線の間にさらに配置されてもよい。
　また、この第１の態様において、上記分離領域は、上記半導体基板に上記貫通孔を形成するエッチングの際にマスクとして使用されてもよい。
　また、この第１の態様において、上記裏面側配線を絶縁する絶縁膜をさらに具備してもよい。
　また、この第１の態様において、上記半導体素子は、入射光の光電変換を行う光電変換素子であってもよい。
　また、本開示の第２の態様は、表面側に半導体素子および当該半導体素子に接続される表面側配線が配置された半導体基板の裏面側に分離領域を配置する分離領域配置工程と、上記半導体基板に貫通孔を形成する貫通孔形成工程と、上記半導体基板の裏面側に裏面側配線を配置する裏面側配線配置工程と、上記形成された貫通孔に上記表面側配線および上記裏面側配線を接続する貫通配線を配置する貫通配線配置工程とを具備する半導体装置の製造方法である。
　本開示の態様により、半導体基板および裏面側配線との間に分離領域が配置されるという作用をもたらす。裏面側配線の半導体基板からの離隔が想定される。
本開示の実施の形態に係る撮像装置の構成例を示す図である。 本開示の第１の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第２の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第２の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第３の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第３の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第３の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第４の実施の形態に係る半導体基板の裏面側の構成例を示す平面図である。 本開示の第４の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第４の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第５の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第５の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第６の実施の形態に係る半導体基板の裏面側の構成例を示す図である。 本開示の第６の実施の形態に係る半導体基板の裏面側の構成例を示す平面図である。 本開示の第６の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第６の実施の形態に係る撮像装置の製造方法の一例を示す図である。 本開示の第７の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第７の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第７の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第７の実施の形態に係る半導体装置による効果に関するシミュレーションについての説明図である。 本開示の第７の実施の形態に係る半導体装置による効果に関するシミュレーションについての結果を示す表である。 本開示の第７の実施の形態に係る半導体装置の構成の変形例を示す図である。 本開示の第８の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第８の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第８の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第９の実施の形態に係る半導体装置の構成例を示す図である。 本開示の第９の実施の形態に係る半導体装置の構成例を示す平面図である。 本開示の第９の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第９の実施の形態に係る半導体装置の製造方法の一例を示す図である。 本開示の第１０の実施の形態に係る半導体装置の構成例を示す平面図である。 本開示の第１１の実施の形態に係る半導体装置の構成例を示す平面図である。 本開示の第１１の実施の形態に係る半導体装置の構成の変形例１を示す平面図である。 本開示の第１１の実施の形態に係る半導体装置の構成の変形例２を示す平面図である。 本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。
　次に、図面を参照して、本開示を実施するための形態（以下、実施の形態と称する）を説明する。以下の図面において、同一または類似の部分には同一または類似の符号を付している。また、以下の順序で実施の形態の説明を行う。
　１．第１の実施の形態
　２．第２の実施の形態
　３．第３の実施の形態
　４．第４の実施の形態
　５．第５の実施の形態
　６．第６の実施の形態
　７．第７の実施の形態
　８．第８の実施の形態
　９．第９の実施の形態
　１０．第１０の実施の形態
　１１．第１１の実施の形態
　１２．カメラへの応用例
　＜１．第１の実施の形態＞
　［撮像素子の構成］
　図１は、本開示の実施の形態に係る撮像装置の構成例を示す図である。同図は、本開示の形態に係る半導体装置の一例である撮像装置１０の構成例を表す図である。同図の撮像装置１０を例に挙げて本開示の実施の形態に係る半導体装置を説明する。
　撮像装置１０は、半導体基板１３０と、配線領域１４０と、透明基板１７２と、接着剤１７１と、半導体基板１１０と、配線領域１２０とを備える。
　撮像装置１０は、半導体基板１３０および１１０の２つの半導体基板が貼り合わされて構成される。半導体基板１３０は、入射光に基づいて画像信号を生成する撮像素子を構成する。撮像素子には、複数の画素１００が配置される。この画素１００は、入射光の光電変換を行う光電変換部を備える。この光電変換部は、フォトダイオードにより構成することができる。また、画素１００には、光電変換により生成された電荷に応じた画像信号を生成する画素回路が配置される。このような画素１００が２次元格子状に配列されて撮像素子が構成される。また、それぞれの画素１００には、オンチップレンズ１０９が配置される。このオンチップレンズ１０９は、画素１００毎に配置されて入射光を集光するレンズである。同図には、半球形状に構成されるオンチップレンズ１０９の例を記載した。
　半導体基板１３０は、撮像素子が配置される半導体の基板である。この半導体基板１３０には、シリコン（Ｓｉ）により構成された半導体基板を使用することができる。半導体基板１３０には、上述の画素１００の光電変換部や画素回路の素子の拡散領域が形成される。これらの拡散領域は、半導体基板１３０の表面側に形成される。一方、画素１００の光電変換部への入射光は、半導体基板１３０の裏面側に照射される。上述のオンチップレンズ１０９は、半導体基板１３０の裏面側に配置される。このような撮像素子は、裏面照射型の撮像素子と称される。
　配線領域１４０は、半導体基板１３０の表面側に配置され、半導体基板１３０の素子に信号を伝達する配線層が配置される領域である。配線領域１４０は、配線層１４２および絶縁層１４１を備える。配線層１４２は、半導体基板１３０の素子に信号を伝達する配線である。この配線層１４２は、例えば、銅（Ｃｕ）等の金属により構成することができる。絶縁層１４１は、配線層１４２を絶縁するものである。この絶縁層１４１は、絶縁物、例えば、酸化シリコン（ＳｉＯ２）により構成することができる。
　また、配線領域１４０の表面には、パッド１４４が配置される。このパッド１４４は、信号を伝達する電極状の端子である。このパッド１４４は、Ｃｕ等により構成される。パッド１４４は、半導体基板１３０および１１０が貼り合わされた際に半導体基板１３０および１１０の間において信号の伝達を行う。パッド１４４は、半導体基板１３０および１１０が貼り合わされる際に、後述する半導体基板１１０の配線領域１２０に配置されるパッド１２４と接合される。半導体基板１３０の半導体領域および配線層１４２の間は、ビアプラグ１４３により接続される。このビアプラグ１４３は、柱状の金属により構成することができる。また、配線層１４２およびパッド１４４の間においてもビアプラグ１４３により接続することができる。
　透明基板１７２は、半導体基板１３０の裏面側を保護する透明な基板である。この透明基板１７２は、例えば、ガラス基板により構成することができる。
　接着剤１７１は、半導体基板１３０および透明基板１７２を接着するものである。また、接着剤１７１は、半導体基板１３０の入射光が照射される面である裏面側に隣接して配置されて半導体基板１３０の裏面側の封止をさらに行う。
　半導体基板１１０は、半導体基板１３０と同様に、Ｓｉ等により構成される半導体の基板である。この半導体基板１１０には、例えば、半導体基板１３０の画素１００により生成された画像信号を処理する処理回路が配置される。半導体基板１１０の処理回路において処理された信号は、撮像装置１０の外部に対して出力される。また、半導体基板１１０には、画素１００の制御信号を生成する制御回路を配置することもできる。
　配線領域１２０は、半導体基板１１０の表面側に配置される配線領域であり、配線層１２２、絶縁層１２１およびビアプラグ１２３が配置される。配線層１２２は、上述の処理回路等に含まれる素子の信号の伝達を行う配線である。また、配線領域１２０には、パッド１２４がさらに配置される。このパッド１２４は、上述のパッド１４４と接合されて信号の伝達を行う電極状の端子である。
　半導体基板１３０および１１０を貼り合わせる際には、半導体基板１３０の配線領域１４０と半導体基板１１０の配線領域１２０とが貼り合わされる。この際、配線領域１４０のパッド１４４と配線領域１２０のパッド１２４とが位置合わせされて接合される。これにより半導体基板１３０および１１０の素子の間の信号の伝達を行うことができる。
　撮像装置１０により生成された信号の外部への出力や撮像装置１０への信号の入力等は、半導体基板１１０の裏面側に配置された接続端子１８２を介して行うことができる。この接続端子１８２は、例えば、半田により構成することができる。撮像装置１０の外部の基板への実装は、接続端子１８２を外部の基板に半田付けすることにより行うことができる。なお、接続端子１８２としては、半田により形成された半田ボールのほか、例えば、Ｃｕ（銅）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ｒｕ（ルテニウム）、Ｃｏ（コバルト）等の金属材料からなるピラーが用いられる。
　半導体基板１１０の裏面側には裏面側配線１６５が配置される。接続端子１８２は、この裏面側配線１６５に隣接して配置されて接続される。裏面側配線１６５と半導体基板１１０の配線領域１２０の配線層１２２との間は、貫通ビア（TSV：Through Silicon Via）１６０により接続される。
　また、半導体基板１１０の裏面側には、保護膜１８０が配置される。この保護膜１８０は、接続端子１８２を除く半導体基板１１０の裏面側を保護する膜である。保護膜１８０には、例えば、ソルダレジストを使用することができる。また、保護膜１８０の材料としては、例えば、ポリイミド樹脂、アクリル樹脂、シリコーン、エポキシ樹脂等、あるいはこれらの樹脂にフィラーを含有させたもの等が適宜選択される。
　なお、撮像装置１０の構成は、この例に限定されない。例えば、パッド１２４および１４４の代わりに半導体基板１３０を貫通する貫通ビアにより信号の伝達を行う構成を採ることもできる。
　［半導体基板の裏面側の構成］
　図２は、本開示の第１の実施の形態に係る半導体基板の裏面側の構成例を示す図である。同図は、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す図であり、撮像装置１０の裏側の構成例を表す図である。図２には、便宜上、図１の半導体基板１１０に対して天地を反転させた半導体基板１１０を記載した。
　図２に示すように、撮像装置１０は、半導体基板１１０、配線層１２２および絶縁層１２１に加えて、貫通孔１６１、貫通配線１６９、裏面側配線１６５、シード層１６４、バリア層１６３、絶縁膜１６２および分離領域１５０をさらに備える。貫通ビア１６０は、貫通孔１６１に配置された貫通配線１６９により構成される。なお、半導体基板１１０は、請求の範囲に記載の半導体基板の一例である。配線層１２２は、請求の範囲に記載の表面側配線の一例である。
　裏面側配線１６５は、半導体基板１１０の裏面側に配置される配線である。この裏面側配線１６５は、配線層１２２と同様に画素１００の信号等の伝達を行う。裏面側配線１６５は、Ｃｕにより構成することができ、めっきにより形成することができる。
　貫通孔１６１は、半導体基板１１０を貫通する孔である。この貫通孔１６１は、半導体基板１１０をエッチングすることにより形成することができる。なお、図２に示す貫通孔１６１は、後述する分離領域１５０および絶縁層１２１をさらに穿孔する。また、貫通孔１６１の孔形状は、円形状に限定されることなく、例えば矩形状等の他の形状であってもよい。
　貫通配線１６９は、配線層１２２および裏面側配線１６５を接続する配線である。この貫通配線１６９は、貫通孔１６１に配置される。貫通配線１６９は、この貫通孔１６１の底面において配線層１２２と隣接して配置され、配線層１２２に接続される。また、図２に示す貫通配線１６９は、裏面側配線１６５と一体に構成されて、裏面側配線１６５と接続される。
　絶縁膜１６２は、半導体基板１１０の裏面側に配置されて、裏面側配線１６５および貫通配線１６９を絶縁する膜である。この絶縁膜１６２は、例えば、ＳｉＯ２により構成することができる。
　バリア層１６３は、裏面側配線１６５およびシード層１６４の下層に配置されて、裏面側配線１６５等を構成する金属の半導体基板１１０等への拡散を防ぐものである。このバリア層１６３は、例えば、チタン（Ｔｉ）により構成することができる。
　シード層１６４は、裏面側配線１６５を電解めっきにより形成する際の電流を導通させるものである。このシード層１６４は、Ｃｕにより構成することができる。なお、バリア層１６３およびシード層１６４は、裏面側配線１６５および貫通配線１６９と一体となり、裏面側配線１６５および貫通配線１６９の一部を構成する導体と捉えることもできる。
　分離領域１５０は、半導体基板１１０の裏面側に配置されて半導体基板１１０と裏面側配線１６５とを分離するものである。この分離領域１５０は、絶縁物または誘電体により構成され、裏面側配線１６５を半導体基板１１０の裏面側から分離するとともに離隔する。分離領域１５０を配置することにより、裏面側配線１６５と半導体基板１１０との間の静電容量を低減することができる。裏面側配線１６５および半導体基板１１０の間の距離が長くなるためである。分離領域１５０は、例えば、５μｍ以上の膜厚に構成することができる。この場合、絶縁膜１６２の膜厚を２μｍにすることにより、裏面側配線１６５および半導体基板１１０の距離を７μｍに構成することができる。これにより、９Ｇｂｐｓを超える信号の伝送速度を得ることが可能になる。分離領域１５０には、例えば、比誘電率が例えばＳｉＯ２の比誘電率よりも小さい樹脂が好適に用いられる。具体的には、分離領域１５０を形成する樹脂としては、好ましくは比誘電率が４．０以下の樹脂が用いられ、より好ましくは比誘電率が３以下の樹脂を適用すると好適である。裏面側配線１６５と半導体基板１１０との間の静電容量をさらに低減することができるためである。また、分離領域１５０は、例えば、樹脂により構成することができる。具体的には、アクリル系樹脂により分離領域１５０を構成することができる。
　また、分離領域１５０は、貫通孔１６１をエッチングにより形成する際のマスクとして使用することができる。具体的には、半導体基板１１０をエッチングする際のレジストとして分離領域１５０を配置するとともに貫通孔１６１を形成する領域に開口部を形成する。この開口部に隣接する半導体基板１１０がエッチングされて、貫通孔１６１が形成される。この場合、分離領域１５０を感光性の樹脂により構成すると好適である。分離領域１５０の開口部の形成を容易に行うことができるためである。
　前述のように、配線層１２２は、ビアプラグ１２３、パッド１２４および１４４、ビアプラグ１４３および配線層１４２を介して半導体基板１３０の画素１００の光電変換部と接続される。撮像装置１０は、撮像素子を構成する半導体基板１３０が半導体基板１１０の表面側に配置されて構成される。
　なお、撮像装置１０の構成は、この例に限定されない。半導体基板１３０の代わりに半導体基板１１０に形成された撮像素子を使用することもできる。この場合、半導体基板１１０に形成される撮像素子は、撮像素子（半導体基板１１０）の表面側に入射光が照射される構成となる。
　［撮像装置の製造方法］
　図３から図５は、本開示の第１の実施の形態に係る撮像装置の製造方法の一例を示す図である。図３から図５は、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、半導体基板１３０および半導体基板１１０の貼り合わせを行い、半導体基板１３０にオンチップレンズ１０９を形成する。次に、接着剤１７１を使用して透明基板１７２を半導体基板１３０の裏面側に接着する。
　次に、半導体基板１１０の裏面側に感光性の樹脂膜４０１を配置する。樹脂膜４０１は、例えば、１０μｍの膜厚に構成することができる。これは、液状の樹脂を塗布することにより行うことができる（図３Ａ）。次に、樹脂膜４０１の貫通孔１６１を形成する領域に開口部４０２を形成し、分離領域１５０を形成する。これは、開口部４０２のパターンが形成されたマスクを使用した樹脂膜４０１の露光および現像を行うことにより形成することができる（図３Ｂ）。当該工程は、分離領域配置工程に該当する。
　次に、半導体基板１１０に貫通孔１６１を形成する。これは、分離領域１５０をマスクとして使用して半導体基板１１０をエッチングすることにより行うことができる。このエッチングには、例えば、異方性のドライエッチングを適用することができる（図３Ｃ）。この際、分離領域１５０もエッチングされて膜厚が薄くなり、略５μｍの膜厚になる。エッチングの後に、薬液を使用して洗浄し、エッチング生成物の除去を行う。当該工程は、貫通孔形成工程に該当する。
　次に、分離領域１５０に隣接して絶縁物膜４０３を配置する。この際、貫通孔１６１の底面および壁面にも絶縁物膜４０３を配置する。これは、例えば、ＣＶＤ（Chemical Vapor Deposition）を使用してＳｉＯ２の膜を成膜することにより行うことができる。絶縁物膜４０３は、例えば、４μｍの膜厚に成膜することができる（図４Ｄ）。この成膜の際、貫通孔１６１の底面および側壁に隣接する絶縁物膜４０３は、分離領域１５０に隣接する絶縁物膜４０３より薄い膜厚に構成される。ＣＶＤの段差被覆性のためである。
　次に、絶縁物膜４０３のエッチング（いわゆるエッチバック）を行い、貫通孔１６１の底部の絶縁物膜４０３を除去する。これにより、分離領域１５０および貫通孔１６１の側壁に隣接する絶縁膜１６２を形成することができる。その後、さらにエッチングを行い、配線層１２２に隣接する絶縁層１２１を除去する。これにより、半導体基板１１０の裏面側から配線層１２２に至る貫通孔１６１を形成することができる。このエッチングは、例えば、異方性のドライエッチングにより行うことができる（図４Ｅ）。このエッチングの際、絶縁膜１６２もエッチングされ、分離領域１５０に隣接する領域の膜厚が略２μｍの厚さになる。
　次に、絶縁膜１６２に隣接して金属膜４０４および４０５を配置する。後の工程において、これらの膜は、バリア層１６３およびシード層１６４に構成される。金属膜４０４は、Ｔｉの膜を成膜することにより配置することができる。また、金属膜４０５は、Ｃｕの膜を成膜することにより配置することができる。これらの成膜は、例えば、スパッタリングにより行うことができる（図４Ｆ）。
　次に、金属膜４０５に隣接してレジスト４０６を配置する。このレジスト４０６には、裏面側配線１６５を形成する領域に開口部４０７が配置される。次に、電解めっきを行って裏面側配線１６５および貫通配線１６９を形成する（図５Ｇ）。当該工程は、裏面側配線配置工程および貫通配線配置工程に該当する。
　次に、レジスト４０６を除去し、裏面側配線１６５の下層以外の領域の金属膜４０４および４０５を除去する。これにより、バリア層１６３およびシード層１６４が形成される（図５Ｈ）。
　その後、保護膜１８０および接続端子１８２を配置することにより撮像装置１０を製造することができる。
　以上の工程により、分離領域１５０、裏面側配線１６５および貫通ビア１６０を形成することができる。上述の図４Ｅに示す工程において、貫通孔１６１の壁面の半導体基板１１０に絶縁膜１６２を配置した後に絶縁層１２１のエッチングを行うことにより、配線層１２２を構成するＣｕの半導体基板１１０への拡散を防止することができる。
　なお、撮像装置１０の製造方法は、この例に限定されない。例えば、図３Ｃに示す工程において、半導体基板１１０に加えて絶縁層１２１のエッチングを行い、貫通孔１６１を形成することもできる。
　以上説明したように、本開示の第１の実施の形態の撮像装置１０は、半導体基板１１０および裏面側配線１６５の間に分離領域１５０を配置することにより、半導体基板１１０と裏面側配線１６５との間を離隔することができる。これにより、裏面側配線１６５および半導体基板１１０の間の静電容量を低減することができ、裏面側配線１６５の寄生容量を低減することができる。これにより、裏面側配線１６５における高速な信号の伝達が可能となる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態の撮像装置１０は、樹脂により構成された分離領域１５０を使用していた。これに対し、本開示の第２の実施の形態の撮像装置１０は、無機材料により構成される分離領域を使用する点で、上述の第１の実施の形態と異なる。
　［半導体基板の裏面側の構成］
　図６は、本開示の第２の実施の形態に係る半導体基板の裏面側の構成例を示す図である。同図は、図２と同様に、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す図であり、撮像装置１０の裏側の構成例を表す図である。分離領域１５０の代わりに分離領域１５１が配置される点で、図２に示すような第１の実施の形態において説明した撮像装置１０と異なる。
　分離領域１５１は、無機材料により構成される分離領域である。この分離領域１５１は、例えば、ＳｉＯ２、ＳｉＯＦ、ＳｉＯＣおよびＳｉＣにより構成することができる。また、分離領域１５１は、貫通孔１６１を形成する際のマスクとして使用することもできる。
　［撮像装置の製造方法］
　図７は、本開示の第２の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、図３から図５と同様に、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、半導体基板１１０の裏面側に分離領域１５１の材料膜４０８を配置する（図７Ａ）。
　次に、材料膜４０８に隣接してレジスト４０９を配置する。このレジスト４０９には、貫通孔１６１を形成する領域に開口部４１０が配置される（図７Ｂ）。
　次に、レジスト４０９をマスクとして使用して材料膜４０８のエッチングを行い、分離領域１５１を形成する。このエッチングには、ドライエッチングを適用することができる。次に、分離領域１５１をマスクとして使用して、半導体基板１１０のエッチングを連続して行う。これにより、貫通孔１６１を形成することができる（図７Ｃ）。
　その後、図４Ｄからの工程を適用することにより、撮像装置１０を製造することができる。
　上述の図７Ｂに示す工程において、レジスト４０９をマスクとしてエッチングを行って分離領域１５１を形成した後は、分離領域１５１が新たなマスクとなる。レジスト４０９を半導体基板１１０のエッチングのマスクとして使用する必要がないため、比較的膜厚が薄いレジスト４０９を使用することができる。
　これ以外の撮像装置１０の構成は本開示の第１の実施の形態において説明した撮像装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第２の実施の形態の撮像装置１０は、無機材料により構成された分離領域１５１を使用することができ、半導体基板１１０と裏面側配線１６５との間を離隔して裏面側配線１６５の寄生容量を低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態の撮像装置１０は、裏面側配線１６５および貫通配線１６９が絶縁膜１６２により絶縁されていた。これに対し、本開示の第３の実施の形態の撮像装置１０は、裏面側配線１６５および貫通配線１６９が分離領域により絶縁される点で、上述の第１の実施の形態と異なる。
　［半導体基板の裏面側の構成］
　図８は、本開示の第３の実施の形態に係る半導体基板の裏面側の構成例を示す図である。同図は、図２と同様に、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す図であり、撮像装置１０の裏側の構成例を表す図である。絶縁膜１６２が省略され、分離領域１５０の代わりに分離領域１５２が配置される点で、図２に示すような第１の実施の形態において説明した撮像装置１０と異なる。
　分離領域１５２は、半導体基板１１０の裏面側および貫通孔１６１の壁面に配置される分離領域である。この分離領域１５２により、貫通配線１６９と半導体基板１１０との間が絶縁される。分離領域１５２は、例えば、感光性の樹脂により構成することができる。
　［撮像装置の製造方法］
　図９および図１０は、本開示の第３の実施の形態に係る撮像装置の製造方法の一例を示す図である。図９および図１０は、図３から図５と同様に、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、半導体基板１１０の裏面側にレジスト４１１を配置する。このレジスト４１１は、貫通孔１６１を形成する領域に開口部４１２が配置されるレジストである（図９Ａ）。
　次に、レジスト４１１をマスクとして使用して半導体基板１１０のエッチングを行い、貫通孔１６１を形成する（図９Ｂ）。
　次に、レジスト４１１を除去する（図９Ｃ）。次に、半導体基板１１０の裏面側に樹脂膜４１３を配置する。この樹脂膜４１３は、感光性の樹脂により構成される膜である。この際、貫通孔１６１に樹脂膜４１３を配置して埋め込む（図１０Ｄ）。
　次に、樹脂膜４１３の露光および現像を行い、貫通ビア１６０を形成する領域に貫通孔１６８を形成する。この貫通孔１６８は、貫通孔１６１より小径の貫通孔である。これにより、半導体基板１１０の壁面に樹脂膜が形成され、分離領域１５２を形成することができる（図１０Ｅ）。
　次に、分離領域１５２をマスクとして使用して絶縁層１２１のエッチングを行う（図１０Ｆ）。
　その後、図４Ｆからの工程を適用することにより、撮像装置１０を製造することができる。
　これ以外の撮像装置１０の構成は本開示の第１の実施の形態において説明した撮像装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第３の実施の形態の撮像装置１０は、半導体基板１１０の裏面側および貫通孔１６１の壁面に隣接する分離領域１５２を配置することにより、絶縁膜１６２を省略することができる。撮像装置１０の製造工程を簡略化することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態の撮像装置１０は、裏面側配線１６５および半導体基板１１０の間に分離領域１５０が配置されていた。これに対し、本開示の第４の実施の形態の撮像装置１０は、半導体基板１１０の裏面側に形成された凹部に分離領域がさらに配置される点で、上述の第１の実施の形態と異なる。
　［半導体基板の裏面側の構成］
　図１１は、本開示の第４の実施の形態に係る半導体基板の裏面側の構成例を示す図である。同図は、図２と同様に、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す図であり、撮像装置１０の裏側の構成例を表す図である。分離領域１５３がさらに配置される点で、図２において説明した撮像装置１０と異なる。
　分離領域１５３は、半導体基板１１０の裏面側に形成された凹部１６６に配置される分離領域である。すなわち、本実施形態に係る構成は、分離領域として、裏面側配線１６５と半導体基板１１０との間に形成された平面状の分離領域である分離領域１５０と、凹部１６６内に形成された凹部内分離領域である分離領域１５３とを有する。この分離領域１５３は、裏面側配線１６５の下層の半導体基板１１０の裏面側に配置することができる。分離領域１５３が配置される領域においては、裏面側配線１６５および半導体基板１１０との間の距離が増加するため、静電容量が低下する。このため、分離領域１５３を配置することにより、同図の裏面側配線１６５の半導体基板１１０との間の静電容量を低減することができる。
　図１１に表したように、分離領域１５３は、複数配置することができる。また、分離領域１５３は、分離領域１５０と同一の材料により構成することができ、同時に形成することができる。分離領域１５３は、例えば、感光性の樹脂により構成することができる。また、凹部１６６は、例えば、３μｍの深さに構成することができる。
　［半導体基板の裏面側の構成］
　図１２は、本開示の第４の実施の形態に係る半導体基板の裏面側の構成例を示す平面図である。同図は、分離領域１５３および凹部１６６の構成例を表す平面図である。同図において、実線の矩形は、裏面側配線１６５を表す。破線の矩形は、半導体基板１１０の凹部１６６を表す。
　図１２Ａは、半導体基板１１０の裏面側における形状が矩形形状に構成される凹部１６６の例を表した図である。図１２Ａの凹部１６６に分離領域１５３が配置される。図１２Ａの分離領域１５３は、半導体基板１１０の裏面側における形状が矩形形状に構成される。なお、凹部１６６は、例えば、３μｍ以下の幅に構成することができる。
　図１２Ｂは、溝形状に構成される凹部１６６の例を表した図である。図１２Ｂの分離領域１５３においても、溝形状に構成される。図１２Ｂの凹部１６６は、例えば、３μｍ以下の幅の溝形状に構成することができる。
　なお、分離領域１５３の構成は、この例に限定されない。例えば、分離領域１５３を網目状等他の形状に構成することもできる。
　［撮像装置の製造方法］
　図１３および図１４は、本開示の第４の実施の形態に係る撮像装置の製造方法の一例を示す図である。図１３および図１４は、図３から図５と同様に、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、半導体基板１１０の裏面側にレジスト４１４を配置する。このレジスト４１４は、凹部１６６を形成する領域に開口部４１５が配置されるレジストである（図１３Ａ）。
　次に、レジスト４１４をマスクとして使用して半導体基板１１０のエッチングを行い、凹部１６６を形成する（図１３Ｂ）。
　次に、レジスト４１４を除去する（図１３Ｃ）。次に、半導体基板１１０の裏面側に樹脂膜４１７を配置する。この樹脂膜４１７は、感光性の樹脂により構成される膜である。この際、凹部１６６に樹脂膜４１７を配置して埋め込む。これにより、分離領域１５３を形成することができる（図１４Ｄ）。
　次に、樹脂膜４１７の露光および現像を行い、貫通孔１６１を形成する領域に開口部４１８を形成する。これにより、分離領域１５０を形成することができる（図１４Ｅ）。
　次に、分離領域１５０をマスクとして使用して半導体基板１１０のエッチングを行い、貫通孔１６１を形成する（図１４Ｆ）。
　その後、図４Ｄからの工程を適用することにより、撮像装置１０を製造することができる。
　これ以外の撮像装置１０の構成は本開示の第１の実施の形態において説明した撮像装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第４の実施の形態の撮像装置１０は、半導体基板１１０の裏面側に凹部１６６を形成して分離領域１５３をさらに配置することにより、裏面側配線１６５の寄生容量をさらに低減することができる。
　＜５．第５の実施の形態＞
　上述の第４の実施の形態の撮像装置１０は、樹脂により構成された分離領域１５３を使用していた。これに対し、本開示の第５の実施の形態の撮像装置１０は、空隙を有する分離領域を使用する点で、上述の第４の実施の形態と異なる。
　［半導体基板の裏面側の構成］
　図１５は、本開示の第５の実施の形態に係る半導体基板の裏面側の構成例を示す図である。同図は、図１１と同様に、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す図であり、撮像装置１０の裏側の構成例を表す図である。分離領域１５０が省略され、分離領域１５３の代わりに分離領域１５４が配置される点で、図１１に示すような第４の実施の形態において説明した撮像装置１０と異なる。
　分離領域１５４は、分離領域１５３と同様に、半導体基板１１０の凹部１６６に配置される分離領域である。この分離領域１５４は、内部に空隙１５５を有する絶縁物により構成することができる。同図の分離領域１５４は、絶縁膜１６２を構成する絶縁物であるＳｉＯ２が凹部１６６に埋め込まれて構成され例を表したものである。このＳｉＯ２を凹部１６６に埋め込む際に、空隙１５５が形成される。これは、ＳｉＯ２膜を成膜する際に、ＣＶＤ等の段差被覆性が小さい成膜方法を使用することにより行うことができる。
　本実施形態に係る構成は、絶縁膜１６２を分離領域とした場合、分離領域として、貫通孔１６１の壁面（内周面）を覆う孔内分離領域と、半導体基板１１０の裏面側に形成された平面状の分離領域と、凹部１６６内に形成された凹部内分離領域である分離領域１５４とを有する。そして、分離領域１５４内に、空隙１５５が形成されている。なお、空隙１５５は、少なくとも一部を凹部１６６内に位置させるように形成されればよい。つまり、空隙１５５の全体が凹部１６６内に位置してもよく、空隙１５５の一部が凹部１６６から絶縁膜１６２内に位置してもよい。
　空隙１５５には、空気等を封入することができる。空気の比誘電率は、略１．０であるため、裏面側配線１６５および半導体基板１１０の間の静電容量をさらに低減することができる。図１５の凹部１６６は、２μｍ以下の幅に構成すると好適である。後述する空隙１５５を形成する工程において、凹部１６６の開口部の閉塞を容易にするためである。なお、同図の撮像装置１０においては分離領域１５０が省略されるため、同図の絶縁膜１６２を厚膜に構成すると好適である。同図の絶縁膜１６２は、例えば、７μｍの膜厚に構成することができる。
　［撮像装置の製造方法］
　図１６は、本開示の第５の実施の形態に係る撮像装置の製造方法の一例を示す図である。同図は、図１３および図１４と同様に、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、図１３Ａから図１４Ｆまでの工程を実行し、凹部１６６が形成された半導体基板１１０にエッチングを行って貫通孔１６１を形成する。このエッチングの際、分離領域１５０の代わりにレジスト４１９を使用する（図１６Ａ）。
　次に、レジスト４１９を除去する（図１６Ｂ）。次に、半導体基板１１０の裏面側に絶縁物膜４２０を配置する。これは、ＣＶＤを使用してＳｉＯ２の膜を成膜することにより行うことができる。この際、絶縁物膜４２０を凹部１６６の底面および側面に成膜するとともに凹部１６６の開口部を閉塞することにより、空隙１５５を形成することができる（図１６Ｃ）。
　その後、図４Ｅからの工程を適用することにより、撮像装置１０を製造することができる。
　これ以外の撮像装置１０の構成は本開示の第４の実施の形態において説明した撮像装置１０の構成と同様であるため、説明を省略する。
　以上説明したように、本開示の第５の実施の形態の撮像装置１０は、空隙１５５を有する分離領域１５４を配置することにより、裏面側配線１６５の寄生容量をさらに低減することができる。
　＜６．第６の実施の形態＞
　上述の第５の実施の形態の撮像装置１０は、半導体基板１１０の裏面側に形成された凹部１６６内の分離領域１５４内に空隙１５５を有する。これに対し、本開示の第６の実施の形態の撮像装置１０は、分離領域のうち半導体基板１１０の裏面側に形成された部分に空隙を有する点で、第５の実施の形態と異なる。
　［半導体基板の裏面側の構成］
　図１７は、本開示の第６の実施の形態に係る半導体基板の裏面側の構成例を示す図である。図１７は、図１５と同様に、半導体基板１１０の裏面側における貫通ビア１６０の近傍の構成例を表す断面図であり、撮像装置１０の裏側の構成例を表す断面図である。本実施形態に係る構成は、半導体基板１１０の裏面側に凹部１６６が形成されておらず、かつ、分離領域１５６内に空隙１５７を有する点で、図１５に示すような第５の実施の形態において説明した撮像装置１０と異なる。
　図１７に示すように、本実施形態に係る撮像装置１０は、半導体基板１１０に形成された貫通孔１６１に配置されて配線層１２２および裏面側配線１６５を接続する貫通配線１６９を備える。そして、分離領域１５６は、半導体基板１１０の貫通孔１６１内から半導体基板１１０の裏面側にかけて形成されている。すなわち、分離領域１５６は、貫通孔１６１の内周面１６１ａを覆う孔内分離領域部１５６ａと、半導体基板１１０の裏面１１０ａ側に形成された裏面側分離領域部１５６ｂとを有する。
　孔内分離領域部１５６ａは、貫通孔１６１の内周面１６１ａを被覆する膜状の部分として形成されており、貫通孔１６１の孔形状に対応して筒状の形状を有する。孔内分離領域部１５６ａの内周側に、バリア層１６３、シード層１６４、および裏面側配線１６５が順に積層されている。
　裏面側分離領域部１５６ｂは、半導体基板１１０の裏面１１０ａを被覆する層部分である。裏面側分離領域部１５６ｂのうち、貫通孔１６１の形成部位の周囲の部分の上側に、バリア層１６３、シード層１６４、および裏面側配線１６５が順に積層されている。孔内分離領域部１５６ａおよび裏面側分離領域部１５６ｂは、互いに連続した部分として形成されている。
　このような分離領域１５６を有する構成において、裏面側分離領域部１５６ｂに、空隙１５７が形成されている。空隙１５７は、分離領域１５６内における空洞部分であり、内部に空気等が封入されている。空隙１５７は、裏面側分離領域部１５６ｂの厚さ方向（図１７における上下方向）の形成範囲を共通として複数箇所に形成されている。
　図１８は、本開示の第６の実施の形態に係る半導体基板の裏面側の構成例を示す平面図である。図１８Ａおよび図１８Ｂは、空隙１５７の平面的な配置例を示す平面図である。
　図１８Ａに示すように、空隙１５７は、例えば、２次元的に格子点状の配置で形成される。このような空隙１５７の配置において、貫通ビア１６０の周囲に位置する空隙１５７は、平面視で一部または全部を裏面側配線１６５と重ねるように形成される。すなわち、空隙１５７として、平面視で裏面側配線１６５の外側に形成された外側空隙１５７Ａと、平面視で少なくとも一部を裏面側配線１６５に重ねるように形成された内側空隙１５７Ｂとが存在している。内側空隙１５７Ｂは、分離領域１５６のうち半導体基板１１０の裏面１１０ａとバリア層１６３との間に挟まれた部分に、少なくとも一部を位置させるように形成された空隙１５７である。
　図１８Ｂに示すように、空隙１５７は、例えば、平行に配された複数の直線状の配列で形成される。このような空隙１５７の配置において、貫通ビア１６０の周囲に位置する空隙１５７は、平面視で一部を裏面側配線１６５と重ねるように形成される。すなわち、空隙１５７としては、平面視で裏面側配線１６５に重ならないように形成された空隙１５７Ｃと、平面視で一部を裏面側配線１６５に重ねるように形成された空隙１５７Ｄとが存在している。
　なお、空隙１５７の配置は、これらの例に限定されるものではない。空隙１５７の平面視形状は、円形状、多角形状、楕円形状等の形状が適宜採用される。また、空隙１５７は、例えば格子状（網目状）等の他の模様で形成されてもよい。
　［撮像装置の製造方法］
　図１９および図２０は、本開示の第６の実施の形態に係る撮像装置の製造方法の一例を示す図である。図１９および図２０は、図３から図５と同様に、撮像装置１０のうちの半導体基板１１０における貫通ビア１６０の製造工程を表す図である。
　まず、図１９Ａに示すように、半導体基板１１０の裏面側に、分離領域１５６の材料による材料膜４３１が形成される。材料膜４３１は、例えば、ＳｉＯ２を材料として、半導体基板１１０の裏面１１０ａの全面に対して、２．５μｍの厚さで成膜される。
　次に、図１９Ｂに示すように、材料膜４３１上に、凹部（トレンチ）形成用のレジスト４３２が形成される。レジスト４３２は、例えば、フォトリソグラフィ技術を用いたパターニングにより、材料膜４３１の全面の範囲に対し、空隙１５７の形成位置に応じて部分的に形成される。レジスト４３２の非形成部位である開口部４３２ａの配置が、最終的な空隙１５７の配置に対応する。
　次に、図１９Ｃに示すように、レジスト４３２をマスクとして使用して材料膜４３１のエッチングが行われ、材料膜４３１にパターンが形成される。このエッチングには、例えばドライエッチングが用いられる。この工程により、材料膜４３１が部分的に除去され、レジスト４３２の形状に対応した凹凸部を有する材料膜４３３が形成される。なお、材料膜４３３の形成後、レジスト４３２は剥離除去される。
　材料膜４３３を形成するためのエッチングの工程において、材料膜４３１は、半導体基板１１０の裏面１１０ａの全体を覆う底部４３３ａが残るように部分的に除去される。したがって、エッチング後の材料膜４３３は、底部４３３ａと、レジスト４３２の形状に対応した凸部４３３ｂと、隣り合う凸部４３３ｂ間に形成された凹部４３３ｃとを有する。凹部４３３ｃは、最終的に分離領域１５６において空隙１５７をなす部分となる。
　次に、図１９Ｄに示すように、材料膜４３３上に、貫通ビア１６０形成用のレジスト４３４が、フォトリソグラフィ技術を用いたパターニング等により形成される。レジスト４３４は、材料膜４３３の凹部４３３ｃを埋めるとともに材料膜４３３上に積層されるように形成される。レジスト４３４には、貫通孔１６１の形成部位に対応した領域に開口部４３４ａが形成されている。
　次に、図２０Ａに示すように、レジスト４３４をマスクとして使用して半導体基板１１０のエッチングが行われ、貫通孔１６１が形成される。このエッチングには、例えばドライエッチングが用いられる。この工程では、貫通孔１６１をなす半導体基板１１０のみについてのエッチングが行われ、半導体基板１１０の表面側の絶縁層１２１についてのエッチングは行われない。
　次に、図２０Ｂに示すように、レジスト４３４が剥離除去された後、分離領域１５６の材料による成膜が行われる。ここでは、例えば、ＣＶＤ法により、材料膜４３３と同じ材料であるＳｉＯ２を材料として、９μｍの厚さで成膜が行われる。この成膜の工程により、絶縁物膜４３５が形成される。絶縁物膜４３５は、貫通孔１６１を形成するためのエッチングによって露出した絶縁層１２１の表面を覆う底膜部４３５ａと、貫通孔１６１の内周面１６１ａを覆う孔内膜部４３５ｂと、材料膜４３３の上側に形成された表層膜部４３５ｃとを有する。
　この成膜の工程により、材料膜４３３の凹部４３３ｃが絶縁物膜４３５の層膜部４３５ｃにより上側から塞がれることで、空隙１５７が形成される。この成膜の工程においては、空隙１５７を形成するため、ＣＶＤ等の段差被覆性が小さい、つまり低カバレッジな成膜方法・成膜条件が使用される。
　続いて、図２０Ｃに示すように、絶縁物膜４３５のエッチング（いわゆるエッチバック）が行われ、貫通孔１６１の底部の底膜部４３５ａが除去される。これにより、空隙１５７を有する分離領域１５６が形成される。その後、さらにエッチングを行うことにより、配線層１２２上の絶縁層１２１の部分が完全に除去され、配線層１２２の上面が貫通孔１６１側に露出した状態となる。これにより、半導体基板１１０の裏面側から配線層１２２に至る貫通孔１６１が形成される。
　このエッチングには、例えば異方性のドライエッチングが用いられる。このエッチングの工程では、底膜部４３５ａの除去にともない、表層膜部４３５ｃの膜厚も薄くされる。このエッチングの工程は、分離領域１５６のフィールド部分である裏面側分離領域部１５６ｂの膜厚が例えば９μｍ残留するように行われる。
　そして、図２０Ｄに示すように、バリア層１６３およびシード層１６４が形成された後、貫通配線１６９が形成される。これらの層の形成工程以降の工程は、第１の実施の形態と同様であるため省略する。
　本開示の第６の実施の形態の構成によれば、半導体基板１１０と裏面側配線１６５との間に、フィールド部分に空隙１５７を有る分離領域１５６を備えることにより、裏面側配線１６５の寄生容量を効果的に低減することができる。すなわち、空隙１５７内に例えば空気を封入することで、分離領域１５６の低誘電率化を実現することができ、寄生容量を低減することができる。これにより、信号の伝播遅延を抑制することができ、高速動作を実現することが可能となる。特に、平面視で裏面側配線１６５と重なるように空隙１５７を形成することにより、半導体基板１１０と裏面側配線１６５との間の寄生容量を効果的に低減することができる。
　また、本実施形態に係る撮像装置１０の製造方法においては、低カバレッジな成膜方法・成膜条件を用い、絶縁物膜４３５のトレンチを分離領域１５６の形成材料によって完全に埋め込まないことにより、空隙１５７を形成することができる。これにより、低コストで空隙１５７を有する分離領域１５６を形成することができ、寄生容量の低減を図ることができる。
　また、本実施形態に係る構成によれば、半導体基板１１０に凹部１６６を形成して凹部１６６内の分離領域１５４内に空隙１５５を形成した第５の実施の形態に係る構成（図１５参照）との関係において、次のような効果を得ることができる。すなわち、半導体基板１１０に凹部１６６を形成する工程が不要であることから、製造方法の簡略化を図ることができる。また、分離領域１５６において半導体基板１１０の裏面１１０ａ上のフィールド部分に空隙１５７が形成されているため、裏面１１０ａに沿う方向（図１７における左右方向）について、空隙１５７を、より貫通ビア１６０側に近付けて形成することができる。つまり、空隙１５７の形成が可能な範囲を、貫通ビア１６０側について広げることが可能となる。これにより、寄生容量を効果的に低減することができる。
　＜７．第７の実施の形態＞
　上述の第４の実施の形態の撮像装置１０は、貫通ビア１６０を有する構成において、半導体基板１１０の裏面側に形成された凹部１６６内に分離領域１５３を有する。これに対し、本開示の第７の実施の形態の半導体装置１０Ａは、主に貫通ビア１６０を有していない点で、第４の実施の形態と異なる。
　［半導体装置の構成］
　図２１は、本開示の第７の実施の形態に係る半導体装置の構成例を示す図である。図２１に示すように、本実施形態に係る半導体装置１０Ａにおいては、半導体基板１１０の裏面１１０ａ側に、裏面側配線としての再配線５０１が設けられており、半導体基板１１０の裏面１１０ａ側に、複数の凹部５０３が形成されている。また、凹部５０３を埋めるとともに半導体基板１１０の裏面１１０ａを被覆するように、絶縁性樹脂によって分離領域５０５が配置されている。分離領域５０５上に、再配線５０１が形成されている。
　このように、半導体装置１０Ａは、半導体基板１１０の裏面側に配置される再配線５０１と、半導体基板１１０および再配線５０１の間に配置される分離領域５０５とを備える。
　図２１に示すように、半導体装置１０Ａにおいては、例えば矩形状のチップである半導体基板１１０の外形に沿う枠状の周縁部がスクライブ領域５０７となっている。スクライブ領域５０７は、半導体基板１１０を個片化するためのダイシングの工程が行われる前段階において、規則的に配列・形成されたチップ領域５０８を区画するスクライブラインが位置する領域である。スクライブ領域５０７の内側の領域が、チップ領域５０８となる（図３１参照）。
　図２１に示すように、半導体基板１１０においては、複数の凹部５０３が規則的な配列により形成されている。複数の凹部５０３は、半導体基板１１０の裏面１１０ａに対して所定の深さＤ１で形成されている。図２１に示す例では、隣り合う凹部５０３は、幅方向（図２１における左右方向）について、凹部５０３の幅方向の寸法よりも狭い間隔を隔てて形成されている。したがって、隣り合う凹部５０３の間には、凹部５０３の幅方向の寸法よりも小さい幅（厚さ）の壁部１１０ｂが形成されている。つまり、隣り合う凹部５０３は、壁部１１０ｂにより区画されている。
　図２１に示す例では、凹部５０３は、水平な裏面１１０ａに対して垂直な内側面５０３ａおよび水平な底面５０３ｂにより断面視で矩形状に沿うように形成されているが、凹部５０３の形状は限定されない。凹部５０３の形状としては、例えば、内側面５０３ａを鉛直方向に対して傾斜させた形状や、内側面５０３ａと裏面１１０ａとのなす角部を面取り状に湾曲面とした形状等であってもよい。また、凹部５０３の深さも限定されるものではない。凹部５０３としては、例えば、半導体基板１１０を貫通した孔部であってもよい。また、凹部５０３は、例えば、半導体基板１１０において、裏面１１０ａに対する開口率が５０～９５％となるように形成される。
　また、半導体基板１１０における凹部５０３の形成部位に関し、好ましくは、チップ領域５０８のみに凹部５０３を形成し、スクライブ領域５０７には凹部５０３を形成しない構成が採用される。分離領域５０５のうち、凹部５０３に樹脂材料を充填することで形成された部分は、他の部分に対して厚い部分となる。このため、スクライブ領域５０７に凹部５０３による分離領域５０５の層厚部分が存在する場合、分離領域５０５の樹脂材料によっては、チップを個片化する際の切断加工が困難となる。したがって、スクライブ領域５０７に凹部５０３を形成しない構成は、切断加工の容易化の観点から有利である。
　図２１に示すように、分離領域５０５は、凹部５０３に充填された樹脂により形成された部分である凹部内領域部５１１と、半導体基板１１０の裏面１１０ａを被覆するとともに複数の凹部内領域部５１１をつなぐ部分である表層領域部５１２とを有する。表層領域部５１２は、分離領域５０５において平坦な表面５０５ａを形成している。図２１に示す例では、分離領域５０５の材料を凹部５０３内に完全に充填することで凹部内領域部５１１が形成されているが、凹部内領域部５１１内に空隙が形成されてもよい。また、凹部５０３内の全体を空洞にした構成、つまり分離領域５０５が層領域部５１２のみを有する構成であってもよい。
　分離領域５０５を形成する樹脂材料としては、例えば、ポリイミド樹脂、アクリル樹脂、シリコーン、エポキシ樹脂等が挙げられる。なお、他の実施の形態における分離領域についても同様の材料が適用可能である。
　再配線５０１は、分離領域５０５の表面５０５ａ上に形成されている。再配線５０１は、単一の導電膜または複数の積層された導電膜からなる。再配線５０１は、例えば、Ｃｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ、Ｃｏ等の金属材料により形成される。なお、分離領域５０５の表面５０５ａ上には、絶縁材料により形成された膜が積層され、その膜の上に再配線５０１が形成されてもよい。
　再配線５０１には、外部端子としての接続端子１８２が設けられている。分離領域５０５の表面５０５ａ側には、再配線５０１に対する接続端子１８２の接続部を除いて、再配線５０１および裏面１１０ａを被覆する配線保護膜である保護膜５１５が形成されている。
　［半導体装置の製造方法］
　図２２および図２３は、本開示の第７の実施の形態に係る半導体装置１０Ａの製造方法の一例を示す図である。
　まず、図２２Ａに示すように、半導体基板１１０の裏面１１０ａ側に凹部５０３を形成する工程が行われる。この工程においては、半導体基板１１０の裏面１１０ａ上に、フォトリソグラフィによって凹部５０３の形成態様に対応したレジスト（図示略）が形成され、ドライエッチング等のエッチングにより、半導体基板１１０の裏面１１０ａ側が部分的に除去され、凹部５０３が形成される。
　次に、図２２Ｂに示すように、分離領域５０５を形成する工程が行われる。本工程が、半導体基板１１０の裏面側に分離領域５０５を配置する分離領域配置工程に相当する。この工程においては、塗布法やラミネート法等が用いられ、分離領域５０５の材料である絶縁性樹脂による成膜が行われる。分離領域５０５の材料の樹脂が熱硬化性の樹脂の場合、樹脂を硬化させるための加熱処理が行われる。ここで、例えば、樹脂の硬化温度よりも高い温度でアニール処理を行ってもよい。本工程により、凹部内領域部５１１および表層領域部５１２を有する分離領域５０５が形成される。
　なお、樹脂の表面は少なくとも半導体基板１１０の表面よりも平坦化されやすいため、再配線５０１の形成が容易である。また、分離領域５０５の形成工程において、分離領域５０５の材料である樹脂は、図２２Ｂに示すように凹部５０３内に完全に充填してもよく、凹部５０３内の樹脂内に空洞を形成してもよい。
　次に、図２２Ｃに示すように、分離領域５０５の表面５０５ａ上に、再配線５０１を形成する工程が行われる。本工程が、半導体基板１１０の裏面側に再配線５０１を配置する裏面側配線配置工程に相当する。再配線５０１は、例えばＴｉからなるバリア層およびＣｕからなる配線層の積層膜として形成される。再配線５０１の形成には、例えば、セミアディティブ法やサブトラクティブ法やダマシン法等の公知の方法が用いられる。再配線５０１は、平面視で全体を凹部５０３に重ねるように配置されることが好ましいが、再配線５０１の一部は平面視で凹部５０３に重ならないように配置されてもよい。
　次に、図２３Ａに示すように、保護膜５１５を形成する工程が行われる。この工程では、例えば、まず、塗布法またはラミネート法が用いられ、感光性絶縁性樹脂による成膜が行われる。そして、形成した膜に対し、リソグラフィ法により、接続端子１８２の形成部位の領域が開口され、開口部５１５ａが形成される。
　そして、図２３Ｂに示すように、保護膜５１５の開口部５１５ａに接続端子１８２が配置される。以上のような方法により、半導体装置１０Ａが製造される。
　以上のような本実施形態に係る半導体装置１０Ａによる効果について説明する。例えばＳｉにより形成された半導体基板は、平坦性、機械強度、微細加工性に優れているが、一方で絶縁体ではないため、再配線や貫通電極との間に寄生素子を生じ、信号伝送特性が劣化するという問題がある。かかる問題に対し、従来、半導体基板と再配線の間に配置される絶縁膜であるライナー膜に低誘電率材料を用いたりライナー膜を厚膜化したりする方法（例えば、特開2010-205990号公報）や、貫通電極周辺の基板を掘り下げることで寄生容量を低減する方法（例えば、特開2015-153930号公報）が提案されている。
　しかしながら、ライナー膜に関する前者の方法によれば、ライナー膜が厚くなるため、その分チップが厚くなり重量も増加することになる。このことは、半導体装置の高集積化には不利となる。また、チップが厚くなると、貫通電極を有する構成の場合、貫通電極の製造難易度が高くなり、コストの増加や歩留まりの低下を招くことになる。また、基板を掘り下げる後者の方法によれば、貫通電極周辺の容量低減は可能であるが、再配線についての容量低減は考慮されていない。
　そこで、本実施形態に係る半導体装置１０Ａは、半導体基板１１０に凹部５０３を形成し、凹部５０３内および半導体基板１１０の裏面１１０ａ上に絶縁性樹脂による分離領域５０５を配置し、分離領域５０５上に再配線５０１を設けた構成を備える。このような構成によれば、チップの厚さの増加やチップの著しい機械的強度の低下を招くことなく、再配線５０１と半導体基板１１０の間の寄生容量（配線基板間容量）を低減することができる。
　また、分離領域５０５の樹脂材料として、半導体基板１１０よりも比重が小さい材料を用いることで、チップの軽量化を図ることができる。このように、チップの薄型化・軽量化が図れることから、高集積化に適した構成を得ることができる。
　また、分離領域５０５において、凹部５０３内に形成された部分である凹部内領域部５１１内に空隙を形成することで、配線基板間容量を効果的に低減することができる。
　また、半導体装置１０Ａにおいて、再配線５０１は、平面視で少なくとも一部を凹部５０３に重ねるように設けられている。このような構成によれば、配線基板間容量を低減することができる。特に、本実施形態において、再配線５０１は、平面視で大部分を凹部５０３に重ねるように設けられているため、配線基板間容量を効果的に低減することができる。このような効果が得られることについて、配線基板間容量に関するシミュレーションの結果を用いて説明する。
　図２４Ａは、本シミュレーションに用いた構成およびこの構成における各部の寸法を示す図である。図２４Ａに示すように、本シミュレーションでは、半導体基板１１０の凹部５０３を含む部分に分離領域５０５を形成し、凹部５０３の上方の位置に再配線５０１を配置した構成が用いられている。また、再配線５０１の厚さは１．５μｍであり、幅は３μｍである。また、半導体基板１１０の縦・横の寸法はそれぞれ２０μｍであり、分離領域５０５の表層領域部５１２の厚さは２μｍである。
　本シミュレーションでは、図２４Ａに示す構成（以下「本構成」という。）において、図２４Ｂに示す構成を比較対象とし、半導体基板１１０の裏面１１０ａに対する凹部５０３の深さである凹部深さＡ１、および凹部５０３の幅である凹部幅Ａ２それぞれの寸法を変化させた場合の配線基板間容量の変化について、簡易的な計算を行った。本構成において、半導体基板１１０は、シリコン基板であり、分離領域５０５は、ＳｉＯ２を材料としたものである。
　図２４Ｂに示すように、比較対象の構成は、本構成において凹部５０３を形成していない構成である。つまり、比較対象の構成は、分離領域５０５を半導体基板１１０の裏面１１０ａ上に膜厚２μｍの一な膜として形成した構成である。
　図２５に、本シミュレーションの結果を示す。図２５に示す表において、凹部深さＡ１および凹部幅Ａ２がいずれも０μｍであるケースＡが、比較対象の構成である。ケースＢ～Ｅは、本構成における凹部深さＡ１および凹部幅Ａ２の値を変化させた場合の、ケースＡに対する配線基板間容量の減少量を差分（％）で示したものである。
　本シミュレーションの結果から、再配線５０１の下方に凹部５０３を位置させることで、配線基板間容量が低減することがわかる。また、凹部深さＡ１および凹部幅Ａ２の値が増加するにつれて配線基板間容量が低減することがわかる。特に、凹部幅Ａ２の値を大きくすることで、配線基板間容量を効果的に低減できることがわかる。したがって、凹部５０３の幅（凹部幅Ａ２）を再配線５０１の幅よりも広くすることが、配線基板間容量の低減効果を得るうえで好適であると言える。
　そこで、再配線５０１と凹部５０３の関係に関しては、平面視において再配線５０１の形成領域の５０％以上が凹部５０３に重なっていることが好ましい。また、平面視において再配線５０１の形成領域の１００％が凹部５０３に重なっている構成がより好ましい。また、平面視において再配線５０１の形成領域の１００％が凹部５０３に重なり、しかも凹部５０３の形成領域が再配線５０１の形成領域よりも広く、再配線５０１の形成領域から凹部５０３の形成領域がはみ出している構成がさらに好ましい。
　［変形例］
　本開示の第７の実施の形態に係る半導体装置１０Ａの変形例について説明する。図２６Ａに示すように、変形例１の構成においては、半導体基板１１０の凹部５０３の深さ（凹部深さ）が場所によって異なっている。すなわち、凹部５０３として、深さが異なる複数種類の凹部５０３が形成されている。
　図２６Ａに示す例では、相対的に深さが浅い第１の凹部５０３Ａと、相対的に深さが深い第２の凹部５０３Ｂとの２種類の凹部５０３が形成されている。第１の凹部５０３Ａは、第１の深さＢ１の凹部深さを有し、第２の凹部５０３Ｂは、第１の深さＢ１よりも深い第２の深さＢ２の凹部深さを有する。
　このような構成によれば、凹部５０３の上方に位置する再配線５０１の用途・機能等に応じて凹部５０３の深さを変えることが可能となる。例えば、比較的高い信号伝送性能が要求される信号伝送用の再配線５０１の下方に形成される凹部５０３については、凹部深さを比較的深くし、高い信号伝送性能を特に必要としない電源配線に用いられる再配線５０１の下方に形成される凹部５０３については、凹部深さを比較的浅くすることができる。これにより、半導体基板１１０の機械的強度を維持しつつ、信号伝送性能の向上を図る再配線５０１に対する配線基板間容量を効果的に低減することが可能となる。なお、半導体基板１１０の強度を確保する観点から、凹部５０３の凹部深さは、半導体基板１１０の表面側において凹部５０３の底部をなす部分について少なくとも２μｍの厚さが確保されるように設定されることが好ましい。
　また、図２６Ｂに示すように、変形例２の構成においては、半導体基板１１０の壁部１１０ｂの高さが場所によって異なっている。具体的には、半導体基板１１０において、再配線５０１の下方に位置する壁部１１０ｂＸの高さＨ１が、再配線５０１の形成領域以外の領域に位置する壁部１１０ｂＹの高さＨ２よりも低くなっている。なお、壁部１１０ｂの高さは、凹部５０３の底面５０３ｂに対する高さである。
　このような構成によれば、再配線５０１と半導体基板１１０との間の距離を大きくすることができ、壁部１１０ｂを低くした分、分離領域５０５の形成領域を広げることができる。これにより、配線基板間容量を効果的に低減することができる。
　＜８．第８の実施の形態＞
　本開示の第８の実施の形態の半導体装置１０Ｂは、主に貫通ビア５２０を有する点で、第７の実施の形態の半導体装置１０Ａと異なる。
　［半導体装置の構成］
　図２７は、本開示の第８の実施の形態に係る半導体装置の構成例を表す断面図である。図２７に示すように、本実施形態に係る半導体装置１０Ｂは、表面１１０ｃ側に半導体素子５２１および半導体素子５２１に接続される表面側配線５２２が配置された半導体基板１１０と、半導体基板１１０の裏面１１０ａ側に配置される再配線５０１と、半導体基板１１０および再配線５０１の間に配置される分離領域５０５とを有する。表面側配線５２２は、半導体基板１１０の裏面１１０ａ側に形成された配線領域としての配線層５２３内に配置されている。
　そして、半導体装置１０Ｂは、半導体基板１１０に形成された貫通孔に配置されて表面側配線５２２および再配線５０１を接続する貫通配線としての貫通電極５２５と、絶縁性材料により形成され、貫通電極５２５の少なくとも一部を覆うとともに貫通電極５２５と分離領域５０５との間に介在するライナー膜５２６とを有する。このように、本実施形態に係る半導体装置１０Ｂは、半導体基板１１０の表面側に配線層５２３を形成するとともに、半導体基板１１０の裏面側に再配線５０１を形成しており、表面側の配線層５２３と裏面側の再配線５０１とを接続する貫通電極５２５を有する。
　本実施形態では、貫通電極５２５は、半導体基板１１０に対して表面１１０ｃ側、つまり配線層５２３側から形成されている。これにより、半導体装置１０Ｂは、貫通ビア５２０に関していわゆるビアミドルの構造を有する。
　半導体基板１１０の表面側に設けられる半導体素子５２１の種類は限定されない。半導体素子５２１は、例えば、信号処理を行う回路素子、メモリ、イメージセンサ等の光電変換素子等である。
　配線層５２３は、絶縁膜５２４と、上述の処理回路等に含まれる素子の信号の伝達を行う表面側配線５２２とを有する。配線層５２３は、絶縁膜５２４を介して積層される複数の５２２を有する積層構造の層である。絶縁膜５２４は、例えば、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯＣ膜、ＳｉＣＮ膜、Ｌｏｗ－ｋ膜等である。表面側配線５２２は、再配線５０１と同様にＣｕやＴｉ等の金属材料により形成される。なお、配線層５２３は、積層配線層に限らず単層構造の配線層であってもよい。
　貫通電極５２５は、半導体基板１１０の厚さ方向を長手方向として柱状に形成された配線部分である。貫通電極５２５は、半導体基板１１０に形成された貫通孔１１０ｄを貫通した状態で設けられている。貫通電極５２５は、半導体基板１１０の表面１１０ｃ側である一端側を、表面１１０ｃから突出させ、表面側配線５２２に電気的に接続させている。貫通電極５２５は、半導体基板１１０の裏面１１０ａ側である他端側を、裏面１１０ａと略同一水平面上に位置させている。貫通電極５２５は、表面側配線５２２と同様の材料により形成されている。ただし、貫通電極５２５は、表面側配線５２２と異なる材料により形成されたものであってもよい。
　図２７に示す例では、半導体基板１１０において、貫通電極５２５を配置するための貫通孔１１０ｄは、凹部５０３の形成部位に形成されている。つまり、貫通孔１１０ｄは、半導体基板１１０の表面１１０ｃに臨んで開口するとともに、凹部５０３の底面５０３ｂに臨んで開口し、底面５０３ｂをなす凹部５０３の底部１１０ｅを貫通している。したがって、貫通電極５２５は、底面５０３ｂから凹部５０３内に突き出た態様で形成されている。このため、貫通電極５２５の周囲には、ライナー膜５２６を介して分離領域５０５の凹部内領域部５１１が存在している。なお、半導体基板１１０において、貫通電極５２５が貫通する貫通孔１１０ｄは、凹部５０３の形成部位以外の部分に形成されてもよい。
　ライナー膜５２６は、例えばＳｉＯ２膜等の絶縁膜により形成されている。ライナー膜５２６は、貫通電極５２５のうち、半導体基板１１０の表面１１０ｃから突出した部分以外の部分の略全体を被覆している。ライナー膜５２６は、貫通電極５２５の外周側面を覆う側面部５２６ａと、貫通電極５２５の再配線５０１側の端面を覆う端面部５２６ｂとを有する。
　また、本実施形態の半導体装置１０Ｂにおいては、第７の実施の形態の半導体装置１０Ａと同様に、半導体基板１１０の凹部５０３を埋めるとともに壁部１１０ｂを覆う分離領域５０５が形成され、分離領域５０５上に再配線５０１が形成され、接続端子１８２および保護膜５１５が形成されている。本実施形態では、貫通電極５２５に電気的に接続される再配線５０１には、分離領域５０５の表面５０５ａ側の部分、およびライナー膜５２６の端面部５２６ｂを貫通して貫通電極５２５の端面部に接続された配線接続部５０１ａが形成されている。
　また、本実施形態では、凹部５０３の深さに関し、半導体基板１１０の底部１１０ｅについて少なくとも２μｍの厚さが確保されるように深さが設定されることが好ましい。このことは、半導体基板１１０の強度を確保する観点、および半導体基板１１０の変形にともなうストレスの影響による半導体素子５２１の特性変化を回避する観点に基づく。
　［半導体装置の製造方法］
　図２８および図２９は、本開示の第８の実施の形態に係る半導体装置１０Ｂの製造方法の一例を示す図である。本例においては、貫通ビア５２０の形成プロセスとして、既存技術であるビアミドルの方式を用いる。
　まず、図２８Ａに示すように、半導体基板１１０となる半導体基板１１０Ｘに対して、貫通電極５２５および配線層５２３が形成される。すなわち、半導体基板１１０Ｘの表面１１０ｃ側に半導体素子５２１が形成された後、半導体基板１１０Ｘに表面１１０ｃ側からエッチング等によりビア穴１１０ｆが形成され、ビア穴１１０ｆ内にライナー膜５２６を形成した後に貫通電極５２５が形成される。その後、半導体基板１１０Ｘの表面１１０ｃ側に、貫通電極５２５に表面側配線５２２が接続されるように、配線層５２３が形成される。
　次に、図２８Ｂに示すように、半導体基板１１０Ｘを裏面１１０ｇ側より、貫通電極５２５が露出しないように研削することで半導体基板１１０Ｘが薄膜化される。その後、ライナー膜５２６との選択比が取れるようにドライエッチングまたはウェットエッチングにより、半導体基板１１０Ｘがさらに薄膜化される。これにより、半導体基板１１０の裏面１１０ａから、ライナー膜５２６に覆われた貫通電極５２５の端部が露出した構造が得られる。
　この工程において、半導体基板１１０の強度を確保する観点から、半導体基板１１０の厚さが１０～３００μｍ程度となるように半導体基板１１０Ｘの薄膜化が行われることが好適である。また、半導体基板１１０の裏面１１０ａからの貫通電極５２５の突出量は、次工程の障害とならないように、０．３～１０μｍ程度が好適である。
　次に、図２８Ｃに示すように、フォトリソグラフィとドライエッチングにより、半導体基板１１０の裏面１１０ａ側に凹部５０３を形成する工程が行われる。ここで、貫通電極５２５のライナー膜５２６と選択比が取れるように半導体基板１１０をエッチングすることにより、貫通電極５２５を露出させることなく、貫通電極５２５の周囲に凹部５０３を形成することができる。
　次に、図２８Ｄに示すように、第７の実施の形態の場合と同様にして、分離領域５０５を形成する工程が行われる。
　続いて、図２９Ａに示すように、フォトリソグラフィとドライエッチングにより、貫通電極５２５の上側に、再配線５０１を接続させるための開口部５２７が形成される。開口部５２７は、分離領域５０５の表面５０５ａ側から、貫通電極５２５の上側に位置する分離領域５０５およびライナー膜５２６に対して形成される。開口部５２７は、平面視で貫通電極５２５の端面の範囲内に形成される。
　次に、図２９Ｂに示すように、第７の実施の形態の場合と同様にして、分離領域５０５の表面５０５ａ上に、再配線５０１を形成する工程が行われる。ここで、貫通電極５２５上に形成した開口部５２７内にも再配線５０１（配線接続部５０１ａ）が形成され、貫通電極５２５と再配線５０１の導通がとられる。
　そして、図２９Ｃに示すように、第７の実施の形態の場合と同様にして、保護膜５１５および接続端子１８２が形成される。以上のような方法により、半導体装置１０Ｂが製造される。
　以上のような本実施形態の半導体装置１０Ｂによれば、半導体基板１１０の表面１１０ｃ側の表面側配線５２２と裏面１１０ａ側の再配線５０１とを接続する貫通電極５２５を有する構成において、凹部５０３内および半導体基板１１０の裏面１１０ａ上に分離領域５０５を配置することによる配線基板間容量の低減効果を得ることができる。また、半導体基板１１０の表面１１０ｃ側に半導体素子５２１を形成した構成において、半導体素子５２１の特性を劣化させることなく、配線基板間容量の低減効果を得ることができる。また、分離領域５０５を形成する際の貫通ビア５２０の疎密差を考慮する必要がない。
　また、本実施形態の半導体装置１０Ｂにおいて、半導体基板１１０の凹部５０３が貫通電極５２５の周囲に形成されている。つまり、凹部５０３内に貫通ビア５２０が形成されている。このような構成によれば、再配線５０１との間の寄生容量だけでなく、貫通電極５２５と半導体基板１１０の間の寄生容量を低減することが可能となる。
　＜９．第９の実施の形態＞
　本開示の第９の実施の形態の半導体装置１０Ｃは、貫通ビア５２０の構成の点で、第８の実施の形態の半導体装置１０Ｂと異なる。
　［半導体装置の構成］
　図３０は、本開示の第９の実施の形態に係る半導体装置の構成例を表す断面図である。図２７に示すように、本実施形態に係る半導体装置１０Ｃにおいては、貫通ビア５２０を構成する貫通電極５３５が、半導体基板１１０の裏面１１０ａ側から形成されている。また、貫通電極５３５は、再配線５０１と同一の材料により形成されている。このように、半導体装置１０Ｃは、貫通ビア５２０に関していわゆるビアラストの構造を有する。
　また、本実施形態に係る貫通ビア５２０は、第８の実施の形態に係るライナー膜５２６を有さず、凹部５０３内において貫通電極５３５が分離領域５０５の凹部内領域部５１１により直接覆われている。言い換えると、ライナー膜５２６が、分離領域５０５と同一の材料により形成されている。
　図３１は、本実施形態の半導体装置１０Ｃにおける各構成の平面視でのレイアウトを示している。なお、図３１においては、保護膜５１５の図示を省略しており、また、凹部５０３の形成部位を便宜上薄墨部分として示している。また、二点鎖線Ｃ１は、スクライブ領域５０７とチップ領域５０８の境界を示している。
　図３１に示すように、貫通電極５３５と接続端子１８２が、再配線５０１により接続されている。貫通電極５３５と接続端子１８２の位置関係により、これらを接続する再配線５０１の形状は適宜異なる。また、再配線５０１および接続端子１８２の下側には、その幅あるいは外径より大きい範囲で凹部５０３が形成されている。また、貫通電極５３５は、凹部５０３内に形成されており、貫通電極５３５の周囲は分離領域５０５により囲まれている（図３０参照）。
　図３１に示す例では、平面視において、凹部５０３の形成範囲は、接続端子１８２および再配線５０１の外形を縁取るような形状で、接続端子１８２および再配線５０１の形成範囲からはみ出ている。なお、図３１に示す例では、接続端子１８２、貫通電極５３５、およびこれらを接続させる再配線５０１からなる組合せの配線接続構造５４０に関し、すべての配線接続構造５４０に対して凹部５０３が形成されているが、凹部５０３は一部の配線接続構造５４０に対して形成されてもよい。
　［半導体装置の製造方法］
　図３２および図３３は、本開示の第９の実施の形態に係る半導体装置１０Ｃの製造方法の一例を示す図である。
　まず、図３２Ａに示すように、半導体基板１１０となる半導体基板１１０Ｘに対して、半導体素子５２１および配線層５２３が形成される。その後、半導体基板１１０Ｘを裏面１１０ｇ側より、研削、ドライエッチングまたはウェットエッチングによりすることで、半導体基板１１０Ｘが薄膜化される。ここで、半導体基板１１０の強度確保の観点から、半導体基板１１０は１０～３００μｍ程度の厚さとされることが好ましい。
　次に、図３２Ｂに示すように、フォトリソグラフィとドライエッチングにより、半導体基板１１０の裏面１１０ａ側に第１凹部５３１を形成する工程が行われる。第１凹部５３１は、貫通電極５３５の形成部位において、半導体基板１１０の厚さ方向について一部を切除するように所定の深さで形成される。第１凹部５３１は、例えば、平面視で円形状をなすように、貫通電極５３５の外形よりも大きい内径で形成される。
　次に、図３２Ｃに示すように、フォトリソグラフィとドライエッチングにより、半導体基板１１０の裏面１１０ａ側に凹部５０３を形成する工程が行われる。ここでは、凹部５０３の形成範囲に第１凹部５３１の形成部位が含まれるように凹部５０３が形成される。
　凹部５０３の形成工程においては、第１凹部５３１の形成部位が半導体基板１１０を貫通するように、半導体基板１１０の加工量、つまり凹部５０３の深さが調整される。凹部５０３の深さについては、上述のとおり半導体基板１１０の底部１１０ｅについて少なくとも２μｍの厚さが確保されるように設定されることが好ましい。本工程により、半導体基板１１０の底部１１０ｅにおける第１凹部５３１の形成部位に対応する位置に、配線層５２３の絶縁膜５２４を露出させる貫通孔１１０ｈが形成される。
　続いて、図３３Ａに示すように、第７の実施の形態の場合と同様にして、分離領域５０５を形成した後、貫通電極５３５を形成するための穴部５３２が形成される。ここで、分離領域５０５は、貫通孔１１０ｈ内にも形成されることになる。
　穴部５３２は、貫通孔１１０ｈの形成部位に対応する位置に形成される。穴部５３２は、分離領域５０５を貫通するとともに絶縁膜５２４の半導体基板１１０側の部分を除去した部分として形成される。穴部５３２は、貫通孔１１０ｈの内周側に分離領域５０５の部分が残存するように形成される。穴部５３２の加工方法としては、例えば、ドライエッチングを採用することができる。また、分離領域５０５の材料および絶縁膜５２４の材料に感光性材料を用いた場合、これらの材料の加工はフォトリソグラフィを選択することができる。
　次に、図３３Ｂに示すように、第７の実施の形態の場合と同様にして、分離領域５０５の表面５０５ａ上に、再配線５０１を形成する工程が行われる。ここで、穴部５３２内に貫通電極５３５が形成され、表面側配線５２２と再配線５０１の導通がとられる。
　このように、本実施形態では、半導体基板１１０の裏面１１０ａ側に再配線５０１を配置する裏面側配線配置工程と、表面側配線５２２と再配線５０１を互いに接続する貫通電極５３５を配置する貫通配線配置工程とが同時に（１つの工程として）行われることになる。
　そして、図３３Ｃに示すように、第７の実施の形態の場合と同様にして、保護膜５１５および接続端子１８２が形成される。以上のような方法により、半導体装置１０Ｃが製造される。
　以上のような本実施形態の半導体装置１０Ｃによれば、第８の実施の形態に係る半導体装置１０Ｂと同様の効果を得ることができるとともに、半導体装置１０Ｂと比べて、貫通ビア５２０の構成を簡単なものにすることができる。これにより、製造工程の工数を削減することが可能となる。
　＜１０．第１０の実施の形態＞
　本開示の第１０の実施の形態の半導体装置１０Ｄは、平面視での凹部５０３の形成態様の点で、第９の実施の形態の半導体装置１０Ｃと異なる。
　図３４は、本実施形態の半導体装置１０Ｄにおける各構成の平面視でのレイアウトを示している。なお、図３４においては、図３１と同様に、保護膜５１５の図示を省略しており、凹部５０３の形成部位を薄墨部分として示している。
　図３４に示すように、本実施形態の半導体装置１０Ｄにおいては、凹部５０３は、平面視で複数の再配線５０１と重なるように形成されている。半導体装置１０Ｄにおいては、１つの凹部５０３に対して、再配線５０１を含む配線接続構造５４０が複数配置されている。
　図３４に示す例では、凹部５０３として、平面視での矩形状の形成範囲に３つの配線接続構造５４０を含む凹部５０３Ｃと、平面視での矩形状の形成範囲に２つの配線接続構造５４０および１つの配線接続構造５４０の一部を含む凹部５０３Ｄが形成されている。
　本実施形態の半導体装置１０Ｄによれば、第９の実施の形態に係る半導体装置１０Ｂと同様の効果を得ることができるとともに、配線接続構造５４０に関するパターンが密集した際の凹部５０３のデザイン上の制約を緩和することができる。これにより、高集積化に有利な構成を得ることができる。
　　＜１１．第１１の実施の形態＞
　本開示の第１１の実施の形態の半導体装置１０Ｅは、平面視での凹部５０３の形成態様の点で、第９の実施の形態の半導体装置１０Ｃと異なる。
　図３５は、本実施形態の半導体装置１０Ｅにおける各構成の平面視でのレイアウトを示している。なお、図３５においては、図３１と同様に、保護膜５１５の図示を省略しており、凹部５０３の形成部位を薄墨部分として示している。
　図３５に示すように、本実施形態の半導体装置１０Ｅにおいては、凹部５０３は、平面視で多角形状または円形状の周期構造をなすように形成されている。つまり、半導体装置１０Ｅは、周期的な配置で形成された多数の凹部５０３を有する。
　図３５に示す例では、凹部５０３は、周期的な配置として、多数の六角形状の周期構造であるハニカム構造の配置により形成されている。つまり、半導体装置１０Ｅにおいては、半導体基板１１０に対して、平面視で六角形状をなす多数の凹部５０３が周期的に配置形成されている。
　なお、図３５に示す例では、チップ領域５０８の全域に凹部５０３が周期的に配置形成されているが、凹部５０３はチップ領域５０８の一部の領域に形成されてもよい。また、図３５に示す例では、配線接続構造５４０の一部は、凹部５０３の形成領域以外の領域に形成されているが、配線基板間容量を低減する観点からは、図３５に示すように、貫通電極５３５は、凹部５０３の形成領域に形成されることが好ましい。ただし、貫通電極５３５についても、凹部５０３の形成領域以外の領域に形成されてもよい。
　本実施形態の半導体装置１０Ｅによれば、第９の実施の形態に係る半導体装置１０Ｂと同様の効果を得ることができるとともに、次のような効果を得ることができる。すなわち、本実施形態に係る凹部５０３の形成態様によれば、応力を分散させることができ、半導体基板１１０の強度を維持・確保することができるとともに、凹部５０３を比較的深く形成することが可能となる。これにより、配線基板間容量を効果的に低減することができるとともに、半導体装置１０Ｅとしてのチップの軽量化および機械的強度の維持・確保を両立することが可能である。
　チップの軽量化に関しては、例えば、シリコン製の半導体基板１１０に対して、アクリル樹脂の比重は１／２程度であるため、半導体基板１１０の体積の６０％程度の体積部分を除去して凹部５０３を形成することで、半導体基板１１０について３０％程度の軽量化を図ることが可能となる。また、凹部５０３の配置に関して周期的な構造をとることにより、分離領域５０５を形成するために樹脂材料を塗布する際の疎密差の影響を受けにくくすることができる。これにより、分離領域５０５の材料の塗布膜厚のばらつきを低減することが可能となる。結果として、配線基板間容量の均一的な低減効果を得ることができる。
　［変形例］
　本開示の第１１の実施の形態に係る半導体装置１０Ｅの変形例について説明する。凹部５０３の周期構造としては、四角形状や五角形状等の多角形状や円形状や楕円形状等の各種形状を採用することができる。
　例えば、図３６に示す変形例１の構成のように、凹部５０３は、周期的な配置として、多数の三角形状の周期構造の配置により形成されてもよい。このように、半導体基板１１０に対して、平面視で三角形状をなす多数の凹部５０３が周期的に配置形成されてもよい。
　また、図３７に示す変形例２の構成のように、凹部５０３は、周期的な配置として、多数の円形状の周期構造の配置により形成されてもよい。このように、半導体基板１１０に対して、平面視で円形状をなす多数の凹部５０３が周期的に配置形成されてもよい。
　これらの変形例の構成によっても、配線基板間容量を効果的に低減することができるとともに、チップの軽量化および機械的強度の維持・確保を両立することが可能である。
　＜１２．カメラへの応用例＞
　本開示に係る技術（本技術）は、様々な製品に応用することができる。例えば、本技術は、カメラ等の撮像装置に搭載される撮像素子として実現されてもよい。
　図３８は、本技術が適用され得る撮像装置の一例であるカメラの概略的な構成例を示すブロック図である。同図のカメラ１０００は、レンズ１００１と、撮像素子１００２と、撮像制御部１００３と、レンズ駆動部１００４と、画像処理部１００５と、操作入力部１００６と、フレームメモリ１００７と、表示部１００８と、記録部１００９とを備える。
　レンズ１００１は、カメラ１０００の撮影レンズである。このレンズ１００１は、被写体からの光を集光し、後述する撮像素子１００２に入射させて被写体を結像させる。
　撮像素子１００２は、レンズ１００１により集光された被写体からの光を撮像する半導体素子である。この撮像素子１００２は、照射された光に応じたアナログの画像信号を生成し、デジタルの画像信号に変換して出力する。
　撮像制御部１００３は、撮像素子１００２における撮像を制御するものである。この撮像制御部１００３は、制御信号を生成して撮像素子１００２に対して出力することにより、撮像素子１００２の制御を行う。また、撮像制御部１００３は、撮像素子１００２から出力された画像信号に基づいてカメラ１０００におけるオートフォーカスを行うことができる。ここでオートフォーカスとは、レンズ１００１の焦点位置を検出して、自動的に調整するシステムである。このオートフォーカスとして、撮像素子１００２に配置された位相差画素により像面位相差を検出して焦点位置を検出する方式（像面位相差オートフォーカス）を使用することができる。また、画像のコントラストが最も高くなる位置を焦点位置として検出する方式（コントラストオートフォーカス）を適用することもできる。撮像制御部１００３は、検出した焦点位置に基づいてレンズ駆動部１００４を介してレンズ１００１の位置を調整し、オートフォーカスを行う。なお、撮像制御部１００３は、例えば、ファームウェアを搭載したＤＳＰ（Digital Signal Processor）により構成することができる。
　レンズ駆動部１００４は、撮像制御部１００３の制御に基づいて、レンズ１００１を駆動するものである。このレンズ駆動部１００４は、内蔵するモータを使用してレンズ１００１の位置を変更することによりレンズ１００１を駆動することができる。
　画像処理部１００５は、撮像素子１００２により生成された画像信号を処理するものである。この処理には、例えば、画素毎の赤色、緑色および青色に対応する画像信号のうち不足する色の画像信号を生成するデモザイク、画像信号のノイズを除去するノイズリダクションおよび画像信号の符号化等が該当する。画像処理部１００５は、例えば、ファームウェアを搭載したマイコンにより構成することができる。
　操作入力部１００６は、カメラ１０００の使用者からの操作入力を受け付けるものである。この操作入力部１００６には、例えば、押しボタンやタッチパネルを使用することができる。操作入力部１００６により受け付けられた操作入力は、撮像制御部１００３や画像処理部１００５に伝達される。その後、操作入力に応じた処理、例えば、被写体の撮像等の処理が起動される。
　フレームメモリ１００７は、１画面分の画像信号であるフレームを記憶するメモリである。このフレームメモリ１００７は、画像処理部１００５により制御され、画像処理の過程におけるフレームの保持を行う。
　表示部１００８は、画像処理部１００５により処理された画像を表示するものである。この表示部１００８には、例えば、液晶パネルを使用することができる。
　記録部１００９は、画像処理部１００５により処理された画像を記録するものである。この記録部１００９には、例えば、メモリカードやハードディスクを使用することができる。
　以上、本開示が適用され得るカメラについて説明した。本技術は以上において説明した構成のうち、撮像素子１００２に適用され得る。具体的には、図１において説明した撮像装置１０は、撮像素子１００２に適用することができる。撮像素子１００２に撮像装置１０を適用することにより信号の遅延時間を短縮することができ、高速な撮像を行うことができる。
　なお、第４の実施の形態の撮像装置１０の構成は、他の実施の形態と組み合わせることができる。具体的には、図１１の分離領域１５３は、図８の半導体基板１１０に適用することができる。
　また、第５の実施の形態の撮像装置１０の構成は、他の実施の形態と組み合わせることができる。具体的には、図１５の分離領域１５４は、図６の半導体基板１１０に適用することができる。
　最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。本開示に係る技術は、例えば、ＩＣ部品のパッケージ構造において中継部品として用いられるインターポーザにおいても適用することができる。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。また、上述した各実施形態の構成および変形例の構成は適宜組み合せることができる。
　また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　なお、本技術は以下のような構成もとることができる。
（１）表面側に半導体素子および当該半導体素子に接続される表面側配線が配置される半導体基板と、
　前記半導体基板の裏面側に配置される裏面側配線と、
　前記半導体基板および前記裏面側配線の間に配置される分離領域と
を具備する半導体装置。
（２）前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線をさらに具備する前記（１）に記載の半導体装置。
（３）前記分離領域は、樹脂により構成される前記（１）に記載の半導体装置。
（４）前記分離領域は、感光性樹脂により構成される前記（３）に記載の半導体装置。
（５）前記分離領域は、無機材料により構成される前記（１）に記載の半導体装置。
（６）前記分離領域は、５μｍ以上の厚さに構成される前記（１）から（５）の何れかに記載の半導体装置。
（７）前記分離領域は、前記半導体基板の裏面側に形成された凹部に配置される前記（１）から（５）の何れかに記載の半導体装置。
（８）前記分離領域は、空隙を有する前記（７）に記載の半導体装置。
（９）前記裏面側配線は、平面視で少なくとも一部を前記凹部に重ねるように設けられている前記（７）または（８）に記載の半導体装置。
（１０）前記凹部として、深さが異なる複数種類の凹部が形成されている前記（７）から（９）の何れかに記載の半導体装置。
（１１）前記凹部は、平面視で複数の前記裏面側配線と重なるように形成されている前記（７）から（１０）の何れかに記載の半導体装置。
（１２）前記凹部は、平面視で多角形状または円形状の周期構造をなすように形成されている前記（７）から（１１）の何れかに記載の半導体装置。
（１３）前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線と、絶縁性材料により形成され、前記貫通配線の少なくとも一部を覆うとともに前記貫通配線と前記分離領域との間に介在するライナー膜と、を有する前記（７）から（１２）の何れかに記載の半導体装置。
（１４）前記分離領域は、空隙を有する前記（１）に記載の半導体装置。
（１５）前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線をさらに具備し、前記分離領域は、前記貫通孔の内周面を覆う孔内分離領域部と、前記半導体基板の裏面側に形成された裏面側分離領域部と、を有し、前記空隙は、前記裏面側分離領域部に形成されている前記（１４）に記載の半導体装置。
（１６）前記分離領域は、前記半導体基板および前記貫通配線の間にさらに配置される前記（２）に記載の半導体装置。
（１７）前記分離領域は、前記半導体基板に前記貫通孔を形成するエッチングの際にマスクとして使用される前記（２）または前記（１６）に記載の半導体装置。
（１８）前記裏面側配線を絶縁する絶縁膜をさらに具備する前記（１）から（８）、前記（１６）、（１７）の何れかに記載の半導体装置。
（１９）前記半導体素子は、入射光の光電変換を行う光電変換素子である前記（１）から（１８）の何れかに記載の半導体装置。
（２０）表面側に半導体素子および当該半導体素子に接続される表面側配線が配置された半導体基板の裏面側に分離領域を配置する分離領域配置工程と、
　前記半導体基板に貫通孔を形成する貫通孔形成工程と、
　前記半導体基板の裏面側に裏面側配線を配置する裏面側配線配置工程と、
　前記形成された貫通孔に前記表面側配線および前記裏面側配線を接続する貫通配線を配置する貫通配線配置工程と
を具備する半導体装置の製造方法。
　１０　撮像装置
　１００　画素
　１１０、１３０　半導体基板
　１２０、１４０　配線領域
　１２１、１４１　絶縁層
　１２２、１４２　配線層
　１５０～１５４、１５６　分離領域
　１５５　空隙
　１５６ａ　孔内分離領域部
　１５６ｂ　裏面側分離領域部
　１６０　貫通ビア
　１６１、１６８　貫通孔
　１６２　絶縁膜
　１６３　バリア層
　１６４　シード層
　１６５　裏面側配線
　１６６　凹部
　１６９　貫通配線
　１８０　保護膜
　１８２　接続端子
　５０１　再配線（裏面側配線）
　５０３　凹部
　５０５　分離領域
　５２０　貫通ビア
　５２１　半導体素子
　５２２　表面側配線
　５２３　配線層
　５２５、５３５　貫通電極
　５２６　ライナー膜
　１００２　撮像素子

Claims (20)

  1. 　表面側に半導体素子および当該半導体素子に接続される表面側配線が配置される半導体基板と、
    　前記半導体基板の裏面側に配置される裏面側配線と、
    　前記半導体基板および前記裏面側配線の間に配置される分離領域と
    を具備する半導体装置。
  2. 　前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線をさらに具備する請求項１に記載の半導体装置。
  3. 　前記分離領域は、樹脂により構成される請求項１記載の半導体装置。
  4. 　前記分離領域は、感光性樹脂により構成される請求項３記載の半導体装置。
  5. 　前記分離領域は、無機材料により構成される請求項１記載の半導体装置。
  6. 　前記分離領域は、５μｍ以上の厚さに構成される請求項１記載の半導体装置。
  7. 　前記分離領域は、前記半導体基板の裏面側に形成された凹部に配置される請求項１記載の半導体装置。
  8. 　前記分離領域は、空隙を有する請求項７記載の半導体装置。
  9. 　前記裏面側配線は、平面視で少なくとも一部を前記凹部に重ねるように設けられている請求項７記載の半導体装置。
  10. 　前記凹部として、深さが異なる複数種類の凹部が形成されている請求項７記載の半導体装置。
  11. 　前記凹部は、平面視で複数の前記裏面側配線と重なるように形成されている請求項７記載の半導体装置。
  12. 　前記凹部は、平面視で多角形状または円形状の周期構造をなすように形成されている請求項７記載の半導体装置。
  13. 　前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線と、
    　絶縁性材料により形成され、前記貫通配線の少なくとも一部を覆うとともに前記貫通配線と前記分離領域との間に介在するライナー膜と、を有する
    　請求項７記載の半導体装置。
  14. 　前記分離領域は、空隙を有する請求項１記載の半導体装置。
  15. 　前記半導体基板に形成された貫通孔に配置されて前記表面側配線および前記裏面側配線を接続する貫通配線をさらに具備し、
    　前記分離領域は、前記貫通孔の内周面を覆う孔内分離領域部と、前記半導体基板の裏面側に形成された裏面側分離領域部と、を有し、
    　前記空隙は、前記裏面側分離領域部に形成されている請求項１４記載の半導体装置。
  16. 　前記分離領域は、前記半導体基板および前記貫通配線の間にさらに配置される請求項２記載の半導体装置。
  17. 　前記分離領域は、前記半導体基板に前記貫通孔を形成するエッチングの際にマスクとして使用される請求項２記載の半導体装置。
  18. 　前記裏面側配線を絶縁する絶縁膜をさらに具備する請求項１記載の半導体装置。
  19. 　前記半導体素子は、入射光の光電変換を行う光電変換素子である請求項１記載の半導体装置。
  20. 　表面側に半導体素子および当該半導体素子に接続される表面側配線が配置された半導体基板の裏面側に分離領域を配置する分離領域配置工程と、
    　前記半導体基板に貫通孔を形成する貫通孔形成工程と、
    　前記半導体基板の裏面側に裏面側配線を配置する裏面側配線配置工程と、
    　前記形成された貫通孔に前記表面側配線および前記裏面側配線を接続する貫通配線を配置する貫通配線配置工程と
    を具備する半導体装置の製造方法。
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