JP2009295851A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009295851A
JP2009295851A JP2008149145A JP2008149145A JP2009295851A JP 2009295851 A JP2009295851 A JP 2009295851A JP 2008149145 A JP2008149145 A JP 2008149145A JP 2008149145 A JP2008149145 A JP 2008149145A JP 2009295851 A JP2009295851 A JP 2009295851A
Authority
JP
Japan
Prior art keywords
hole
semiconductor device
insulating layer
conductive pattern
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008149145A
Other languages
English (en)
Other versions
JP5289830B2 (ja
Inventor
Nobuaki Takahashi
信明 高橋
Masahiro Komuro
雅宏 小室
Satoshi Matsui
聡 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008149145A priority Critical patent/JP5289830B2/ja
Priority to US12/477,178 priority patent/US8217516B2/en
Priority to CN2009101460247A priority patent/CN101599477B/zh
Publication of JP2009295851A publication Critical patent/JP2009295851A/ja
Priority to US13/494,537 priority patent/US8791567B2/en
Application granted granted Critical
Publication of JP5289830B2 publication Critical patent/JP5289830B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13562—On the entire exposed surface of the core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することができる半導体装置を提供する。
【解決手段】この半導体装置において、貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。絶縁層１１０は、貫通孔１０２の底面に位置している。導電パターン１２０は、基板１００の一面側に位置している。開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ3が貫通孔１０２における距離ｒ1より小さい。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。バンプ３０２は、基板１００の裏面側に位置しており、貫通電極３００と一体に形成されている。
【選択図】図１

Description

本発明は、貫通電極を有する半導体装置及びその製造方法に関する。
近年、半導体素子の高集積化を目的として、半導体素子同士を積層する３次元実装が行われている。このような技術に対応するために、半導体装置の基板に貫通電極が設けられるようになっている。貫通電極の形成方法としては、例えば特許文献１〜３に記載の技術がある。
特許文献１に記載の技術は、酸化膜及びソース電極が表面に形成されたＧａＡｓ基板に、ソース電極に達する貫通孔を形成し、この貫通孔の中に電子銃蒸着によりＡｕ膜を形成した後、無電解めっきにより貫通電極を形成するものである。なお、本技術では、貫通電極を形成した後、裏面電極を別途生成している。
特許文献２に記載の技術は、貫通電極を、導電性の小径プラグと導電性の大径プラグから形成するものである。小径プラグは基板の表面側に位置しており、大径プラグは基板の裏面側に位置している。小径プラグの端部は大径プラグに内包されている。なお本技術において、裏面電極となるバンプは大径プラグと一体に形成されている。
特許文献３に記載の技術は、貫通孔の側面の下部側及び貫通孔の底面にシード層を形成し、このシード層を用いてめっき層を形成することにより、貫通電極を形成するものである。貫通電極と基板表面の絶縁層上に形成された導電パターンは、絶縁層に埋め込まれた電極プラグを介して接続している。なお本技術において、裏面電極となるバンプは貫通電極と一体に形成される場合もある。
特開昭６３−１２７５５０号公報 特開２００５−２９４５８２号公報 特開２００８−５３５６８号公報
しかし、特許文献１に記載の技術では、貫通電極と、裏面電極を別々に形成していた。なお、特許文献１に記載の技術において、貫通電極を形成するための無電解めっきをそのまま継続することにより、バンプと貫通電極を一体的に形成することも考えられる。しかし、無電解めっきにおいてめっき層は等方的に成長する。このため、この方法を採用すると、バンプの中心軸から周までの距離が貫通電極よりバンプの高さ分ほど大きくなってしまい、バンプの短絡を防止するために貫通電極のピッチを広くする必要が出てくる。従ってこの方法は採用できない。
また特許文献２に記載の技術では、貫通電極の一部に小径プラグを用いているため、貫通電極の抵抗を低くすることが難しかった。また特許文献３に記載の技術では、導電パターンと貫通電極は電極プラグを介して接続しているため、これらの間の抵抗は高かった。
このように特許文献１〜３に記載の技術では、絶縁層上の導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することはできなかった。
本発明によれば、基板と、
前記基板の一面側に位置する導電パターンと、
前記基板に形成され、前記導電パターンの下に位置する貫通孔と、
前記貫通孔の前記一面側の底面に位置する絶縁層と、
前記絶縁層に形成され、周から前記貫通孔の中心軸までの距離が前記貫通孔より小さく、前記貫通孔の底面に前記導電パターンを露出させる開口パターンと、
前記開口パターン内及び前記貫通孔内に形成され、前記導電パターンに接続する貫通電極と、
前記基板の前記一面の反対面側に位置し、前記貫通電極と一体に形成されたバンプと、
を備える半導体装置が提供される。
本発明によれば、一面側に導電パターンを有する基板の反対面側から貫通孔を形成し、前記貫通孔の底面を、絶縁層を介して前記導電パターンに対向させる工程と、
前記絶縁層に、周から前記貫通孔の中心軸までの距離が前記貫通孔より小さい開口パターンを形成して、前記導電パターンを前記貫通孔の底部に露出させる工程と、
前記導電パターンをシード層とした無電解めっきを行うことにより、前記開口パターン内及び前記貫通孔内に位置する貫通電極と、前記基板の前記反対面側に位置するバンプとを連続的に形成する工程と、
を備える半導体装置の製造方法が提供される。
この発明によれば、貫通電極は導電パターンに直接接している。このため導電パターンと貫通電極の間の抵抗を低くすることができる。また、貫通孔の一面側の底面には絶縁層が位置しているが、絶縁層に形成された開口パターンは、周から前記貫通孔の中心軸までの距離が貫通孔より小さい。このため、貫通電極とバンプを一体に形成しても、貫通孔に対するバンプの張出量を小さくすることができる。従って、貫通電極とバンプを一体に形成することができる。
本発明によれば、導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極とバンプを一体に形成することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施の形態における半導体装置の構成を示す断面図である。この半導体装置は、基板１００、貫通孔１０２、導電パターン１２０、絶縁層１１０、開口パターン１１２、貫通電極３００、及びバンプ３０２を備える。基板１００は、例えばシリコン基板などの半導体基板である。貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。本図に示す例において、貫通孔１０２はストレート形状である。
絶縁層１１０は、貫通孔１０２の一面側の底面に位置している。絶縁層１１０は、本図に示す例では基板１００の表面上（一面上）に位置している。絶縁層１１０は、例えば基板１００の一面を熱酸化した熱酸化膜、又は基板１００の一面上にＣＶＤ法により形成された層間絶縁膜である。導電パターン１２０は、基板１００の一面側に位置している。本図に示す例において、絶縁層１１０の表面に位置している。導電パターン１２０は、例えば絶縁層１１０上に形成された配線層の一部である。
開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ3が貫通孔１０２の周から中心軸までの距離ｒ1より小さい。貫通孔１０２及び導電パターン１２０の断面形状（上面視）が円形である場合、この距離は半径のことである。また、貫通孔１０２及び導電パターン１２０の断面形状（上面視）が多角形の場合、ｒ1及びｒ3は、上面視で、貫通孔１０２の周上の任意の点（例えば頂点）と中心軸を結ぶ直線で測定された距離である。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。
貫通電極３００は、開口パターン１１２及び貫通孔１０２内に形成されており、導電パターン１２０に接続している。バンプ３０２は、基板１００の裏面側（一面とは反対側の面）に位置しており、貫通電極３００と一体に形成されている。
この半導体装置によれば、貫通電極３００は導電パターン１２０に直接接している。このため導電パターン１２０と貫通電極３００の間の抵抗を低くすることができる。また、貫通孔１０２の一面側の底面には絶縁層１１０が位置しているが、絶縁層１１０に形成された開口パターン１１２は、距離ｒ3が貫通孔１０２における距離ｒ1より小さい。このため、詳細を後述するように、貫通電極３００とバンプ３０２を一体に形成しても、貫通孔１０２に対するバンプ３０２の張出量（ｒ2−ｒ1）を小さくすることができる。従って、貫通電極とバンプを一体に形成することができる。ここで、ｒ2は貫通孔１０２の中心軸からバンプ３０２の底面の周までの距離である。ｒ2は、バンプ３０２の断面形状（上面視）により、ｒ1とｒ3と同様に定められる。
次に、図２〜図４の各図を用いて、図１に示した半導体装置の製造方法を説明する。まず図２（ａ）に示すように、ウェハの状態にある基板１００の表面上に絶縁層１１０を形成し、さらに絶縁層１１０上に導電パターン１２０を形成する。絶縁層１１０は、例えばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜、及び樹脂材料膜からなる群から選ばれた単層膜、又はこの群から選ばれた膜を積層した積層膜である。導電パターン１２０は、少なくとも底面が、Ａｌ、Ｃｕ、及びＷからなる群から選ばれた一つ、又はこの群から選ばれた少なくとも２つからなる合金からなる。
絶縁層１１０が基板１００の熱酸化膜である場合、絶縁層１１０は、例えば基板１００の一面に形成されるトランジスタのゲート絶縁膜と同一工程で形成される。この場合、導電パターン１２０は、例えばトランジスタのゲート電極と同一工程で形成される。
絶縁層１１０が層間絶縁膜である場合、絶縁層１１０は一層の層間絶縁膜であっても良いし、複数層の層間絶縁膜であってもよい。そして導電パターン１２０は、絶縁層１１０の表面に位置する配線と同一工程で形成される。
次いで、絶縁層１１０上及び導電パターン１２０上に必要な層２００、及びバンプ（図示せず）を形成する。このバンプは、図示しない配線及びコンタクトを介して、導電パターン１２０に電気的に接続している。
次いで、基板１００の表面側に支持体（図示せず）を固定し、基板１００の裏面を研削する。これにより、基板１００は薄くなる。なおこの工程において、基板１００は半導体装置ごとに個片化されていても良いし、ウェハの状態であっても良い。
次いで図２（ｂ）に示すように、基板１００の裏面上にマスクパターン５０を形成する。次いでマスクパターン５０をマスクとして、基板１００を裏面側からドライエッチングする。これにより、基板１００には貫通孔１０２が形成される。貫通孔１０２の底面には絶縁層１１０が露出している。絶縁層１１０は、基板１００をエッチングするときのエッチングストッパーとしても機能する。このため、貫通孔１０２は絶縁層１１０を貫通しない。貫通孔１０２は、絶縁層１１０を挟んで導電パターン１２０と対向している。基板１００を平面視した場合、貫通孔１０２は導電パターン１２０の内側に位置している。
その後図３（ａ）に示すように、マスクパターン５０を除去する。次いで基板１００の裏面上及び貫通孔１０２の底面に露出している絶縁層１１０上に、マスクパターン５２を形成する。次いで、マスクパターン５２をマスクとして絶縁層１１０をエッチングする。これにより、絶縁層１１０は選択的に除去され、絶縁層１１０に開口パターン１１２が形成される。貫通孔１０２の底面において絶縁層１１０は、貫通孔１０２の内壁から一定幅ほど残っており、リング形状を有している。この工程により、導電パターン１２０は貫通孔１０２の底面に露出する。
その後図３（ｂ）に示すように、マスクパターン５２を除去する。次いで貫通孔１０２の内壁（側面）、及び基板１００の裏面（反対面）上に絶縁膜１３０を形成する。絶縁膜１３０は、例えばＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜、及び樹脂材料膜からなる群から選ばれた単層膜、又はこの群から選ばれた膜を積層した積層膜である。このとき絶縁膜１３０は貫通孔１０２の底面にも形成される。次いで、貫通孔１０２の底面に形成された絶縁膜１３０を除去する。絶縁膜１３０がＳｉＯ2膜、ＳｉＮ膜、及びＳｉＯＮ膜のいずれかから形成される場合、絶縁膜１３０はＣＶＤ法により形成されるため、貫通孔１０２の底面に形成された絶縁膜１３０は他の部分と比べて薄い。このため、貫通孔１０２の底面に形成された絶縁膜１３０は、例えばエッチバックにより除去することができる。この場合、絶縁膜１３０を形成する工程とエッチバックする工程を複数回繰り返すことにより、絶縁膜１３０を必要な厚さに成膜してもよい。また絶縁膜１３０が樹脂材料膜であり、スプレー塗布により形成されている場合、貫通孔１０２の底面に形成された絶縁膜１３０は、例えばマスクパターンを用いたエッチングにより除去することができる。なお本図に示す状態において、開口パターン１１２における距離ｒ3と貫通孔１０２における距離ｒ1の差（ｒ1−ｒ3）は、例えば１μｍ以上３μｍ以下である。
次いで、絶縁膜１３０上にバリア膜（図示せず）を形成する。バリア膜は貫通電極３００の金属成分が基板１００内に拡散することを抑制する膜であり、例えばＴｉＮ膜、ＴａＮ膜、ＴｉＷ膜、Ｔｉ膜、Ｔａ膜、及びＣｒ膜からなる群から選ばれた一つ、又はこの群から選ばれた複数の膜を積層した積層膜である。
次いで図４（ａ）及び（ｂ）に示すように、導電パターン１２０をシード層とした無電解めっきを行う。これにより、貫通電極３００が徐々に成長する。貫通電極３００は、Ｎｉ、ＮｉＰ、ＮｉＢ、Ｃｕ、Ｐｄ、及びＡｕからなる群から選ばれた一つからなる膜、この群から選ばれた少なくとも２つからなる合金膜、またはこの群から選ばれた少なくとも２つを積層した積層膜からなる。なお導電パターン１２０がＷ又はＷ合金であり、貫通電極３００がＮｉである場合、無電解めっきを行う前に、貫通孔１０２の底面で露出している導電パターン１２０の表面にＰｄ触媒処理を行っても良い。
詳細には、まず図４（ａ）に示すように、開口パターン１１２内に貫通電極３００が形成される。無電解めっきによる層は等方的に成長するため、この段階において貫通電極３００の上面には開口パターン１１２と同形状の平坦部が形成される。
その後、図４（ｂ）に示すように、貫通電極３００は絶縁層１１０の上方にむけて等方的に成長していく。このとき、貫通電極３００の上面の平坦部はそのまま維持される。また、貫通電極３００の上面の平坦部は、貫通電極３００の上面の縁と比較して、開口パターン１１２における距離ｒ3と貫通孔１０２における距離ｒ1の差（ｒ1−ｒ3）ほど高くなる。
そして図４（ｃ）に示すように、無電解めっきを続けていくと貫通電極３００の一部が基板１００から飛び出してバンプ３０２になる。このようにして、バンプ３０２が貫通電極３００と一体的に形成される。バンプ３０２の上面の縁が基板１００の裏面上に位置する絶縁膜１３０と面一になった状態においても、貫通電極３００の上面の平坦部すなわちバンプ３０２の上面の平坦部は、バンプ３０２の上面の縁と比較して、（ｒ1−ｒ3）ほど高いままである。
その後、バンプ３０２が必要な高さになるまで無電解めっきを継続し、図１に示す状態になる。バンプ３０２の高さは、例えば１μｍ以上３０μｍ以下である。なお、バンプ３０２の高さが（ｒ1−ｒ3）でよい場合は、図４（ｃ）に示す状態で無電解めっきを終了する。このとき、バンプ３０２の周から貫通電極３００の中心軸までの距離は貫通電極３００の周から中心軸までの距離と等しくなる。なお、バンプ３０２の表面にＡｕ膜又はＰｄ膜を薄く形成しても良い。その後、上記した支持体を取り除き、半導体装置を個片化する。
次に、本実施形態に示した半導体装置の作用効果について説明する。上記したように、貫通電極３００は絶縁層１１０上の導電パターン１２０に直接接している。このため導電パターン１２０と貫通電極３００の間の抵抗を低くすることができる。
また、上記したように、無電解めっきにより貫通電極３００及びバンプ３０２を形成する工程において、バンプ３０２の上面の縁が基板１００の裏面上に位置する絶縁膜１３０と面一のとき（図４（ｃ））、貫通電極３００の上面の平坦部すなわちバンプ３０２の上面の平坦部は、バンプ３０２の上面の縁と比較して、（ｒ1−ｒ3）程高い。このため、バンプ３０２をさらに高くするために無電解めっきを継続しても、貫通孔１０２に対するバンプ３０２の張出量（ｒ2−ｒ1）を、（ｒ1−ｒ3）に誤差３０％を加えた分ほど小さくすることができる。従って、貫通電極３００とバンプ３０２を一体的に形成しても、貫通電極３００に対するバンプ３０２の張出量を小さくすることができる。このため、貫通電極３００の配置間隔を狭くして高集積化することができる。この効果は、（ｒ1−ｒ3）が大きいほど、すなわち開口パターン１１２における距離ｒ3と貫通孔１０２における距離ｒ1の差が大きいほど顕著になる。
なお、この効果を式で表すと、以下の式（１）のようになる。
（ｒ2−ｒ1）＝（ｈ−（ｒ1−ｒ3））×（１±０．３）・・・（１）
ただし、ｈはバンプ３０２の高さである。
また、バンプ３０２の表面には、開口パターン１１２と同形状の平坦部が形成される。このため、バンプ３０２の表面を平坦化する処理を行う必要がない。
バンプ３０２の表面に平坦部を形成することができるという効果と、バンプ３０２の張出量を小さくすることができるという効果は互いに相反する関係にある。これらの効果をバランスよく得る必要があるときには、開口パターン１１２における距離ｒ3と貫通孔１０２における距離ｒ1の差を、１μｍ以上３μｍ以下とするのが好ましい。
（第２の実施形態）
図５の各図は、第２の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、貫通孔１０２の形状を除いて、第１の実施形態に示した半導体装置の製造方法と同様の構成である。なお、図５（ａ）は第１の実施形態における図２（ｂ）の状態を示しており、図５（ｂ）は第１の実施形態における図１の状態を示している。
本実施形態において貫通孔１０２及び貫通電極３００は、上端以外の部分に、中心軸から周までの距離が上端より大きい部分を有する。具体的には、貫通孔１０２はボウイング形状を有しており、上端及び底面において中心軸から周までの距離が小さく、高さ方向の略中央部分に向かうにつれてこの距離が徐々に大きくなっている。
このような形状は、貫通孔１０２を形成するときのドライエッチング条件を調節して、イオンの直進性を低下させて散乱性を向上させることにより、基板１００の面内方向と厚み方向それぞれにエッチングが進むようにすれば形成できる。具体的には、ドライエッチングの際の真空度を低下させ、基板１００の温度を上げ、かつ他のエッチング条件を適宜調節する。
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、貫通孔１０２及び貫通電極３００は、上端以外の部分に、中心軸から周までの距離が上端より大きい部分を有している。このため、貫通電極３００及びバンプ３０２が基板１００から抜けることを防止できる。また、貫通孔１０２の形状をストレート形状にするときよりもエッチング条件の制御が簡単になる。
また、貫通孔１０２において、上端における中心軸から周までの距離が底面におけるこの距離より小さい場合、開口パターン１１２を形成するためのエッチングにおいて、貫通孔１０２の上端をマスクとして自己整合的に開口パターン１１２を形成できるときもある。この場合、開口パターン１１２を形成するときにマスクパターンを用いる必要がなくなる。
なお、図６に示すように貫通孔１０２は、中心軸から周までの距離が、上端及び底面において大きく、高さ方向の略中央部分に向かうにつれてこの距離が徐々に小さくなっていてもよい。この場合においても、上記した効果を得ることができる。
（第３の実施形態）
図７の各図は、第３の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、貫通孔１０２の形状及び貫通孔１０２の形成方法を除いて、第１の実施形態にかかる半導体装置の製造方法と同様である。なお、図７（ａ）及び図７（ｂ）は、貫通孔１０２の製造方法を示しており、図７（ｃ）は第１の実施形態における図４（ｃ）の状態を示している。
本実施形態において貫通孔１０２は、いわゆるスキャロップ形状を有しており、内壁に、貫通孔１０２の周方向に一周する溝１０２ａを複数上下に並んで有している。貫通孔１０２の中心軸を含む断面図において、各溝１０２ａの側面の形状は、円弧に沿った形状となっている。
本実施形態において貫通孔１０２は、いわゆるボッシュ法によって形成することができる。具体的には、図７（ａ）に示すように、まず基板１００の裏面上に、マスクパターン５０を形成する。次いで、マスクパターン５０をマスクとして基板１００をエッチングする。これにより、貫通孔１０２の一部及び最上部の溝１０２ａが形成される。次いで、最上部の溝１０２ａを覆う保護膜１０４を形成する。保護膜１０４は例えばフッ化物であり、フッ化系のハロゲンガスを用いて形成することができる。その後、マスクパターン５０をマスクとしたエッチング及び保護膜１０４の形成を、貫通孔１０２の底面に絶縁層１１０が露出するまで繰り返す。
その後図７（ｂ）に示すように、保護膜１０４を洗浄により除去する。その後、開口部１１２及び絶縁膜１３０を形成する。これらの形成方法は、第１の実施形態と同様である。
その後、図７（ｃ）に示すように、貫通電極３００及びバンプ３０２を形成する。これらの形成方法は第１の実施形態と同様である。
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、貫通孔１０２の内壁及び貫通電極３００の側面がスキャロップ形状であるため、貫通電極３００が貫通孔１０２から抜けることを防止できる。また、貫通孔１０２の形状をストレート形状にするときよりもエッチング条件の制御が簡単になる。
（第４の実施形態）
図８の各図は、第４の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、開口パターン１１２の代わりに絶縁膜１３０に形成された開口パターン１３２を用いる点を除いて、第１の実施形態にかかる半導体装置の製造方法と同様である。以下、第１の実施形態と同様の工程については説明を省略する。
まず図８（ａ）に示すように、基板１００に貫通孔１０２を形成する。このとき貫通孔１０２は、絶縁層１１０も貫通する。この状態において貫通孔１０２の底面には導電パターン１２０が露出している。次いで、貫通孔１０２の側面及び底面、並びに基板１００の裏面上に絶縁膜１３０を形成する。絶縁膜１３０の形成方法は、第１の実施形態と同様である。
次いで図８（ｂ）に示すように、絶縁膜１３０上にマスクパターン５４を形成し、マスクパターン５４をマスクとしたエッチングを行う。これにより、絶縁膜１３０には開口パターン１３２が形成される。開口パターン１３２の形状は、第１の実施形態における開口パターン１１２と同様である。
その後、図８（ｃ）に示すようにマスクパターン５４を除去する。次いで、貫通電極３００及びバンプ３０２を形成する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、絶縁層１１０に開口パターン１１２を形成する代わりに開口パターン１３２を形成しているが、開口パターン１３２を形成する工程は、第１の実施形態における貫通孔１０２の底面に位置する絶縁膜１３０を除去する工程の代わりに行われる。このため、製造工程数を少なくすることができる。
（第５の実施形態）
図９の各図は、第５の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、開口パターン１１２の形成タイミングを除いて、第１の実施形態にかかる半導体装置の製造方法と同様である。以下、第１の実施形態と同様の工程については説明を省略する。
まず図９（ａ）に示すように、基板１００に貫通孔１０２を形成し、貫通孔１０２の底面に絶縁層１１０を露出させる。次いで、貫通孔１０２の側面上、貫通孔１０２の底面に位置する絶縁層１１０上、及び基板１００の裏面上に絶縁膜１３０を形成する。絶縁膜１３０の形成方法は、第１の実施形態と同様である。
次いで図９（ｂ）に示すように、絶縁膜１３０上にマスクパターン５６を形成し、マスクパターン５６をマスクとしたエッチングを行う。これにより、絶縁膜１３０，１１０には開口パターン１１２が形成される、
その後、図９（ｃ）に示すようにマスクパターン５６を除去する。次いで、貫通電極３００及びバンプ３０２を形成する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、絶縁膜１３０を形成した後、絶縁膜１３０，１１０を貫通するように開口パターン１１２を形成しているため、貫通孔１０２の底面に位置する絶縁膜１３０を除去する工程を別途設ける必要がない。このため、第１の実施形態と比較して製造工程数を少なくすることができる。
（第６の実施形態）
図１０は、第６の実施形態にかかる半導体装置を示す断面図である。この半導体装置は、貫通孔１０２がテーパ形状を有しており、中心軸から周までの距離が上端に近づくにつれて大きくなる点を除いて、第１の実施形態と同様である。この半導体装置の製造方法も、貫通孔１０２を形成するときのエッチング条件を調節して貫通孔１０２がテーパ形状を有するようにする点を除いて、第１の実施形態と同様である。
この半導体装置によれば、第１の実施形態と同様の効果を得ることができる。また、貫通孔１０２の形状をストレート形状にするときよりもエッチング条件の制御が簡単になる。
（第７の実施形態）
図１１は、第７の実施形態にかかる半導体装置を示す断面図である。この半導体装置は、貫通孔１０２が逆テーパ形状を有しており、中心軸から周までの距離が上端に近づくにつれて小さくなる点を除いて、第１の実施形態と同様である。この半導体装置の製造方法も、貫通孔１０２を形成するときのエッチング条件を調節して貫通孔１０２が逆テーパ形状を有するようにする点を除いて、第１の実施形態と同様である。
この半導体装置によれば、第１の実施形態と同様の効果を得ることができる。また、貫通孔１０２の形状をストレート形状にするときよりもエッチング条件の制御が簡単になる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば貫通孔１０２の平面形状は円形形状に限定されず、例えば四角形や八角形などの多角形にしても良い。開口パターン１１２，１３２の形状も同様である。
また上記した各半導体装置は、同一の基板１００内に複数の貫通電極３００を備えていても良い。貫通孔１０２の側面上、及び基板１００の一面の反対面上に絶縁層１３０を有しているため、同一の基板１００内に複数の貫通電極３００を備えていても、複数の貫通電極３００を相互に電気的に絶縁することができる。
第１の実施の形態における半導体装置の構成を示す断面図である。 各図は、図１に示した半導体装置の製造方法を示す断面図である。 各図は、図２の次の工程を示す断面図である。 各図は、図３の次の工程を示す断面図である。 各図は、第２の実施形態にかかる半導体装置の製造方法を示す断面図である。 第２の実施形態の変形例を示す断面図である。 各図は、第３の実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は、第４の実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は、第５の実施形態にかかる半導体装置の製造方法を示す断面図である。 第６の実施形態にかかる半導体装置を示す断面図である。 第７の実施形態にかかる半導体装置を示す断面図である。
符号の説明
１００ 基板
１０２ 貫通孔
１０２ａ 溝
１０４ 保護膜
１１０ 絶縁層
１１２ 開口パターン
１２０ 導電パターン
１３０ 絶縁膜
１３２ 開口パターン
２００ 層
３００ 貫通電極
３０２ バンプ
５０ マスクパターン
５２ マスクパターン
５４ マスクパターン
５６ マスクパターン

Claims (15)

  1. 基板と、
    前記基板の一面側に位置する導電パターンと、
    前記基板に形成され、前記導電パターンの下に位置する貫通孔と、
    前記貫通孔の前記一面側の底面に位置する絶縁層と、
    前記絶縁層に形成され、周から前記貫通孔の中心軸までの距離が前記貫通孔より小さく、前記貫通孔の底面に前記導電パターンを露出させる開口パターンと、
    前記開口パターン内及び前記貫通孔内に形成され、前記導電パターンに接続する貫通電極と、
    前記基板の前記一面の反対面側に位置し、前記貫通電極と一体に形成されたバンプと、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁層は前記基板の前記一面上に形成されており、
    前記導電パターンは前記絶縁層上に形成されている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記絶縁層は第１の絶縁層であって、
    前記半導体装置は第２の絶縁層をさらに有し、
    前記第２の絶縁層は、前記基板の前記反対面上、及び前記貫通孔の側面上に形成されている半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、前記開口パターンの周から前記貫通孔の中心軸までの距離と、前記貫通孔の周から前記貫通孔の中心軸までの距離との差は１μｍ以上３μｍ以下である半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、前記貫通孔の中心軸から前記貫通電極の周までの距離をｒ1、前記貫通孔の中心軸から前記バンプの底面の周までの距離をｒ2、前記貫通孔の中心軸から前記開口パターンの周までの距離をｒ3、バンプの高さをｈとした場合に、下記式を満たす半導体装置。
    （ｒ2−ｒ1）＝（ｈ−（ｒ1−ｒ3））×（１±０．３）
  6. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記貫通孔は、上端以外の部分に、中心軸から周までの距離が上端より大きい部分を有する半導体装置。
  7. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記貫通孔は、底面以外の部分に、中心軸から周までの距離が底面より小さい部分を有する半導体装置。
  8. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記貫通孔の内壁は、前記貫通孔の周方向に一周する溝を複数有する半導体装置。
  9. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記貫通孔は、上端に近づくにつれて中心軸から周までの距離が大きくなる半導体装置。
  10. 請求項１〜５のいずれか一つに記載の半導体装置において、
    前記貫通孔は、上端に近づくにつれて中心軸から周までの距離が小さくなる半導体装置。
  11. 一面側に導電パターンを有する基板の反対面側から貫通孔を形成し、前記貫通孔の底面を、絶縁層を介して前記導電パターンに対向させる工程と、
    前記絶縁層に、周から前記貫通孔の中心軸までの距離が前記貫通孔より小さい開口パターンを形成して、前記導電パターンを前記貫通孔の底部に露出させる工程と、
    前記導電パターンをシード層とした無電解めっきを行うことにより、前記開口パターン内及び前記貫通孔内に位置する貫通電極と、前記基板の前記反対面側に位置するバンプとを連続的に形成する工程と、
    を備える半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記絶縁層は、前記基板の前記一面上に形成されており、
    前記導電パターンは、前記絶縁層上に形成されており、
    前記貫通孔を形成し、前記貫通孔の底面を、前記絶縁層を介して前記導電パターンに対向させる工程において、前記基板を貫通し、かつ前記絶縁層を貫通しないように前記貫通孔を形成する半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記貫通孔を形成し、前記貫通孔の底面を、前記絶縁層を介して前記導電パターンに対向させる工程は、
    前記基板に前記貫通孔を形成し、前記貫通孔の底面に前記導電パターンを露出させる工程と、
    前記貫通孔の底面に前記絶縁層を形成する工程と、
    を有する半導体装置の製造方法。
  14. 請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法において、
    前記導電パターンは、少なくとも底面が、Ａｌ、Ｃｕ、及びＷからなる第１群から選ばれた一つ、又は前記第１群から選ばれた少なくとも２つからなる合金からなり、
    前記貫通電極は、Ｎｉ、ＮｉＰ、ＮｉＢ、Ｃｕ、Ｐｄ、及びＡｕからなる第２群から選ばれた一つからなる膜、前記第２群から選ばれた少なくとも２つからなる合金膜、または前記第２群から選ばれた少なくとも２つを積層した積層膜からなる半導体装置の製造方法。
  15. 請求項１１〜１４のいずれか一つに記載の半導体装置の製造方法において、
    前記絶縁層は、ＳｉＯ2膜、ＳｉＮ膜、ＳｉＯＮ膜、及び樹脂材料膜からなる第３群から選ばれた単層膜、又は前記第３群から選ばれた膜を積層した積層膜である半導体装置の製造方法。
JP2008149145A 2008-06-06 2008-06-06 半導体装置 Expired - Fee Related JP5289830B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008149145A JP5289830B2 (ja) 2008-06-06 2008-06-06 半導体装置
US12/477,178 US8217516B2 (en) 2008-06-06 2009-06-03 Semiconductor device and method of manufacturing the same
CN2009101460247A CN101599477B (zh) 2008-06-06 2009-06-05 半导体装置及制造该半导体装置的方法
US13/494,537 US8791567B2 (en) 2008-06-06 2012-06-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008149145A JP5289830B2 (ja) 2008-06-06 2008-06-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2009295851A true JP2009295851A (ja) 2009-12-17
JP5289830B2 JP5289830B2 (ja) 2013-09-11

Family

ID=41399550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008149145A Expired - Fee Related JP5289830B2 (ja) 2008-06-06 2008-06-06 半導体装置

Country Status (3)

Country Link
US (2) US8217516B2 (ja)
JP (1) JP5289830B2 (ja)
CN (1) CN101599477B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011104777A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 半導体装置及びその製造方法
JP2012084609A (ja) * 2010-10-07 2012-04-26 Sony Corp 固体撮像装置とその製造方法、及び電子機器
WO2013073573A1 (ja) * 2011-11-15 2013-05-23 ローム株式会社 半導体装置およびその製造方法、電子部品
JP2013105957A (ja) * 2011-11-15 2013-05-30 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
JP2013522929A (ja) * 2010-03-24 2013-06-13 インターナショナル・ビジネス・マシーンズ・コーポレーション ３次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法
JP2013544033A (ja) * 2010-11-12 2013-12-09 ザイリンクス インコーポレイテッド 信頼性を向上したスルーシリコンビア
JP2015082598A (ja) * 2013-10-23 2015-04-27 富士電機株式会社 半導体基板、及び、半導体基板の製造方法
JP2017112187A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線を有する基板に素子を設けたデバイス及びその製造方法
CN113809030A (zh) * 2021-11-16 2021-12-17 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110000960A (ko) * 2009-06-29 2011-01-06 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법
JP5697898B2 (ja) * 2009-10-09 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP5115618B2 (ja) * 2009-12-17 2013-01-09 株式会社デンソー 半導体装置
CN102157483B (zh) * 2010-01-20 2015-11-25 精材科技股份有限公司 晶片封装体及其形成方法
US8698316B2 (en) 2010-03-11 2014-04-15 Yu-Lin Yen Chip package
US8692382B2 (en) 2010-03-11 2014-04-08 Yu-Lin Yen Chip package
US8525343B2 (en) 2010-09-28 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with through-silicon via (TSV) and method of forming the same
TWI500132B (zh) * 2010-11-23 2015-09-11 Xintec Inc 半導體裝置之製法、基材穿孔製程及其結構
US9330975B2 (en) * 2012-05-31 2016-05-03 Micron Technology, Inc. Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
CN104916577B (zh) * 2014-03-14 2018-08-24 北京北方华创微电子装备有限公司 斜孔刻蚀方法
CN104617036B (zh) * 2015-01-14 2018-07-27 华天科技（昆山）电子有限公司 晶圆级芯片尺寸封装中通孔互连的制作方法
CN106486414A (zh) * 2015-08-24 2017-03-08 北大方正集团有限公司 一种半导体元件的制备方法及半导体元件
US20180226372A1 (en) * 2017-02-08 2018-08-09 Nanya Technology Corporation Package structure and manufacturing method thereof
KR102504834B1 (ko) 2019-03-11 2023-02-28 삼성전자 주식회사 집적회로 칩 및 그 제조 방법과 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치
CN116403989B (zh) * 2023-06-08 2023-09-15 深圳和美精艺半导体科技股份有限公司 Ic基板、制备方法及应用其的电子封装件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP2005183548A (ja) * 2003-12-17 2005-07-07 Fujikura Ltd 基板及びその製造方法
JP2007221080A (ja) * 2006-02-14 2007-08-30 Zycube:Kk 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127550A (ja) 1986-11-17 1988-05-31 Nec Corp 半導体装置の製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
JP4327644B2 (ja) 2004-03-31 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7071554B2 (en) * 2004-05-27 2006-07-04 Intel Corporation Stress mitigation layer to reduce under bump stress concentration
JP2006012889A (ja) 2004-06-22 2006-01-12 Canon Inc 半導体チップの製造方法および半導体装置の製造方法
JP4376715B2 (ja) 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
JP5222459B2 (ja) * 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
JP2008053568A (ja) 2006-08-25 2008-03-06 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP4792143B2 (ja) * 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP2005183548A (ja) * 2003-12-17 2005-07-07 Fujikura Ltd 基板及びその製造方法
JP2007221080A (ja) * 2006-02-14 2007-08-30 Zycube:Kk 半導体装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176003A (ja) * 2010-02-23 2011-09-08 Panasonic Corp 半導体装置及びその製造方法
WO2011104777A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 半導体装置及びその製造方法
JP2013522929A (ja) * 2010-03-24 2013-06-13 インターナショナル・ビジネス・マシーンズ・コーポレーション ３次元集積のための裏側ダミー・プラグを含む半導体構造およびこれを製造する方法
JP2012084609A (ja) * 2010-10-07 2012-04-26 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2013544033A (ja) * 2010-11-12 2013-12-09 ザイリンクス インコーポレイテッド 信頼性を向上したスルーシリコンビア
WO2013073573A1 (ja) * 2011-11-15 2013-05-23 ローム株式会社 半導体装置およびその製造方法、電子部品
JP2013105957A (ja) * 2011-11-15 2013-05-30 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
JP2013105956A (ja) * 2011-11-15 2013-05-30 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
US9324648B2 (en) 2011-11-15 2016-04-26 Rohm Co., Ltd. Semiconductor device, method for manufacturing same, and electronic component
US9478481B2 (en) 2011-11-15 2016-10-25 Rohm Co., Ltd. Semiconductor device, method for manufacturing same, and electronic component
JP2015082598A (ja) * 2013-10-23 2015-04-27 富士電機株式会社 半導体基板、及び、半導体基板の製造方法
JP2017112187A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線を有する基板に素子を設けたデバイス及びその製造方法
CN113809030A (zh) * 2021-11-16 2021-12-17 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法

Also Published As

Publication number Publication date
US20120248602A1 (en) 2012-10-04
JP5289830B2 (ja) 2013-09-11
US8217516B2 (en) 2012-07-10
US8791567B2 (en) 2014-07-29
CN101599477B (zh) 2012-10-10
US20090302430A1 (en) 2009-12-10
CN101599477A (zh) 2009-12-09

Similar Documents

Publication Publication Date Title
JP5289830B2 (ja) 半導体装置
TWI571998B (zh) 半導體裝置及其形成方法
JP2008053568A (ja) 半導体装置および半導体装置の製造方法
JP5596919B2 (ja) 半導体装置の製造方法
US10297531B2 (en) Method for producing semiconductor device and semiconductor device
TWI492345B (zh) 半導體結構及其製作方法
US9263408B2 (en) Method for producing microbumps on a semiconductor component
KR101701573B1 (ko) 견고한 금속화 프로파일을 위한 이중층 하드 마스크
JP2011086850A (ja) 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器
JP2013046006A (ja) 半導体装置及びその製造方法
TWI717173B (zh) 記憶體裝置及其製造方法
JP2010192481A (ja) 半導体基板と半導体パッケージおよび半導体基板の製造方法
JP2015153978A (ja) 貫通配線の作製方法
JP2007317736A (ja) 半導体装置およびその製造方法
JP5891753B2 (ja) 半導体装置の製造方法
JP5834563B2 (ja) 半導体装置の製造方法
JP2005079200A (ja) 半導体装置およびその製造方法
JP2012169669A (ja) 半導体装置
KR101546190B1 (ko) 관통형 전극을 포함하는 기판 구조체 및 이의 제조 방법
JP5228094B2 (ja) 半導体装置および半導体装置の製造方法
TWI497784B (zh) 磁性感測裝置及其製作方法
KR20110126994A (ko) 반도체 소자 및 반도체 소자의 형성방법
JP2011066251A (ja) 半導体基板の製造方法
JP2016167536A (ja) 電子部品及びその製造方法
JP2006080295A (ja) 配線基板の製造方法および半導体モジュールの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130321

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130605

R150 Certificate of patent or registration of utility model

Ref document number: 5289830

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees