JP2013502001A5 - - Google Patents

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  1. データブロックを識別し、識別された前記データブロックの複数の部分コマンドを発行するホストへ送信する第1シーケンスを識別する前記コマンドに対応して、前記データブロックを保持し、前記データブロックの複数の部分が、対応する複数の不揮発性メモリユニットに格納されるバッファと、
    前記コマンドに応答して、前記データブロックの前記複数の部分を、前記対応する複数の不揮発性メモリユニットから前記第1シーケンスとは異なる第2シーケンスで取得し、取得された前記データブロックの前記複数の部分を前記バッファへ送信するデータ取得部と
    を備え、
    前記第2シーケンスは、取得した非連続な前記データブロックの前記複数の部分に関連し、
    前記第2シーケンスで取得された前記データブロックの前記複数の部分が追跡され、
    前記バッファは、前記データ取得部が前記データブロックに含まれる全ての前記複数の部分を取得したことを示す指示に応答して、前記データブロックを前記ホストへ送信するデバイス。
  2. 前記バッファは、複数のコマンドにそれぞれ対応する複数のデータブロックを保持し、
    前記データ取得部は、異なる前記複数のデータブロックの異なる複数の部分を並行して取得する請求項1に記載のデバイス。
  3. 前記データ取得部は、第1コマンドに対応するデータブロックの複数の部分を、第2コマンドに対応するデータブロックの複数の部分と交互に配置する請求項2に記載のデバイス。
  4. それぞれの不揮発性メモリユニットは複数のセクタを有し、
    前記データブロックの前記複数の部分は、前記複数の不揮発性メモリユニットの前記複数のセクタにわたって格納され、
    前記データ取得部は、前記複数のセクタから前記データブロックの前記複数の部分を前記第2シーケンスで取得する請求項1に記載のデバイス。
  5. 前記第1シーケンスを受信し、前記第2シーケンスで取得される前記データブロックを追跡し、前記データブロックに含まれる全ての前記複数の部分を前記データ取得部が取得したことを示す指示を提供するシーケンサと、
    前記データ取得部と協働するように結合され、前記データ取得部によって取得されたデータブロックの1つ以上の部分をチェックするエラーチェック及び補正ユニットと
    をさらに備え、
    前記データ取得部は、前記データブロックの前記複数の部分を前記第2シーケンスで前記エラーチェック及び補正ユニットへ送信する請求項1に記載のデバイス。
  6. 前記エラーチェック及び補正ユニットは、前記シーケンサと協働するように結合され、前記データブロックの一部分にエラーが無いことを示す信号を前記シーケンサへ送信し、
    前記シーケンサは、前記データブロックのそれぞれの部分に対して前記エラーチェック及び補正ユニットが前記データブロックの前記一部分の識別子及び前記一部分にエラーが無いことを示す信号を送信するか判断することによって、前記第2シーケンスで取得された前記データブロックを追跡する請求項5に記載のデバイス。
  7. 対応する複数の不揮発性メモリユニットに複数の部分が格納されるデータブロックを識別し、識別された前記データブロックの前記複数の部分コマンドを発行するホストへ送信する第1シーケンスを識別する、前記データブロックに対する前記コマンドを受信する段階と、
    処理回路によって、前記データブロックの前記複数の部分を、前記対応する複数の不揮発性メモリユニットから前記第1シーケンスとは異なる第2シーケンスで取得し、取得された前記データブロックの前記複数の部分はバッファに格納される段階と、
    取得された前記データが、前記第2シーケンスに従って前記データブロックの全ての前記複数の部分を含むか判断する段階と、
    前記判断することに応答して、前記データブロックを送信させるよう前記バッファに指示する段階と
    を備え
    前記第2シーケンスは、取得した非連続な前記データブロックの前記複数の部分に関連する、
    方法。
  8. 前記第2シーケンスで取得された前記データブロックの前記複数の部分を追跡する段階をさらに備える請求項7に記載の方法。
  9. 付加的なデータブロックを送信するための付加的なコマンドを受信する段階と、
    前記コマンドに対応する前記データブロック及び前記付加的なコマンドに対応する前記付加的なデータブロックを並行して取得する段階と
    をさらに備える請求項7に記載の方法。
  10. 前記データブロックの複数の部分を、前記付加的なデータブロックの複数の部分と交互に配置する段階をさらに備え、
    交互に配置された前記複数の部分は前記バッファに格納される
    請求項9に記載の方法。
  11. 取得された前記データブロックの前記複数の部分を前記バッファへ送信する段階をさらに備える請求項7に記載の方法。
  12. それぞれの不揮発性メモリユニットは複数のセクタを有し、
    前記データブロックの前記複数の部分は、前記複数の不揮発性メモリユニットの前記複数のセクタにわたって格納され、
    前記データブロックの前記複数の部分を取得する段階は、前記複数のセクタから前記データブロックの前記複数の部分を前記第2シーケンスで取得する段階を有する請求項7に記載の方法。
  13. 前記取得されたデータブロックにエラーが無いかを判断するために、データブロックの1つ以上の部分をチェックする段階をさらに備える請求項7に記載の方法。
  14. 前記データブロックの一部分にエラーが無いことを示す信号を送信する段階をさらに備え、
    前記判断する段階は、前記データブロックのそれぞれの部分に対して前記データブロックの前記一部分の識別子及び前記一部分にエラーが無いことを示す信号が送信されるか判断することによって、前記第2シーケンスで取得された前記データブロックを追跡する段階を有する
    請求項13に記載の方法。
  15. 複数のデータブロックの複数の部分を格納する複数の不揮発性メモリユニットと、
    前記複数の不揮発性メモリユニットの1つ以上に格納される、前記複数のデータブロックの1つ以上のデータブロックを受信するための複数のコマンドを送信するホストと、
    前記複数の不揮発性メモリユニットと前記ホストとの間でデータを送信するコントローラと
    を備え、
    前記コントローラは、
    それぞれが前記1つ以上のデータブロックのデータブロック及び前記ホストへ送信する前記データブロックの複数の部分の第1対応シーケンスを識別する複数のコマンドを前記ホストから受信し、
    前記複数の不揮発性メモリユニットの1つ以上に格納される前記1つ以上のデータブロックを並行して取得し、
    前記複数のコマンドの各々に対し、取得された対応するデータブロックの前記複数の部分が前記ブロックの全ての前記データを含むか判断し、
    前記複数のコマンドの各々に対し、前記判断することに応答して、取得された前記対応するデータブロックの複数の部分、前記第1対応シーケンスに基づいて前記ホストへ送信し、
    それぞれのデータブロックの前記複数の部分は、対応する前記複数のコマンドによって識別される前記第1対応シーケンスとは異なる第2シーケンスで取得され
    前記第2シーケンスは、取得した非連続な前記対応するデータブロックの前記複数の部分に関連する、
    システム。
  16. 前記コントローラはさらに、第1コマンドを受信することに応答して取得される第1データブロックの複数の部分を、第2コマンドに応答して取得される第2データブロックの複数の部分と交互に配置し、
    交互に配置された前記複数の部分は不揮発性メモリユニットに格納される
    請求項15に記載のシステム。
  17. それぞれの不揮発性メモリユニットは複数のセクタを有し、
    前記データブロックの前記複数の部分は、前記複数の不揮発性メモリユニットの前記複数のセクタにわたって格納され、
    前記コントローラは、前記複数のセクタから前記データブロックの前記複数の部分を前記第2シーケンスで取得する請求項15に記載のシステム。
  18. 前記コントローラと協働するように結合され、データブロックの1つ以上の部分をチェックして取得された前記データブロックにエラーが無いか判断するエラーチェック及び補正ユニットをさらに備える請求項15に記載のシステム。
  19. 前記エラーチェック及び補正ユニットは、前記データブロックの一部分にエラーが無いことを示す信号を前記コントローラへ送信する請求項18に記載のシステム。
  20. 前記コントローラはさらに、前記データブロックのそれぞれの部分に対して前記データブロックの前記一部分の識別子及び前記一部分にエラーが無いことを示す信号が送信されるか判断することによって、前記第2シーケンスで取得された前記データブロックを追跡する請求項19に記載のシステム。
  21. 前記第2シーケンスにおいて、前記データ取得部は、セクタごとに、セクタに関連する何れのチャネルもスキップすることなく、前記不揮発性メモリユニットのそれぞれから前記データブロックの複数の部分を取得する請求項4に記載のデバイス。
  22. 前記複数のセクタは、第1セクタ及び第2セクタを含み、
    前記第2シーケンスにおいて、前記データ取得部は、前記データブロックの前記複数の部分の第1部分または前記データブロックの前記複数の部分の第2部分の取得において、何れのチャネルもスキップすることなく、前記第2セクタから前記第2部分を取得する前に、前記第1セクタから前記第1部分を取得する請求項4に記載のデバイス。
JP2012524720A 2009-08-11 2010-07-23 不揮発性メモリからのデータ読み出し用コントローラ Active JP5732708B2 (ja)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008923B1 (ko) * 2010-01-15 2011-01-17 주식회사 노바칩스 다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법
US9176810B2 (en) * 2011-05-27 2015-11-03 SanDisk Technologies, Inc. Bit error reduction through varied data positioning
DE102012218363A1 (de) * 2012-10-09 2014-04-10 Continental Automotive Gmbh Verfahren zur Steuerung eines getrennten Ablaufs von verknüpften Programmblöcken und Steuergerät
US11551735B2 (en) 2015-03-11 2023-01-10 Rambus, Inc. High performance, non-volatile memory module
US9904609B2 (en) * 2015-11-04 2018-02-27 Toshiba Memory Corporation Memory controller and memory device
KR102468698B1 (ko) * 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
KR102530889B1 (ko) 2016-04-06 2023-05-11 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR102646252B1 (ko) 2016-11-30 2024-03-11 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN109709902B (zh) * 2017-10-25 2022-01-21 富泰华精密电子(郑州)有限公司 数据交互方法、***和存储器
CN108519859B (zh) * 2018-03-30 2021-04-20 深圳忆联信息***有限公司 数据读取方法、装置、设备及介质
US11599481B2 (en) * 2019-12-12 2023-03-07 Western Digital Technologies, Inc. Error recovery from submission queue fetching errors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3419547B2 (ja) * 1994-06-08 2003-06-23 富士フイルムマイクロデバイス株式会社 不揮発性メモリ
JP3095638B2 (ja) * 1994-10-03 2000-10-10 株式会社東芝 データ処理装置
US5754565A (en) * 1996-10-15 1998-05-19 Quantum Corporation Reconstruction of syndromes for bi-level on-the-fly error correction in disk drive systems
US7047391B2 (en) * 1998-09-14 2006-05-16 The Massachusetts Institute Of Technology System and method for re-ordering memory references for access to memory
US7093094B2 (en) * 2001-08-09 2006-08-15 Mobilygen Corporation Random access memory controller with out of order execution
US7149857B2 (en) * 2002-05-14 2006-12-12 Micron Technology, Inc. Out of order DRAM sequencer
JP2005115600A (ja) 2003-10-07 2005-04-28 Hitachi Ltd 情報処理装置及び方法
JP4661566B2 (ja) * 2005-11-30 2011-03-30 Tdk株式会社 アクセスコントローラ、フラッシュメモリシステム及びアクセス制御方法
CN100530070C (zh) * 2006-11-24 2009-08-19 骆建军 基于flash的硬盘
US20080244244A1 (en) * 2007-03-30 2008-10-02 Advanced Micro Devices, Inc. Parallel instruction processing and operand integrity verification
US7996599B2 (en) * 2007-04-25 2011-08-09 Apple Inc. Command resequencing in memory operations
US9495116B2 (en) * 2007-12-26 2016-11-15 Sandisk Il Ltd. Storage device coordinator and a host device that includes the same
US8055816B2 (en) * 2009-04-09 2011-11-08 Micron Technology, Inc. Memory controllers, memory systems, solid state drives and methods for processing a number of commands

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