KR101008923B1 - 다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법 - Google Patents

다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법 Download PDF

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김영관
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주식회사 노바칩스
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Abstract

다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 시스템은, 복수개의 반도체 메모리 장치들; 상기 복수개의 반도체 메모리 장치들로의 데이터 프로그램 및 상기 복수개의 반도체 메모리 장치들로부터의 데이터 독출을 메모리 컨트롤러; 및 상기 복수개의 반도체 메모리 장치들 중 적어도 둘 이상의 반도체 메모리 장치는, 메모리 셀에 프로그램되는 데이터의 비트 수, 집적도, 제조사, 동기식인지 여부 및 암호화 데이터 저장 여부 중 적어도 하나 이상이 서로 다르다.

Description

다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법 {Semiconductor memory system including memory devices of various types and controlling method thereof}
본 발명은 반도체 메모리 시스템 및 이의 제어 방법에 대한 것으로, 특히 하나의 반도체 메모리 시스템에 다양한 종류의 플래시 메모리 장치들을 구비할 수 있는 반도체 메모리 시스템 및 이의 제어 방법에 관한 것이다.
고용량 및 고속의 장점으로 수요가 증가되고 있는 플래시 메모리 장치는 다양한 종류로 개발되고 있다. 그러나, 다양한 종류의 플래시 메모리 장치들을 각각 개별적인 제어 방식에 따라 동작한다.
본 발명이 이루고자 하는 기술적 과제는 다양한 종류의 플래시 메모리 장치들을 하나의 시스템에 구비할 수 있는 반도체 메모리 시스템 및 이의 제어 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 시스템은, 복수개의 반도체 메모리 장치들; 상기 복수개의 반도체 메모리 장치별 차이에 따른 각각의 제어정보를 저장하는 정보저장부; 상기 정보저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대한 데이터 프로그램 또는 데이터 독출 동작을 제어하는 복수개의 채널 제어부를 포함한다.
바람직하게는, 상기 반도체 메모리장치는, 낸드 플래시 메모리 장치이다. 이때, 상기 정보 저장부는, 제조사, 집적도, 데이터 특성(노말데이터/보안데이터), 동기식 여부 중 적어도 하나 이상의 차이에 따른 제어정보를 저장한다.
바람직하게는, 상기 제어 저장부는 메모리셀에 프로그램되는 데이터의 비트 수, 집적도, 제조사, 동기식인지 여부 및 암호화데이터 저장여부 중 적어도 2 이상의 차이에 따른 제어정보를 포함한다. 이때 복수개의 채널제어부들은 상기 정보 저장부에 저장된 제어정보에 따라 대응되는 채널을 통해 전송 또는 수신되는 데이터에 대한 인터페이싱을 수행하는 인터페이스 컨트롤러; 및 상기 정보 저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대한 데이터 프로그램 또는 데이터 독출 동작을 제어하는 채널 제어기를 구비한다.
바람직하게는, 상기 채널제어부는 각각 대응되는 채널에 대하여 수행된 동작의 결과를 상기 정보 저장부에 저장한다. 이대 상기 채널제어부는 상기 정보 저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대하여 적응적인 ECC/EDC처리를 수행한다.
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본 발명에 따른 반도체 메모리 시스템 및 이의 제어 방법에 의하면, 다양한 종류의 플래시 메모리 장치들을 하나의 시스템으로 조합함으로써, 소비자의 요구에 적응적인 반도체 메모리 시스템을 구축할 수 있는 장점이 있다. 예를 들어, 제품 단가 및 성능에 대한 수요자의 요구에 최적화된 반도체 메모리 시스템이 양산될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 내지 도 7은 본 발명의 제1 실시예 내지 제7 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 8은 도 1 내지 도 7의 메모리 컨트롤러의 구조를 나타내는 도면이다.
도 9는 도 8의 메모리 컨트롤러의 다른 예를 나타내는 도면이다.
도 10은 도 8의 채널 제어부를 더 자세히 나타내는 도면이다.
도 11은 도 8의 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 SSD 및 이를 구비하는 컴퓨터 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 시스템(100)은 메모리 컨트롤러(120), 채널들(CH1, CH2, … CHn, n은 3 이상의 자연수) 및 플래시 메모리 장치들(140)을 구비한다.
메모리 컨트롤러(120)는 플래시 메모리 장치들(140)로의 프로그램(기입) 및 플래시 메모리 장치들(140)로부터의 독출 동작을 제어한다. 메모리 컨트롤러(120)의 구조 및 동작에 대한 더 자세한 설명은 후술된다.
채널들(CH1, CH2, … CHn)은, 메모리 컨트롤러(120)와 플래시 메모리 장치들(140)을 연결한다. 채널들(CH1, CH2, … CHn)은 전기적 또는 광학적으로 메모리 컨트롤러(120)와 플래시 메모리 장치들(140)을 연결할 수 있다.
도 1의 플래시 메모리 장치들(140) 중 적어도 둘 이상의 플래시 메모리 장치들은, 각각의 메모리 셀(미도시)에 프로그램되는 데이터의 비트 수가 다를 수 있다. 예를 들어, 도 1에 도시되는 바와 같이, 제1 플래시 메모리 장치(141)는 메모리 셀에 하나의 비트만이 프로그램되는 싱글-레벨 셀 플래시 메모리 장치이고, 제2 플래시 메모리 장치(142)는 메모리 셀에 복수개의 비트들이 프로그램되는 멀티-레벨 셀 플래시 메모리 장치일 수 있다. 특히, 제2 플래시 메모리 장치(142)는 메모리 셀에 2개의 비트들이 프로그램되는 2-비트 멀티-레벨 셀 플래시 메모리 장치일 수 있다. 또한, 도 1의 반도체 메모리 시스템(100)은 메모리 셀에 3개 이상의 비트들이 프로그램되는 플래시 메모리 장치들(145, 146)을 구비할 수 있다. 도 1에는 도시되지 아니하였으나, 5 비트 이상의 멀티-레벨 셀 플래시 메모리 장치도 구비될 수 있다. 제1 플래시 메모리 장치(141) 및 제4 플래시 메모리 장치(144), 그리고 제2 플래시 메모리 장치(142) 및 제3 플래시 메모리 장치(143)와 같이, 동일한 종류의 플래시 메모리 장치들이 구비될 수도 있다.
도 1은 각 채널(CH1, CH2, … CHn)에 두 개의 플래시 메모리 장치들이 구비되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 각 채널(CH1, CH2, … CHn)은 하나 또는 세 개 이상의 플래시 메모리 장치들을 연결할 수도 있다. 도 1의 플래시 메모리 장치들(140)은 낸드 플래시 메모리 메모리 장치일 수 있다. 이하에서 설명하는 도면들에 도시되는, 각 채널에 연결되는 플래시 메모리 장치들의 개수도 일 예를 도시하는 것에 불과하다. 또한, 이하에서 설명되는 플래시 메모리 장치들도, 특별한 설명이 없는 한, 낸드 플래시 메모리 장치일 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 시스템(200)도, 도 1의 반도체 메모리 시스템(100)과 마찬가지로, 메모리 컨트롤러(220), 플래시 메모리 장치들(240) 및 메모리 컨트롤러(220)와 플래시 메모리 장치들(240)을 연결하는 채널들(CH1, CH2, … CHn)을 구비한다.
다만, 도 2의 플래시 메모리 장치들(240) 중 적어도 둘 이상의 플래시 메모리 장치들은, 각각의 집적도가 다를 수 있다. 예를 들어, 도 2에 도시되는 바와 같이, 제1 플래시 메모리 장치(241)는 5 나노미터 공정으로 제작되는 플래시 메모리 장치이고, 제2 플래시 메모리 장치(242)는 3 나노미터 공정으로 제작되는 플래시 메모리 장치일 수 있다. 또한, 도 2의 반도체 메모리 시스템(200)은, 각각 2 나노미터 공정으로 제작되는 제4 플래시 메모리 장치(244) 및 4 나노미터 공정으로 제작되는 제6 플래시 메모리 장치(246)를 구비할 수 있다. 도 2에는 도시되지 아니하였으나, 또 다른 집적도로 제작되는 플래시 메모리 장치도 구비될 수 있다. 제1 플래시 메모리 장치(241) 및 제5 플래시 메모리 장치(245), 그리고 제2 플래시 메모리 장치(242) 및 제3 플래시 메모리 장치(243)와 같이, 동일한 종류의 플래시 메모리 장치들이 구비될 수도 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 메모리 시스템(300)도, 도 1의 반도체 메모리 시스템(100)과 마찬가지로, 메모리 컨트롤러(320), 플래시 메모리 장치들(340) 및 메모리 컨트롤러(320)와 플래시 메모리 장치들(340)을 연결하는 채널들(CH1, CH2, … CHn)을 구비한다.
다만, 도 3의 반도체 메모리 시스템(300)은 동기식 플래시 메모리 장치 및 비동기식 플래시 메모리 장치를 같이 구비할 수 있다. 예를 들어, 도 3에 도시되는 바와 같이, 제1 플래시 메모리 장치(341), 제2 플래시 메모리 장치(342), 제3 플래시 메모리 장치(343) 및 제6 플래시 메모리 장치(346)는 비동기식 플래시 메모리 장치이고, 제4 플래시 메모리 장치(344) 및 제5 플래시 메모리 장치(345)는 동기식 메모리 장치일 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 메모리 시스템(400)도, 도 1의 반도체 메모리 시스템(100)과 마찬가지로, 메모리 컨트롤러(420), 플래시 메모리 장치들(440) 및 메모리 컨트롤러(420)와 플래시 메모리 장치들(440)을 연결하는 채널들(CH1, CH2, … CHn)을 구비한다.
다만, 도 4의 반도체 메모리 시스템(400)은 제조사가 다른 플래시 메모리리 장치들을 같이 구비할 수 있다. 예를 들어, 도 4에 도시되는 바와 같이, 제1 플래시 메모리 장치(441)는 삼성 제품이고, 제2 플래시 메모리 장치(442)는 ONFI 제품이고, 제3 플래시 메모리 장치(443)는 도시바 제품일 수 있다. 또한, 제4 플래시 메모리 장치(444)는 하이닉스 제품이고, 제5 플래시 메모리 장치(445)는 마이크론 제품이며, 제6 플래시 메모리 장치(446)는 인텔 제품일 수 있다. 나아가, 도 4에는 도시되지 아니하였으나 다른 제조사의 플래시 메모리 장치들도 구비될 수 있다.
도 5는 본 발명의 제5 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 반도체 메모리 시스템(500)도, 도 1의 반도체 메모리 시스템(100)과 마찬가지로, 메모리 컨트롤러(520), 플래시 메모리 장치들(540) 및 메모리 컨트롤러(520)와 플래시 메모리 장치들(540)을 연결하는 채널들(CH1, CH2, … CHn)을 구비한다.
다만, 도 5의 반도체 메모리 시스템(500)은 일반 데이터를 저장하는 플래시 메모리 장치와 보안 데이터를 저장하는 플래시 메모리 장치를 같이 구비할 수 있다. 예를 들어, 도 5에 도시되는 바와 같이, 제1 플래시 메모리 장치(541), 제2 플래시 메모리 장치(542), 제3 플래시 메모리 장치(543) 및 제4 플래시 메모리 장치(544)는 일반 데이터를 저장하는 플래시 메모리 장치들이고, 제5 플래시 메모리 장치(545) 및 제6 플래시 메모리 장치(546)는 보안 데이터를 저장하는 플래시 메모리 장치일 수 있다.
도 6은 본 발명의 제6 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제6 실시예에 따른 반도체 메모리 시스템(600)은 메모리 컨트롤러(620), 메모리 장치들(640), 및 메모리 컨트롤러(620)와 메모리 장치들(640)을 연결하는 채널들(CH1, CH2, … CHn)을 구비한다.
도 6의 반도체 메모리 시스템(600)은 플래시 메모리 장치와, 플래시 메모리 장치가 아닌 비휘발성 메모리 장치를 같이 구비할 수 있다. 예를 들어, 도 6에 도시되는 바와 같이, 제1 메모리 장치(641) 및 제6 메모리 장치(646)는 플래시 메모리 장치이고, 제2 메모리 장치(642)는 FRAM이며, 제3 메모리 장치(643)는 PRAM일 수 있다. 또한, 제4 메모리 장치(644)는 RRAM이고, 제5 메모리 장치(645)는 MRAM일 수 있다. 나아가, 도 6에는 도시되지 아니하였으나, 또 다른 종류의 비휘발성 메모리 장치가 구비될 수 있다.
도 7은 본 발명의 제7 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 제7 실시예에 따른 반도체 메모리 시스템(700)은 도 1 내지 도 6의 다양한 종류의 메모리 장치들을 같이 구비할 수 있다. 예를 들어, 도 7의 반도체 메모리 시스템(700)은, 각 채널(CH1, CH2, … CHn)을 통해 메모리 컨트롤러(720)와 연결되는 메모리 장치들(740)로, 싱글-레벨 셀 플래시 메모리 장치, 멀티-레벨 셀 플래시 메모리 장치, 삼성의 플래시 메모리 장치, 마이크론의 플래시 메모리 장치, 5 나노미터 공정의 플래시 메모리 장치 및 2 나노미터 공정의 플래시 메모리 장치를 함께 구비할 수 있다. 또한, 비동기식 플래시 메모리 장치, 동기식 플래시 메모리 장치, PRAM, MRAM, 및 FRAM이 함께 구비될 수 있다. 나아가, 도 7의 메모리 장치들 중 일부는 노말 데이터를 저장하고, 나머지는 보안 데이터를 저장할 수 있다.
다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 시스템은 도 1 내지 도 6의 메모리 장치들 중 일부만을 함께 구비할 수도 있다.
이렇듯, 본 발명의 실시예에 따른 메모리 시스템 및 이의 제어 방법에의하면, 다양한 종류의 플래시 메모리 장치들을 하나의 시스템으로 조합함으로써, 소비자의 요구에 부응할 수 있다.
도 8은 도 1 내지 도 7의 메모리 컨트롤러의 구조를 나타내는 도면이다.
도 8을 참조하면, 도 8의 메모리 컨트롤러는 도 1 내지 도 7의 메모리 컨트롤러(120, 220, 320, 420, 520, 620, 720)일 수 있다. 다만, 이하에서는 설명의 편의를 위해, 도 7의 메모리 컨트롤러인 경우에 한정하여 설명한다.
메모리 컨트롤러(720)는 각각 독립하여 대응되는 채널을 제어하는 채널 제어부들(CC1~CCn), 채널 제어부들(CC1~CCn)과 버스(BUS)로 연결되어 채널 제어부들(CC1~CCn)에 대한 스케쥴링을 수행하는 채널 아르비터(channel Arbitrator, CA), 및 각 채널에 연결되는 메모리 장치들에 대한 정보 및 각 채널에 연결되는 메모리 장치들에서의 동작 결과를 저장하는 정보 저장부(IS)를 구비한다.
예를 들어 정보 저장부(IS)는 반도체 메모리 시스템에 구비되는 메모리 장치의 프로그램되는 데이터 비트수별(SLC/MLC), 제조사별, 집적도별, 데이터 특성(노말 데이터/보안 데이터), 메모리 종류별(플래시/PRAM/MRAM/FRAM/RRAM), 메모리의 동기 여부별(동기식/비동기식)의 차이에 따른 제어 정보를 저장할 수 있다.
도 8은 정보 저장부(IS)가 메모리 컨트롤러 내부에 위치하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 도 9에 도시되는 바와 같이, 메모리 컨트롤러의 외부에 위치할 수도 있다. 나아가 정보 저장부(IS)는, 각 메모리 장치의 뱅크의 특성 정보를 저장할 수도 있다.
다시 도 8을 참조하면, 채널 제어부들(CC1~CCn)은 각각, 대응되는 채널에 연결되는 메모리 장치들(미도시)에 대한 정보를, 정보 저장부(IS)로부터 수신하여, 대응되는 채널에 연결되는 메모리 장치에 대한 프로그램 및 독출 동작을 제어한다.
도 10은 도 8의 채널 제어부를 더 자세히 나타내는 도면이다.
도 10을 참조하면, 채널 제어부(CCi, i는 1이상 n이하의 자연수)는 인터페이스 컨트롤러(1010), 채널 제어기(1020) 및 블록 제어기들(1030)을 구비한다. 인터페이스 컨트롤러(1010)는 대응되는 채널에 연결되는 메모리 장치들(미도시)에 대한 정보를 도 8의 정보 저장부(IS)로부터 수신하여, 대응되는 채널을 통해 전송 또는 수신되는 데이터에 대한 인터페이싱을 수행한다. 채널 제어기(1020)는 대응되는 채널에 연결되는 메모리 장치들(미도시)에 대한 정보를 도 8의 정보 저장부(IS)로부터 수신하여, 대응되는 채널에 연결되는 메모리 장치에 대한 프로그램 및 독출 동작을 제어한다. 채널 제어기(1020)는 메모리 장치의 각 뱅크에 대한 제어를 수행하는 뱅크 제어기들(bank controller 0~ bank controller 7)을 제어하고 스케쥴링함으로써, 상기와 같은 동작을 수행한다.
예를 들어, 도 10의 채널 제어부(CCi)는 정보 제어부(IS)로부터 수신되는 제어 정보에 응답하여, 대응되는 채널에 연결되는 싱글-레벨 셀 플래시 메모리 장치(SLC)에 대하여는 하나의 메모리 셀에 대한 하나의 페이지 어드레스가 생성되고 하나의 프로그램 전압 또는 하나의 독출 전압이 인가되도록 제어하거나, 멀티-레벨 셀 플래시 메모리 장치(MLC)에 대하여는 하나의 메모리 셀에 대한 두 개 이상의 페이지 어드레스들이 생성되고 복수개의 프로그램 전압 또는 독출 전압이 인가되도록 제어할 수 있다.
계속해서 도 10을 참조하면, 채널 제어부(CCi)는 ECC/EDC 프로세서(1040) 및 블록 암호화 프로세서(1050)를 더 구비할 수 있다. ECC/EDC 프로세서(1040)는 도 8의 정보 저장부(IS)로부터 수신되는 메모리 장치에 대한 정보를 수신하여, 해당 메모리 장치에 적응적인 ECC/EDC 처리를 수행할 수 있다. 블록 암호화 프로세서(1050)는 도 8의 정보 저장부(IS)로부터 수신되는 메모리 장치에 대한 정보를 수신하여, 해당 메모리 장치에 적응적인 블록 암호화를 수행할 수 있다.
도 11은 도 8의 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 컨트롤러는 먼저, 대응되는 채널에 연결되는 메모리 장치에 대해 수행하고자 하는 동작에 대한 제어 정보를 수신한다(BI LOAD). 메모리 장치에 대해 수행하고자 하는 동작에 대한 제어 정보는 호스트(미도시)로부터 제공될 수 있다. 호스트로부터 수신된 정보는 정보 저장부(IS)에 저장되었다가 도 8의 채널 제어부로 전달될 수 있다. 메모리 컨트롤러는 메모리 장치의 뱅크 단위로 정보를 수신할 수 있다.
수신된 정보에 근거하여, 활성화되는 채널에 연결되는 메모리 장치에 대한, 프로그램 또는 독출 동작 등을 수행한다(CHANNEL OPERATION). 다음으로, 채널단에서 수행된 결과에 대한 정보가 저장된다(BI STORE). 수행 결과에 대한 정보는 전술한 바와 같이, 정보 저장부(SI)에 저장될 수 있다.
도 12는 본 발명의 실시예에 따른 SSD 및 이를 구비하는 컴퓨터 시스템을 나타내는 도면이다.
도 12를 참조하면, 본 발명의 실시예에 따른 SSD(Solid State Drive)는 도 1 등의 메모리 컨트롤러(120) 및 플래시 메모리 장치들(140)을 구비할 수 있다. 다만, 이에 한정되는 것은 아니다. 도 2 내지 도 7의 메모리 컨트롤러 및 플래시 메모리 장치들이 SSD에 구비될 수도 있다. 메모리 컨트롤러(120)는 프로세서(1280)와 인터페이싱하는 호스트 인터페이스(1222) 및 외부 메모리(1260)와 인터페이싱하는 외부 메모리 인터페이스(1224)와 함께, 칩(1220)으로 제작될 수 있다. 메모리 컨트롤러(120)는 호스트 인터페이스(1222) 및 외부 메모리 인터페이스(1224)를 통해 수신되는 데이터를 플래시 메모리 장치들(140)로 프로그램하고, 플래시 메모리 장치들(140)로부터 독출된 데이터를 호스트 인터페이스(1222) 및 외부 메모리 인터페이스(1224)를 통해 프로세서(1280) 및 외부 메모리(1260)로 전송한다.
본 발명의 실시예에 따른 컴퓨터 시스템(1200)은 전술된 SSD(Solid State Drive), 프로세서(1280) 및 를 구비하는 컴퓨터 시스템(1200)은 버스(610)에 전기적으로 연결된 프로세서(620) 및 외부 메모리(1260)를 구비한다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(1200)은 사용자 인터페이스(미도시), 및 파워 공급 장치(미도시) 등을 더 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 도 6의 반도체 메모리 시스템은, 비휘발성 메모리 장치들만 구비하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 시스템에 의하면, 비휘발성 메모리 외에, 하이브리드 메모리 및 휘발성 메모리 등도 함께 구비될 수 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수개의 반도체 메모리 장치들;
    상기 복수개의 반도체 메모리 장치별 차이에 따른 각각의 제어정보를 저장하는 정보저장부;
    상기 정보저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대한 데이터 프로그램 또는 데이터 독출 동작을 제어하는 복수개의 채널 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  2. 제1 항에 있어서,
    상기 반도체 메모리장치는 낸드 플래시 메모리 장치인 것을 특징으로 하는 반도체 메모리 시스템.
  3. 제2 항에 있어서, 상기 정보 저장부는,
    제조사, 집적도, 데이터 특성(노말데이터/보안데이터), 동기식 여부 중 적어도 하나 이상의 차이에 따른 제어정보를 저장하는 것을 특징으로 하는 반도체 메모리 시스템.
  4. 제2 항에 있어서,
    상기 정보 저장부는 메모리셀에 프로그램되는 데이터의 비트 수, 집적도, 제조사, 동기식인지 여부 및 암호화데이터 저장여부 중 적어도 2 이상의 차이에 따른 제어정보를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  5. 제2 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 복수개의 채널제어부들은,
    상기 정보 저장부에 저장된 제어정보에 따라 대응되는 채널을 통해 전송 또는 수신되는 데이터에 대한 인터페이싱을 수행하는 인터페이스 컨트롤러; 및
    상기 정보 저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대한 데이터 프로그램 또는 데이터 독출 동작을 제어하는 채널 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  6. 제2 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 채널제어부는 각각 대응되는 채널에 대하여 수행된 동작의 결과를 상기 정보 저장부에 저장하는 것을 특징으로 하는 반도체 메모리 시스템.
  7. 제2 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 채널 제어부는 상기 정보 저장부로부터 수신되는 제어정보에 따라 대응되는 채널에 연결되는 반도체 메모리 장치에 대하여 적응적인 ECC/EDC 처리를 수행하는 것을 특징으로 하는 반도체 메모리 시스템.
  8. 삭제
  9. 삭제
  10. 삭제
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