JP3419547B2 - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリに関
し、特に連続したデータ列を記憶する不揮発性メモリに
関する。
し、特に連続したデータ列を記憶する不揮発性メモリに
関する。
【０００２】
【従来の技術】近年、大容量のフラッシュメモリ（不揮
発性メモリ）が提供されている。半導体撮像装置を用い
る電子カメラにおいては、画像情報を記憶するためにフ
ラッシュメモリが用いられている。このような電子カメ
ラは、一定の画素数（縦の画素数×横の画素数）を有す
る画像データを生成する。生成される画像データの大き
さは一定であり、しかも連続したデータ列として構成さ
れる。フラッシュメモリに画像データを記憶させるとき
には、アドレスの自動インクリメント機能を用いて行わ
れる。
発性メモリ）が提供されている。半導体撮像装置を用い
る電子カメラにおいては、画像情報を記憶するためにフ
ラッシュメモリが用いられている。このような電子カメ
ラは、一定の画素数（縦の画素数×横の画素数）を有す
る画像データを生成する。生成される画像データの大き
さは一定であり、しかも連続したデータ列として構成さ
れる。フラッシュメモリに画像データを記憶させるとき
には、アドレスの自動インクリメント機能を用いて行わ
れる。
【０００３】アドレス自動インクリメント機能とは、メ
モリの先頭アドレスの指定を受けて、後は自動的にアド
レスをインクリメントする機能であり、連続データを順
次所定のデータ量だけ記憶させるために用いられる。
モリの先頭アドレスの指定を受けて、後は自動的にアド
レスをインクリメントする機能であり、連続データを順
次所定のデータ量だけ記憶させるために用いられる。
【０００４】図８は、画像データ等のメインデータにエ
ラー訂正符号（ＥＣＣ情報）を付加してフラッシュメモ
リに書き込みを行う従来技術を示す。フラッシュメモリ
は、メモリ領域５５を有する。メモリ領域５５は、画像
データ等の記憶対象となるメインデータを格納するため
のメインデータ格納領域６１と、例えばメインデータの
エラーを訂正するためのエラー訂正符号（ＥＣＣ情報）
を格納するための補助データ格納領域６２を有する。
ラー訂正符号（ＥＣＣ情報）を付加してフラッシュメモ
リに書き込みを行う従来技術を示す。フラッシュメモリ
は、メモリ領域５５を有する。メモリ領域５５は、画像
データ等の記憶対象となるメインデータを格納するため
のメインデータ格納領域６１と、例えばメインデータの
エラーを訂正するためのエラー訂正符号（ＥＣＣ情報）
を格納するための補助データ格納領域６２を有する。
【０００５】メインデータ格納領域６１は、メモリ領域
５５の０番地から２５４番地に配置され、補助データ格
納領域６２は、２５５番地から２６２番地に配置されて
いる。初期状態においては、メインデータ格納領域６１
および補助データ格納領域６２はデータ消去され、デー
タが書き込まれていない状態（ｅｍｐｔｙ）である。
５５の０番地から２５４番地に配置され、補助データ格
納領域６２は、２５５番地から２６２番地に配置されて
いる。初期状態においては、メインデータ格納領域６１
および補助データ格納領域６２はデータ消去され、デー
タが書き込まれていない状態（ｅｍｐｔｙ）である。
【０００６】外部から供給されるメインデータを記憶さ
せるには、メインデータを直接メモリ領域５５に書き込
まず、一旦バッファ６５にバッファリングする。メイン
データをバッファ６５にバッファリングした後に、また
は同時にメインデータのＥＣＣ情報を生成する（ＰＲ
１）。ＥＣＣ情報とは、例えばチェックサム等のような
エラー訂正符号である。
せるには、メインデータを直接メモリ領域５５に書き込
まず、一旦バッファ６５にバッファリングする。メイン
データをバッファ６５にバッファリングした後に、また
は同時にメインデータのＥＣＣ情報を生成する（ＰＲ
１）。ＥＣＣ情報とは、例えばチェックサム等のような
エラー訂正符号である。
【０００７】バッファ６５にバッファリングされたメイ
ンデータＤ１は、メモリ領域５５のメインデータ格納領
域６１に書き込まれる。生成されたＥＣＣ情報Ｄ２は、
メモリ領域５５の補助データ格納領域６２に書き込まれ
る。
ンデータＤ１は、メモリ領域５５のメインデータ格納領
域６１に書き込まれる。生成されたＥＣＣ情報Ｄ２は、
メモリ領域５５の補助データ格納領域６２に書き込まれ
る。
【０００８】図９は、メモリ領域５５に格納されたメイ
ンデータＤ１とＥＣＣ情報Ｄ２を読み出す従来技術を示
す。メモリ領域５５のメインデータ格納領域には、メイ
ンデータＤ１が格納されており、補助データ格納領域に
はＥＣＣ情報が格納されている。
ンデータＤ１とＥＣＣ情報Ｄ２を読み出す従来技術を示
す。メモリ領域５５のメインデータ格納領域には、メイ
ンデータＤ１が格納されており、補助データ格納領域に
はＥＣＣ情報が格納されている。
【０００９】メモリ領域５５内のデータは、アドレス自
動インクリメント機能により、下位アドレスから順番に
読み出されるので、メインデータＤ１、ＥＣＣ情報Ｄ２
の順で読み出される。
動インクリメント機能により、下位アドレスから順番に
読み出されるので、メインデータＤ１、ＥＣＣ情報Ｄ２
の順で読み出される。
【００１０】メモリ領域５５のメインデータ格納領域６
１から読み出されたメインデータＤ１は、一旦バッファ
６５にバッファリングされる。ＥＣＣ情報Ｄ２は、メモ
リ領域５５の補助データ格納領域６２から読み出され
る。読み出されたＥＣＣ情報Ｄ２は、メインデータＤ１
の訂正を行うための訂正回路に初期設定される（ＰＲ
２）。
１から読み出されたメインデータＤ１は、一旦バッファ
６５にバッファリングされる。ＥＣＣ情報Ｄ２は、メモ
リ領域５５の補助データ格納領域６２から読み出され
る。読み出されたＥＣＣ情報Ｄ２は、メインデータＤ１
の訂正を行うための訂正回路に初期設定される（ＰＲ
２）。
【００１１】バッファ６５にバッファリングされている
メインデータＤ１は、ＥＣＣ情報Ｄ２が設定された訂正
回路によりエラー訂正される。エラー訂正されたメイン
データＤ１’は、外部に出力される。
メインデータＤ１は、ＥＣＣ情報Ｄ２が設定された訂正
回路によりエラー訂正される。エラー訂正されたメイン
データＤ１’は、外部に出力される。
【００１２】ＥＣＣ情報Ｄ２は、メインデータＤ１が訂
正回路に供給される前に、訂正回路に設定されなければ
ならない。したがって、メモリ領域５５から先にメイン
データＤ１を読み出したとしても、一旦バッファ６５に
バッファリングしておいて、まず、先にＥＣＣ情報Ｄ２
を訂正回路に設定する必要がある。訂正回路は、ＥＣＣ
情報が設定されて初めてメインデータの訂正を開始する
ことができる。
正回路に供給される前に、訂正回路に設定されなければ
ならない。したがって、メモリ領域５５から先にメイン
データＤ１を読み出したとしても、一旦バッファ６５に
バッファリングしておいて、まず、先にＥＣＣ情報Ｄ２
を訂正回路に設定する必要がある。訂正回路は、ＥＣＣ
情報が設定されて初めてメインデータの訂正を開始する
ことができる。
【００１３】以上のように、メモリ領域にデータを書き
込む際には、メモリデータを基にしてＥＣＣ情報が生成
されるので、メモリデータ、ＥＣＣ情報の順番で書き込
まれることが望ましい。一方、メモリ領域からデータを
読み出す際には、訂正回路にＥＣＣ情報を設定するため
に、メインデータを読み出して、一旦バッファにバッフ
ァリングしておいてから、ＥＣＣ情報を読み出して訂正
回路に設定する必要がある。訂正回路の設定が終了した
後に、メインデータは訂正回路により訂正される。
込む際には、メモリデータを基にしてＥＣＣ情報が生成
されるので、メモリデータ、ＥＣＣ情報の順番で書き込
まれることが望ましい。一方、メモリ領域からデータを
読み出す際には、訂正回路にＥＣＣ情報を設定するため
に、メインデータを読み出して、一旦バッファにバッフ
ァリングしておいてから、ＥＣＣ情報を読み出して訂正
回路に設定する必要がある。訂正回路の設定が終了した
後に、メインデータは訂正回路により訂正される。
【００１４】
【発明が解決しようとする課題】メモリ領域にデータを
書き込む際には、メモリデータ、ＥＣＣ情報の順番で書
き込みを行うことが望ましい。一方、データを読み出す
際には、逆にＥＣＣ情報、メインデータの順番で読み出
しを行うことが望ましい。
書き込む際には、メモリデータ、ＥＣＣ情報の順番で書
き込みを行うことが望ましい。一方、データを読み出す
際には、逆にＥＣＣ情報、メインデータの順番で読み出
しを行うことが望ましい。
【００１５】書き込む際と読み出す際のメインデータと
ＥＣＣ情報の順番を逆にするために、バッファを用いて
メインデータを一旦バッファリングする必要があった。
バッファリングを行うと、バッファリングのための処理
工程を必要とするために、フラッシュメモリへの書き込
みまたは読み出し速度が遅くなる。また、バッファ（バ
ッファメモリ）が必要となる分、コストアップしてしま
う。
ＥＣＣ情報の順番を逆にするために、バッファを用いて
メインデータを一旦バッファリングする必要があった。
バッファリングを行うと、バッファリングのための処理
工程を必要とするために、フラッシュメモリへの書き込
みまたは読み出し速度が遅くなる。また、バッファ（バ
ッファメモリ）が必要となる分、コストアップしてしま
う。
【００１６】本発明の目的は、メインデータとその補助
データ（例えばＥＣＣ情報）を効率よく書き込みまたは
読み出しを行うことができる不揮発性メモリを提供する
ことである。
データ（例えばＥＣＣ情報）を効率よく書き込みまたは
読み出しを行うことができる不揮発性メモリを提供する
ことである。
【００１７】
【課題を解決するための手段】本発明の不揮発性メモリ
は、外部から供給される先頭アドレス（ＡＳ）に基づい
てアドレス（ＡＣ）のカウントを行うアドレスカウンタ
と、アドレスカウンタがカウントするアドレス（ＡＣ）
を基にして、外部から供給される読み出しまたは書き込
み信号（Ｒ／Ｗ）に応じて異なる順序でアドレス（Ａ
２）を出力するアドレス変換手段（４）と、複数の不揮
発性のメモリセルを有し、アドレス変換手段が出力する
アドレスに応じたメモリセルにデータの読み出しまたは
書き込みが行われるメモリセルアレイ（５）とを有する
不揮発性メモリであって、外部から供給される先頭アド
レス（ＡＳ）を先頭ブロックアドレス（ＡＳ１）と先頭
ブロック内アドレス（ＡＳ２）に分離するアドレス分離
手段（１）と、アドレスカウンタはアドレス分離手段に
より分離される先頭ブロック内アドレス（ＡＳ２）に応
じたアドレスからアドレスのカウントを開始し、１巡の
カウントを行う毎にキャリー信号を生成する手段を含
み、先頭ブロックアドレスからブロックアドレス（ＡＳ
１）のカウントを開始し、キャリー信号に応じてブロッ
クアドレス（Ａ１）のカウントを行うブロックカウンタ
（２）とを有し、メモリセルアレイは第１のメモリ領域
と第２のメモリ領域を含む複数のメモリブロックを有
し、ブロックアドレス（Ａ１）に応じたメモリブロック
内において、アドレス変換手段が出力するアドレス（Ａ
２）に応じたメモリセルにデータの読み出しまたは書き
込みが行われる不揮発性メモリである。
は、外部から供給される先頭アドレス（ＡＳ）に基づい
てアドレス（ＡＣ）のカウントを行うアドレスカウンタ
と、アドレスカウンタがカウントするアドレス（ＡＣ）
を基にして、外部から供給される読み出しまたは書き込
み信号（Ｒ／Ｗ）に応じて異なる順序でアドレス（Ａ
２）を出力するアドレス変換手段（４）と、複数の不揮
発性のメモリセルを有し、アドレス変換手段が出力する
アドレスに応じたメモリセルにデータの読み出しまたは
書き込みが行われるメモリセルアレイ（５）とを有する
不揮発性メモリであって、外部から供給される先頭アド
レス（ＡＳ）を先頭ブロックアドレス（ＡＳ１）と先頭
ブロック内アドレス（ＡＳ２）に分離するアドレス分離
手段（１）と、アドレスカウンタはアドレス分離手段に
より分離される先頭ブロック内アドレス（ＡＳ２）に応
じたアドレスからアドレスのカウントを開始し、１巡の
カウントを行う毎にキャリー信号を生成する手段を含
み、先頭ブロックアドレスからブロックアドレス（ＡＳ
１）のカウントを開始し、キャリー信号に応じてブロッ
クアドレス（Ａ１）のカウントを行うブロックカウンタ
（２）とを有し、メモリセルアレイは第１のメモリ領域
と第２のメモリ領域を含む複数のメモリブロックを有
し、ブロックアドレス（Ａ１）に応じたメモリブロック
内において、アドレス変換手段が出力するアドレス（Ａ
２）に応じたメモリセルにデータの読み出しまたは書き
込みが行われる不揮発性メモリである。
【００１８】
【作用】連続アドレスをカウントするアドレスカウンタ
より出力されるアドレスを基にして、アドレス変換手段
が読み出し時と書き込み時とでは異なるアドレスを生成
することにより、読み出し時と書き込み時とでは異なる
順序でメモリセルにアクセスすることができる。
より出力されるアドレスを基にして、アドレス変換手段
が読み出し時と書き込み時とでは異なるアドレスを生成
することにより、読み出し時と書き込み時とでは異なる
順序でメモリセルにアクセスすることができる。
【００１９】
【実施例】図６は、本発明の実施例によるフラッシュメ
モリにメインデータとエラー訂正符号（ＥＣＣ情報）を
書き込む手順を示すブロック図である。
モリにメインデータとエラー訂正符号（ＥＣＣ情報）を
書き込む手順を示すブロック図である。
【００２０】フラッシュメモリは、メモリ領域５を有
し、さらにメモリ領域５は、０番地から２５４番地にメ
インデータ格納領域１１を有し、２５５番地から２６２
番地に補助データ格納領域１２を有する。
し、さらにメモリ領域５は、０番地から２５４番地にメ
インデータ格納領域１１を有し、２５５番地から２６２
番地に補助データ格納領域１２を有する。
【００２１】メインデータ格納領域１１は、記憶対象と
なるメインデータＤ１を格納するための領域である。メ
インデータＤ１は、例えば画像データ等の連続データ列
から構成されるデータである。
なるメインデータＤ１を格納するための領域である。メ
インデータＤ１は、例えば画像データ等の連続データ列
から構成されるデータである。
【００２２】補助データ格納領域６２は、メインデータ
Ｄ１に対応する補助データＤ２を格納するための格納領
域である。補助データＤ２は、例えば対応するメインデ
ータＤ１をエラー訂正するためのエラー訂正符号（ＥＣ
Ｃ情報）である。エラー訂正符号は、チェックサムまた
は巡回冗長符号（ＣＲＣ）等の符号データである。
Ｄ１に対応する補助データＤ２を格納するための格納領
域である。補助データＤ２は、例えば対応するメインデ
ータＤ１をエラー訂正するためのエラー訂正符号（ＥＣ
Ｃ情報）である。エラー訂正符号は、チェックサムまた
は巡回冗長符号（ＣＲＣ）等の符号データである。
【００２３】初期状態においては、メモリ領域５のメイ
ンデータ格納領域１１および補助データ格納領域１２
は、データ消去され、データが書き込まれていない状態
（ｅｍｐｔｙ）である。
ンデータ格納領域１１および補助データ格納領域１２
は、データ消去され、データが書き込まれていない状態
（ｅｍｐｔｙ）である。
【００２４】次に、メモリ領域５にメインデータＤ１と
ＥＣＣ情報Ｄ２を書き込む手順を示す。外部から供給さ
れるメインデータＤ１は、メモリ領域５５のメインデー
タ格納領域１１に書き込まれる。次に、メインデータＤ
１を基にしてＥＣＣ情報Ｄ２が生成される（ＰＲ１）。
生成されたＥＣＣ情報Ｄ２は、メモリ領域５の補助デー
タ格納領域１２に書き込まれる。
ＥＣＣ情報Ｄ２を書き込む手順を示す。外部から供給さ
れるメインデータＤ１は、メモリ領域５５のメインデー
タ格納領域１１に書き込まれる。次に、メインデータＤ
１を基にしてＥＣＣ情報Ｄ２が生成される（ＰＲ１）。
生成されたＥＣＣ情報Ｄ２は、メモリ領域５の補助デー
タ格納領域１２に書き込まれる。
【００２５】以上のように、書き込みを行う際には、メ
インデータＤ１が全て揃った状態になってから始めてＥ
ＣＣ情報Ｄ２を生成することが可能になる。そのため、
メインデータＤ１、ＥＣＣ情報Ｄ２の順番で、メモリ領
域５の下位から上位のアドレスに向けて順番に、アドレ
ス自動インクリメント機能を用いて書き込みを行う必要
がある。この際には、バッファメモリを必要としない。
インデータＤ１が全て揃った状態になってから始めてＥ
ＣＣ情報Ｄ２を生成することが可能になる。そのため、
メインデータＤ１、ＥＣＣ情報Ｄ２の順番で、メモリ領
域５の下位から上位のアドレスに向けて順番に、アドレ
ス自動インクリメント機能を用いて書き込みを行う必要
がある。この際には、バッファメモリを必要としない。
【００２６】図７は、本発明の実施例によるフラッシュ
メモリからメインデータＤ１とＥＣＣ情報Ｄ２を読み出
す手順を示すブロック図である。メモリ領域５のメイン
データ格納領域１１にはメインデータＤ１が格納され、
補助データ格納領域１２にはＥＣＣ情報Ｄ２が格納され
ている。
メモリからメインデータＤ１とＥＣＣ情報Ｄ２を読み出
す手順を示すブロック図である。メモリ領域５のメイン
データ格納領域１１にはメインデータＤ１が格納され、
補助データ格納領域１２にはＥＣＣ情報Ｄ２が格納され
ている。
【００２７】本実施例のフラッシュメモリは、０番地か
ら読み出しを行うのではなく、ＥＣＣ情報Ｄ２が格納さ
れている２５５番地から読み出しを開始し、アドレス自
動インクリメント機能によりＥＣＣ情報Ｄ２の最後のデ
ータが格納されている２６２番地まで連続してＥＣＣ情
報Ｄ２を読み出す。読み出されたＥＣＣ情報は、メイン
データＤ１のエラー訂正を行うための訂正回路に設定さ
れる（ＰＲ２）。
ら読み出しを行うのではなく、ＥＣＣ情報Ｄ２が格納さ
れている２５５番地から読み出しを開始し、アドレス自
動インクリメント機能によりＥＣＣ情報Ｄ２の最後のデ
ータが格納されている２６２番地まで連続してＥＣＣ情
報Ｄ２を読み出す。読み出されたＥＣＣ情報は、メイン
データＤ１のエラー訂正を行うための訂正回路に設定さ
れる（ＰＲ２）。
【００２８】メモリ領域５の２５５番地から２６２番地
までのＥＣＣ情報Ｄ２を連続して読み出した後は、引き
続いて０番地から２５４番地のメインデータＤ１を読み
出す。読み出されたメインデータＤ１は、訂正回路でエ
ラー訂正が行われて、外部に訂正されたメインデータＤ
１’が出力される。
までのＥＣＣ情報Ｄ２を連続して読み出した後は、引き
続いて０番地から２５４番地のメインデータＤ１を読み
出す。読み出されたメインデータＤ１は、訂正回路でエ
ラー訂正が行われて、外部に訂正されたメインデータＤ
１’が出力される。
【００２９】以上のように、読み出しを行う際には、メ
モリ領域５において上位アドレスに位置するＥＣＣ情報
Ｄ２を先に読み出してから下位アドレスに位置するメイ
ンデータＤ１を読み出すので、バッファを用いる必要が
ない。先に読み出されたＥＣＣ情報Ｄ２を訂正回路に設
定した後に、メインデータＤ１を読み出してエラー訂正
を行う。
モリ領域５において上位アドレスに位置するＥＣＣ情報
Ｄ２を先に読み出してから下位アドレスに位置するメイ
ンデータＤ１を読み出すので、バッファを用いる必要が
ない。先に読み出されたＥＣＣ情報Ｄ２を訂正回路に設
定した後に、メインデータＤ１を読み出してエラー訂正
を行う。
【００３０】以上のように、書き込み時と読み出し時に
おいて、メインデータＤ１とＥＣＣ情報Ｄ２のアクセス
の順番を変えることができるフラッシュメモリの構成を
次に示す。
おいて、メインデータＤ１とＥＣＣ情報Ｄ２のアクセス
の順番を変えることができるフラッシュメモリの構成を
次に示す。
【００３１】図１は、メモリ領域５を含む本実施例によ
るフラッシュメモリの構成を示すブロック図である。メ
モリ領域５は、例えば５２８バイトを１ブロックとした
複数のブロックを有する。ブロック選択アドレスＡ１
は、メモリ領域５中に存在する複数のブロックの内の１
つを選択し、ブロック内アドレスＡ２は、選択されたブ
ロック内の５２８バイト中の１つのバイトを選択する。
るフラッシュメモリの構成を示すブロック図である。メ
モリ領域５は、例えば５２８バイトを１ブロックとした
複数のブロックを有する。ブロック選択アドレスＡ１
は、メモリ領域５中に存在する複数のブロックの内の１
つを選択し、ブロック内アドレスＡ２は、選択されたブ
ロック内の５２８バイト中の１つのバイトを選択する。
【００３２】図２は、図１に示すメモリ領域５の構成を
示す概略図である。メモリ領域５は、例えばブロック１
〜ブロック６の６つのブロックを有する。各ブロック
は、ブロック選択アドレスＡ１により選択される。ブロ
ック１〜ブロック６は、それぞれブロック内アドレスＡ
２＝０〜５１１番地のメインデータ格納領域１１と、ブ
ロック内アドレスＡ２＝５１２〜５２７番地の補助デー
タ格納領域１２を有する。メインデータ格納領域１１に
は、画像データ等のメインデータが格納され、補助デー
タ格納領域１２には、ＥＣＣ情報等の補助データが格納
される。
示す概略図である。メモリ領域５は、例えばブロック１
〜ブロック６の６つのブロックを有する。各ブロック
は、ブロック選択アドレスＡ１により選択される。ブロ
ック１〜ブロック６は、それぞれブロック内アドレスＡ
２＝０〜５１１番地のメインデータ格納領域１１と、ブ
ロック内アドレスＡ２＝５１２〜５２７番地の補助デー
タ格納領域１２を有する。メインデータ格納領域１１に
は、画像データ等のメインデータが格納され、補助デー
タ格納領域１２には、ＥＣＣ情報等の補助データが格納
される。
【００３３】図１において、外部から外部設定アドレス
ＡＳがアドレスレジスタ１に供給される。アドレスレジ
スタ１は、外部設定アドレスＡＳをアクセス先頭アドレ
スとして記憶する。アドレスレジスタ１に記憶された先
頭アドレスは、先頭ブロック選択アドレスＡＳ１と先頭
ブロック内アドレスＡＳ２に分離することができる。先
頭ブロック選択アドレスＡＳ１は、ブロック選択アドレ
スカウンタ２に供給され、先頭ブロック内アドレスＡＳ
２は、ブロックアドレスカウンタ３に供給される。
ＡＳがアドレスレジスタ１に供給される。アドレスレジ
スタ１は、外部設定アドレスＡＳをアクセス先頭アドレ
スとして記憶する。アドレスレジスタ１に記憶された先
頭アドレスは、先頭ブロック選択アドレスＡＳ１と先頭
ブロック内アドレスＡＳ２に分離することができる。先
頭ブロック選択アドレスＡＳ１は、ブロック選択アドレ
スカウンタ２に供給され、先頭ブロック内アドレスＡＳ
２は、ブロックアドレスカウンタ３に供給される。
【００３４】ブロックアドレスカウンタ３は、アドレス
レジスタ１から供給される先頭ブロック内アドレスＡＳ
２からアドレスのカウントを開始し、アドレスＡＣを出
力する。ブロックアドレスカウンタ３は、必ず０からカ
ウントを開始し、クロック信号に応じてカウントを行
い、５２７まで達すると、０に戻りカウントを続行し、
同時にキャリー信号ＣＹをブロック選択アドレスカウン
タ２に出力する。つまり、ブロック内の０〜５２７の番
地を巡回してカウントを行い、１巡のカウントを行うと
キャリー信号ＣＹを出力する。
レジスタ１から供給される先頭ブロック内アドレスＡＳ
２からアドレスのカウントを開始し、アドレスＡＣを出
力する。ブロックアドレスカウンタ３は、必ず０からカ
ウントを開始し、クロック信号に応じてカウントを行
い、５２７まで達すると、０に戻りカウントを続行し、
同時にキャリー信号ＣＹをブロック選択アドレスカウン
タ２に出力する。つまり、ブロック内の０〜５２７の番
地を巡回してカウントを行い、１巡のカウントを行うと
キャリー信号ＣＹを出力する。
【００３５】ブロック選択アドレスカウンタ２は、アド
レスレジスタ１から供給される先頭ブロック選択アドレ
スＡＳ１からアドレスのカウントを開始し、ブロックア
ドレスカウンタ３からキャリー信号ＣＹが供給される
と、インクリメントを行い、更新したブロック選択アド
レスＡ１を出力する。
レスレジスタ１から供給される先頭ブロック選択アドレ
スＡＳ１からアドレスのカウントを開始し、ブロックア
ドレスカウンタ３からキャリー信号ＣＹが供給される
と、インクリメントを行い、更新したブロック選択アド
レスＡ１を出力する。
【００３６】アドレス変換回路４は、ブロックアドレス
カウンタ３から出力されるカウンタアドレスＡＣをブロ
ック内アドレスＡ２に変換する。アドレス変換回路４
は、書き込み用変換テーブルと読み出し用変換テーブル
の２つのテーブルを有し、外部から供給される読み出し
／書き込み選択信号Ｒ／Ｗに応じて、いずれかのテーブ
ルが選択される。読み出しを行うのか書き込みを行うの
かは、予め分かっているので、そのいずれかを示す信号
Ｒ／Ｗが外部からアドレス変換回路４に供給される。
カウンタ３から出力されるカウンタアドレスＡＣをブロ
ック内アドレスＡ２に変換する。アドレス変換回路４
は、書き込み用変換テーブルと読み出し用変換テーブル
の２つのテーブルを有し、外部から供給される読み出し
／書き込み選択信号Ｒ／Ｗに応じて、いずれかのテーブ
ルが選択される。読み出しを行うのか書き込みを行うの
かは、予め分かっているので、そのいずれかを示す信号
Ｒ／Ｗが外部からアドレス変換回路４に供給される。
【００３７】アドレス変換回路４は、読み出し信号が供
給されるときには、読み出し用変換テーブルを用いてア
ドレスＡＣからアドレスＡ２への変換を行い、書き込み
信号が供給されるときには、書き込み用変換テーブルを
用いて、アドレスＡＣからアドレスＡ２への変換を行
う。
給されるときには、読み出し用変換テーブルを用いてア
ドレスＡＣからアドレスＡ２への変換を行い、書き込み
信号が供給されるときには、書き込み用変換テーブルを
用いて、アドレスＡＣからアドレスＡ２への変換を行
う。
【００３８】図３は、図１に示すアドレス変換回路４に
備えられている書き込み用変換テーブルと読み出し用変
換テーブルを示す。図３（Ａ）は、書き込み用変換テー
ブルを示し、入力アドレスから出力アドレスへの変換を
行う。入力アドレスは、ブロックアドレスカウンタ３で
カウントされるアドレスＡＣに相当する。出力アドレス
は、メモリ領域５のブロック内アドレスＡ２に相当す
る。
備えられている書き込み用変換テーブルと読み出し用変
換テーブルを示す。図３（Ａ）は、書き込み用変換テー
ブルを示し、入力アドレスから出力アドレスへの変換を
行う。入力アドレスは、ブロックアドレスカウンタ３で
カウントされるアドレスＡＣに相当する。出力アドレス
は、メモリ領域５のブロック内アドレスＡ２に相当す
る。
【００３９】入力アドレスは、０〜５２７の値を巡回す
る。書き込み時には、メモリ領域にメインデータ、補助
データの順番でそのまま格納を行えばよいので、入力ア
ドレスの値（０〜５２７）をそのまま出力アドレス（０
〜５２７）として出力する。換言すれば、入力アドレス
を変換せずにそのまま出力する。
る。書き込み時には、メモリ領域にメインデータ、補助
データの順番でそのまま格納を行えばよいので、入力ア
ドレスの値（０〜５２７）をそのまま出力アドレス（０
〜５２７）として出力する。換言すれば、入力アドレス
を変換せずにそのまま出力する。
【００４０】図３（Ｂ）は、読み出し用変換テーブルを
示す。読み出し時には、逆にメモリ領域から補助デー
タ、メインデータの順番で読み出す必要がある。入力ア
ドレスが０〜１５のときには、補助データ格納領域から
補助データを読み出す必要があるので、それぞれ５１２
〜５２７を出力アドレスとして出力する。入力アドレス
が１６〜５２７のときには、メインデータ格納領域から
メインデータを読み出すために、それぞれ０〜５１１を
出力アドレスとして出力する。
示す。読み出し時には、逆にメモリ領域から補助デー
タ、メインデータの順番で読み出す必要がある。入力ア
ドレスが０〜１５のときには、補助データ格納領域から
補助データを読み出す必要があるので、それぞれ５１２
〜５２７を出力アドレスとして出力する。入力アドレス
が１６〜５２７のときには、メインデータ格納領域から
メインデータを読み出すために、それぞれ０〜５１１を
出力アドレスとして出力する。
【００４１】以上の変換テーブルを用いることにより、
書き込み時には、メインデータ、補助データの順番でメ
モリ領域に書き込みを行い、読み出し時には逆に補助デ
ータ、メインデータの順番でメモリ領域から読み出しを
行うことができる。
書き込み時には、メインデータ、補助データの順番でメ
モリ領域に書き込みを行い、読み出し時には逆に補助デ
ータ、メインデータの順番でメモリ領域から読み出しを
行うことができる。
【００４２】なお、変換テーブルを用いる場合に限られ
ず、その他の演算方法等により上記の順番になるよう書
き込みまたは読み出しを行うようにしてもよい。図４
は、他の実施例によるフラッシュメモリの構成を示すブ
ロック図である。先の実施例では、ブロックアドレスカ
ウンタ３およびアドレス変換回路４を用いたが、本実施
例ではその代わりにアドレスポインタ回路２３を用い
る。メモリ領域５は、前述と同様に、ブロック選択アド
レスＡ１とブロック内アドレスＡ２によりアドレス指定
が行われる。
ず、その他の演算方法等により上記の順番になるよう書
き込みまたは読み出しを行うようにしてもよい。図４
は、他の実施例によるフラッシュメモリの構成を示すブ
ロック図である。先の実施例では、ブロックアドレスカ
ウンタ３およびアドレス変換回路４を用いたが、本実施
例ではその代わりにアドレスポインタ回路２３を用い
る。メモリ領域５は、前述と同様に、ブロック選択アド
レスＡ１とブロック内アドレスＡ２によりアドレス指定
が行われる。
【００４３】外部から供給される外部設定アドレスＡＳ
は、アクセス先頭アドレスとしてアドレスレジスタ２１
に記憶される。アドレスレジスタ２１に記憶された先頭
アドレスＡＳは、先頭ブロック選択アドレスと先頭ブロ
ック内アドレスに分離することができるが、先頭ブロッ
ク選択アドレスＡＳ１のみがブロック選択アドレスカウ
ンタ２２に供給される。
は、アクセス先頭アドレスとしてアドレスレジスタ２１
に記憶される。アドレスレジスタ２１に記憶された先頭
アドレスＡＳは、先頭ブロック選択アドレスと先頭ブロ
ック内アドレスに分離することができるが、先頭ブロッ
ク選択アドレスＡＳ１のみがブロック選択アドレスカウ
ンタ２２に供給される。
【００４４】アドレスポインタ回路２３は、データの書
き込みまたは読み出しの開始時に外部から供給されるポ
インタスタート信号ＰＳに応じて、所定のポインタ値か
らのインクリメントを開始するカウンタである。出力さ
れるポインタ値は、メモリ領域５のブロック内アドレス
Ａ２となる。
き込みまたは読み出しの開始時に外部から供給されるポ
インタスタート信号ＰＳに応じて、所定のポインタ値か
らのインクリメントを開始するカウンタである。出力さ
れるポインタ値は、メモリ領域５のブロック内アドレス
Ａ２となる。
【００４５】アドレスポインタ回路２３には、メモリ領
域５への読み出しまたは書き込みのいずれかを示す読み
出し／書き込み選択信号Ｒ／Ｗが外部から供給される。
アドレスポインタ回路２３は、書き込み信号が供給され
ると、メインデータの先頭を示す０からのポインタ出力
を開始してポインタ値を順次インクリメントし、５２７
に達するとキャリー信号ＣＹをブロック選択アドレスカ
ウンタ２２に出力する。ポインタ値は、０〜５２７の値
を巡回する。
域５への読み出しまたは書き込みのいずれかを示す読み
出し／書き込み選択信号Ｒ／Ｗが外部から供給される。
アドレスポインタ回路２３は、書き込み信号が供給され
ると、メインデータの先頭を示す０からのポインタ出力
を開始してポインタ値を順次インクリメントし、５２７
に達するとキャリー信号ＣＹをブロック選択アドレスカ
ウンタ２２に出力する。ポインタ値は、０〜５２７の値
を巡回する。
【００４６】読み出し信号が供給されると、補助データ
の先頭を示す５１２からのポインタ出力を開始する。ポ
インタ値をインクリメントし、５２７に達すると０に戻
りインクリメントを続行する。０から引き続いて行われ
るインクリメントにより、ポインタ値が５１１に達する
と、キャリー信号ＣＹをブロック選択アドレスカウンタ
２２に出力し、５１２からのインクリメントを続行す
る。ポインタ値は、５１２〜５１１の値を巡回する。
の先頭を示す５１２からのポインタ出力を開始する。ポ
インタ値をインクリメントし、５２７に達すると０に戻
りインクリメントを続行する。０から引き続いて行われ
るインクリメントにより、ポインタ値が５１１に達する
と、キャリー信号ＣＹをブロック選択アドレスカウンタ
２２に出力し、５１２からのインクリメントを続行す
る。ポインタ値は、５１２〜５１１の値を巡回する。
【００４７】ブロック選択アドレスカウンタ２２は、ア
ドレスレジスタ２１から供給される先頭ブロック選択ア
ドレスＡＳ１からカウントを開始し、アドレスポインタ
回路２３から供給されるキャリー信号ＣＹに応じてイン
クリメントを行い、ブロック選択アドレスＡ１を出力す
る。
ドレスレジスタ２１から供給される先頭ブロック選択ア
ドレスＡＳ１からカウントを開始し、アドレスポインタ
回路２３から供給されるキャリー信号ＣＹに応じてイン
クリメントを行い、ブロック選択アドレスＡ１を出力す
る。
【００４８】図５は、図４に示すアドレスポインタ回路
２３が出力するポインタ出力値を示す。図５（Ａ）は、
外部から書き込み信号が供給される際のポインタ出力値
である。アドレスポインタ回路は、外部からポインタス
タート信号ＰＳが供給されると、０から５２７の値を順
次インクリメントして出力する。５２７に達すると、キ
ャリー信号ＣＹを出力し、再び０に戻りインクリメント
を繰り返す。メモリ領域には、メインデータ、補助デー
タの順で書き込みが行われる。
２３が出力するポインタ出力値を示す。図５（Ａ）は、
外部から書き込み信号が供給される際のポインタ出力値
である。アドレスポインタ回路は、外部からポインタス
タート信号ＰＳが供給されると、０から５２７の値を順
次インクリメントして出力する。５２７に達すると、キ
ャリー信号ＣＹを出力し、再び０に戻りインクリメント
を繰り返す。メモリ領域には、メインデータ、補助デー
タの順で書き込みが行われる。
【００４９】図５（Ｂ）は、外部から読み出し信号が供
給される際のポインタ出力値を示す。アドレスポインタ
回路は、外部からポインタスタート信号ＰＳが供給され
ると、最初に５１２をポインタ値として出力する。以
後、インクリメントを行い、５２７までのポインタ値を
出力し、補助データの読み出しを行う。５２７の次は、
０〜５１１のポインタ値を順次インクリメントし、メイ
ンデータの読み出しを行う。５１１に達すると、アドレ
スポインタ回路は、キャリー信号ＣＹを出力し、再び補
助データを示す５１２からのインクリメントを行う。
給される際のポインタ出力値を示す。アドレスポインタ
回路は、外部からポインタスタート信号ＰＳが供給され
ると、最初に５１２をポインタ値として出力する。以
後、インクリメントを行い、５２７までのポインタ値を
出力し、補助データの読み出しを行う。５２７の次は、
０〜５１１のポインタ値を順次インクリメントし、メイ
ンデータの読み出しを行う。５１１に達すると、アドレ
スポインタ回路は、キャリー信号ＣＹを出力し、再び補
助データを示す５１２からのインクリメントを行う。
【００５０】以上のように、本発明の実施例によれば、
図１のブロックアドレスカウンタ３または図４のアドレ
スポインタ回路２３によるアドレス自動インクリメント
機能を用いた際にも、書き込み時と読み出し時のデータ
の順序を変えることができる。書き込み時には、メイン
データ、補助データの順で書き込みを行い、読み出し時
には、補助データ、メインデータの順で読み出しを行う
ことができる。
図１のブロックアドレスカウンタ３または図４のアドレ
スポインタ回路２３によるアドレス自動インクリメント
機能を用いた際にも、書き込み時と読み出し時のデータ
の順序を変えることができる。書き込み時には、メイン
データ、補助データの順で書き込みを行い、読み出し時
には、補助データ、メインデータの順で読み出しを行う
ことができる。
【００５１】したがって、バッファメモリを設ける必要
がない。また、バッファリングの処理も必要としないの
で、コストダウンおよび処理速度を向上させることがで
きる。
がない。また、バッファリングの処理も必要としないの
で、コストダウンおよび処理速度を向上させることがで
きる。
【００５２】なお、メインデータ格納領域１１には、画
像データ等をＤＣＴ等によりデータ圧縮して格納し、補
助データ格納領域１２には、その圧縮処理により生じた
誤差に相当する差分データを格納するようにしてもよ
い。圧縮したデータを復元する際には、差分データを先
に読み出しその後に圧縮データを読み出すことができ
る。
像データ等をＤＣＴ等によりデータ圧縮して格納し、補
助データ格納領域１２には、その圧縮処理により生じた
誤差に相当する差分データを格納するようにしてもよ
い。圧縮したデータを復元する際には、差分データを先
に読み出しその後に圧縮データを読み出すことができ
る。
【００５３】このように、メインデータ格納領域１１に
ＤＣＴ等により符号化した符号データを格納するように
してもいいし、補助データ格納領域１２にハミング符号
化やリードソロモン符号化等による符号データを格納す
るようにしてもよい。
ＤＣＴ等により符号化した符号データを格納するように
してもいいし、補助データ格納領域１２にハミング符号
化やリードソロモン符号化等による符号データを格納す
るようにしてもよい。
【００５４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
アドレス変換手段が読み出し時と書き込み時とでは異な
るアドレスを生成することにより、メモリセル内のデー
タをアクセスする際に読み出すデータの順番と書き込む
データの順番を異ならせることができるので、バッファ
メモリ等を用いずに直接データをアクセスすることがで
きる。メモリセル内のデータを直接アクセスすることに
より、アクセス速度が向上する。
アドレス変換手段が読み出し時と書き込み時とでは異な
るアドレスを生成することにより、メモリセル内のデー
タをアクセスする際に読み出すデータの順番と書き込む
データの順番を異ならせることができるので、バッファ
メモリ等を用いずに直接データをアクセスすることがで
きる。メモリセル内のデータを直接アクセスすることに
より、アクセス速度が向上する。
【図１】本実施例によるフラッシュメモリ（不揮発性メ
モリ）の構成を示すブロック図である。
モリ）の構成を示すブロック図である。
【図２】図１に示すフラッシュメモリ内のメモリ領域の
構成を示す概略図である。
構成を示す概略図である。
【図３】図１に示すアドレス変換回路に備えられている
変換テーブルを示す。図３（Ａ）は書き込み用変換テー
ブルを示し、図３（Ｂ）は読み出し用変換テーブルを示
す図表である。
変換テーブルを示す。図３（Ａ）は書き込み用変換テー
ブルを示し、図３（Ｂ）は読み出し用変換テーブルを示
す図表である。
【図４】他の実施例によるフラッシュメモリ（不揮発性
メモリ）の構成を示すブロック図である。
メモリ）の構成を示すブロック図である。
【図５】図４に示すアドレスポインタ回路が出力するポ
インタ出力値を示す。図５（Ａ）は、書き込み信号が供
給される際のポインタ出力値を示し、図５（Ｂ）は、読
み出し信号が供給される際のポインタ出力値を示す図表
である。
インタ出力値を示す。図５（Ａ）は、書き込み信号が供
給される際のポインタ出力値を示し、図５（Ｂ）は、読
み出し信号が供給される際のポインタ出力値を示す図表
である。
【図６】本実施例によるフラッシュメモリにメインデー
タとエラー訂正符号（ＥＣＣ情報）を書き込む手順を示
すブロック図である。
タとエラー訂正符号（ＥＣＣ情報）を書き込む手順を示
すブロック図である。
【図７】本実施例によるフラッシュメモリからメインデ
ータとＥＣＣ情報を読み出す手順を示すブロック図であ
る。
ータとＥＣＣ情報を読み出す手順を示すブロック図であ
る。
【図８】従来技術によりメインデータにエラー訂正符号
（ＥＣＣ情報）を付加してフラッシュメモリに書き込み
を行う手順を示すブロック図である。
（ＥＣＣ情報）を付加してフラッシュメモリに書き込み
を行う手順を示すブロック図である。
【図９】従来技術によりメモリ領域に格納されたメイン
データとＥＣＣ情報を読み出す手順を示すブロック図で
ある。
データとＥＣＣ情報を読み出す手順を示すブロック図で
ある。
１，２１ アドレスレジスタ
２，２２ ブロック選択アドレスカウンタ
３ ブロックアドレスカウンタ
４ アドレス変換回路
２３ アドレスポインタ回路
５，５５ メモリ領域
１１，６１ メインデータ格納領域
１２，６２ 補助データ格納領域
ＡＳ 外部設定アドレス
Ａ１ ブロック選択アドレス
Ａ２ ブロック内アドレス
ＣＹ キャリー信号
ＰＳ ポインタスタート信号
Ｒ／Ｗ 読み出し／書き込み選択信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−75863（ＪＰ，Ａ)
特開 平３−192890（ＪＰ，Ａ)
特開 平５−233426（ＪＰ，Ａ)
特開 平６−110793（ＪＰ，Ａ)
特開 平５−181959（ＪＰ，Ａ)
実開 平３−82438（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 12/16
G11C 16/02
Claims (6)
- 【請求項１】 外部から供給される先頭アドレス（Ａ
Ｓ）に基づいてアドレス（ＡＣ）のカウントを行うアド
レスカウンタ（３）と、 前記アドレスカウンタがカウントするアドレス（ＡＣ）
を基にして、外部から供給される読み出しまたは書き込
み信号（Ｒ／Ｗ）に応じて異なる順序でアドレス（Ａ
２）を出力するアドレス変換手段（４）と、 複数の不揮発性のメモリセルを有し、前記アドレス変換
手段が出力するアドレスに応じたメモリセルにデータの
読み出しまたは書き込みが行われるメモリセルアレイ
（５）とを有する不揮発性メモリであって、 外部から供給される先頭アドレス（ＡＳ）を先頭ブロッ
クアドレス（ＡＳ１）と先頭ブロック内アドレス（ＡＳ
２）に分離するアドレス分離手段（１）と、 前記アドレスカウンタは前記アドレス分離手段により分
離される先頭ブロック内アドレス（ＡＳ２）に応じたア
ドレスからアドレスのカウントを開始し、１巡のカウン
トを行う毎にキャリー信号を生成する手段を含み、前記
先頭ブロックアドレスからブロックアドレス（ＡＳ１）
のカウントを開始し、該キャリー信号に応じてブロック
アドレス（Ａ１）のカウントを行うブロックカウンタ
（２）とを有し、 前記メモリセルアレイは第１のメモリ領域と第２のメモ
リ領域を含む複数のメモリブロックを有し、前記ブロッ
クアドレス（Ａ１）に応じたメモリブロック内におい
て、前記アドレス変換手段が出力するアドレス（Ａ２）
に応じたメモリセルにデータの読み出しまたは書き込み
が行われる不揮発性メモリ。 - 【請求項２】 前記アドレス変換手段が出力するアドレ
スは巡回する連続アドレスであり、 前記アドレス変換手段に書き込み信号が供給されるとき
には前記第１のメモリ領域、前記第２のメモリ領域の順
番で書き込みが行われ、読み出し信号が供給されるとき
には前記第２のメモリ領域、前記第１のメモリ領域の順
番で読み出しが行われる請求項１記載の不揮発性メモ
リ。 - 【請求項３】 前記アドレス変換手段は、書き込み信号
が供給されるときには前記アドレスカウンタがカウント
するアドレスをそのまま出力する請求項１または２記載
の不揮発性メモリ。 - 【請求項４】 読み出しまたは書き込みの開始を示すス
タート信号（ＰＳ）に応じて起動し、外部から供給され
る読み出しまたは書き込み信号（Ｒ／Ｗ）に応じて異な
るアドレスからカウントを開始してアドレス（Ａ２）を
出力するアドレスカウンタ（２３）と、 複数の不揮発性のメモリセルを含む第１のメモリ領域と
第２のメモリ領域を含む複数のメモリブロックを有し、
前記アドレスカウンタが出力するアドレス（Ａ２）に応
じたメモリセルにデータの読み出しまたは書き込みが行
われるメモリセルアレイ（５）とを有する不揮発性メモ
リであって、 前記アドレスカウンタは１巡のカウントを行う毎にキャ
リー信号を生成する手段を含み、外部から供給される先
頭アドレス（ＡＳ）に基づく先頭ブロックアドレスから
ブロックアドレスのカウントを開始し、該キャリー信号
に応じてブロックアドレス（Ａ１）のカウントを行うブ
ロックカウンタ（２２）とを有し、 前記ブロックカウンタによりカウントされるブロックア
ドレス（Ａ１）に応じたメモリブロック内において、前
記アドレスカウンタが出力するアドレス（Ａ２）に応じ
たメモリセルにデータの読み出しまたは書き込みが行わ
れる不揮発性メモリ。 - 【請求項５】 前記アドレスカウンタが出力するアドレ
スは巡回する連続アドレスである請求項４記載の不揮発
性メモリ。 - 【請求項６】 前記アドレスカウンタに書き込み信号が
供給されるときには前記第１のメモリ領域、前記第２の
メモリ領域の順番で書き込みが行われ、読み出し信号が
供給されるときには前記第２のメモリ領域、前記第１の
メモリ領域の順番で読み出しが行われる請求項４または
５記載の不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12611294A JP3419547B2 (ja) | 1994-06-08 | 1994-06-08 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12611294A JP3419547B2 (ja) | 1994-06-08 | 1994-06-08 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334413A JPH07334413A (ja) | 1995-12-22 |
| JP3419547B2 true JP3419547B2 (ja) | 2003-06-23 |
Family
ID=14926933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12611294A Expired - Fee Related JP3419547B2 (ja) | 1994-06-08 | 1994-06-08 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419547B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5732708B2 (ja) * | 2009-08-11 | 2015-06-10 | マーベル ワールド トレード リミテッド | 不揮発性メモリからのデータ読み出し用コントローラ |
-
1994
- 1994-06-08 JP JP12611294A patent/JP3419547B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07334413A (ja) | 1995-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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