JP4661566B2 - アクセスコントローラ、フラッシュメモリシステム及びアクセス制御方法 - Google Patents
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Description
例えば、フラッシュメモリが2n個配置されている場合には、ホストシステムから与えられるLBA(Logical Block Address)の上位nビットを用いて、フラッシュメモリの1つを特定し、その上位nビットを除いたLBAの下位ビットで、フラッシュメモリ内の物理アドレス空間におけるアドレスを特定している。
フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる2n個(nは1以上の整数)のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を2 m セクタ(mは1以上の整数)の振り分け単位で振り分けるアクセスコントローラであって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出手段と、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成手段と、
前記セクタ数算出手段により算出されたセクタ数及び前記アドレス生成手段により生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御手段とを備え、
フラッシュメモリ装置には、0から2 n −1の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのnビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位mビットに基づいて、当該先頭領域のセクタ数である第1のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第1のセクタ数を引いて得られた値を振り分け単位の2 m で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる2 m セクタの振り分け単位の領域の個数を求めると共に、2 m セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位mビットに対応する第1のビット列と、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットに対応する第2のビット列と、当該論理アドレスの下位側から数えてm+nビット目のビットより上位側のビットに対応する第3のビット列に分割し、
前記第3のビット列の下位側に前記第1のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えたうえで、当該第1のビット列を前記第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えると共に、前記第3のビット列に1を加算したうえで、当該第1のビット列を当該第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とする。
フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる2 n 個(nは1以上の整数)のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を2 m セクタ(mは1以上の整数)の振り分け単位で振り分けるアクセス制御方法であって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出ステップと、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成ステップと、
前記セクタ数算出ステップにより算出されたセクタ数及び前記アドレス生成ステップにより生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御ステップとを備え、
フラッシュメモリ装置には、0から2 n −1の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのnビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位mビットに基づいて、当該先頭領域のセクタ数である第1のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第1のセクタ数を引いて得られた値を振り分け単位の2 m で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる2 m セクタの振り分け単位の領域の個数を求めると共に、2 m セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位mビットに対応する第1のビット列と、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットに対応する第2のビット列と、当該論理アドレスの下位側から数えてm+nビット目のビットより上位側のビットに対応する第3のビット列に分割し、
前記第3のビット列の下位側に前記第1のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えたうえで、当該第1のビット列を前記第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えると共に、前記第3のビット列に1を加算したうえで、当該第1のビット列を当該第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とする。
フラッシュメモリ装置2A〜2Dは、互いに同一の構成を有している。図2に、例として、フラッシュメモリ装置2Aの構成を示す。
2A〜2D フラッシュメモリ装置
3 アクセスコントローラ
4 ホストシステム
6 マイクロプロセッサ
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 ROM
13 外部バス
14 内部バス
203 フラッシュメモリアクセスコントローラ
206 マイクロプロセッサ
207 アクセスコントローラインターフェースブロック
208 ワークエリア
209 バッファ
210 フラッシュメモリインターフェースブロック
211 ECCブロック
212 ROM
213 外部バス
214 内部バス
25 ユーザ領域
26 冗長領域
Claims (3)
- フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる2n個(nは1以上の整数)のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を2 m セクタ(mは1以上の整数)の振り分け単位で振り分けるアクセスコントローラであって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出手段と、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成手段と、
前記セクタ数算出手段により算出されたセクタ数及び前記アドレス生成手段により生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御手段とを備え、
フラッシュメモリ装置には、0から2 n −1の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのnビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位mビットに基づいて、当該先頭領域のセクタ数である第1のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第1のセクタ数を引いて得られた値を振り分け単位の2 m で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる2 m セクタの振り分け単位の領域の個数を求めると共に、2 m セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成手段は、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位mビットに対応する第1のビット列と、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットに対応する第2のビット列と、当該論理アドレスの下位側から数えてm+nビット目のビットより上位側のビットに対応する第3のビット列に分割し、
前記第3のビット列の下位側に前記第1のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えたうえで、当該第1のビット列を前記第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えると共に、前記第3のビット列に1を加算したうえで、当該第1のビット列を当該第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とするアクセスコントローラ。 - 請求項1に記載のアクセスコントローラと、フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる2 n 個(nは1以上の整数)のフラッシュメモリ装置と、から構成される
ことを特徴とするフラッシュメモリシステム。 - フラッシュメモリと当該フラッシュメモリへのアクセスを制御するフラッシュメモリコントローラとからなる2 n 個(nは1以上の整数)のフラッシュメモリ装置に、ホストシステムから与えられるセクタ単位の論理アドレスが割り当てられている領域を2 m セクタ(mは1以上の整数)の振り分け単位で振り分けるアクセス制御方法であって、
ホストシステムから与えられるアクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出するセクタ数算出ステップと、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスとアクセス対象領域のセクタ数に基づいて、それぞれのフラッシュメモリ装置においてアクセス先となる領域の先頭のアドレスを生成するアドレス生成ステップと、
前記セクタ数算出ステップにより算出されたセクタ数及び前記アドレス生成ステップにより生成されたアドレスを、アクセス先の領域を指示する情報として、それぞれのフラッシュメモリ装置に与える制御ステップとを備え、
フラッシュメモリ装置には、0から2 n −1の装置番号が割り当てられており、ホストシステムから与えられる論理アドレスに対応する領域は、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットの値と一致する前記装置番号が割り当てられているフラッシュメモリ装置に振り分けられ、
前記セクタ数算出ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのnビットに基づいて、当該論理アドレスに対応する領域を含む先頭領域の振り分け先のフラッシュメモリ装置である起点装置を特定すると共に、当該論理アドレスの下位mビットに基づいて、当該先頭領域のセクタ数である第1のセクタ数を求め、更に、前記アクセス指示により指定されたアクセス対象領域のセクタ数から前記第1のセクタ数を引いて得られた値を振り分け単位の2 m で割る除算を行い、当該除算の商に基づいて、それぞれの前記フラッシュメモリ装置においてアクセス先となる2 m セクタの振り分け単位の領域の個数を求めると共に、2 m セクタ未満の領域であって当該除算の余りに一致するセクタ数の領域を含む末尾領域の振り分け先のフラッシュメモリ装置を特定することにより、それぞれのフラッシュメモリ装置においてアクセス先となる領域のセクタ数を算出し、
前記アドレス生成ステップでは、
前記アクセス指示により指定されたアクセス対象領域の先頭の論理アドレスを、当該論理アドレスの下位mビットに対応する第1のビット列と、当該論理アドレスの下位側から数えてm+1ビット目からm+nビット目までのビットに対応する第2のビット列と、当該論理アドレスの下位側から数えてm+nビット目のビットより上位側のビットに対応する第3のビット列に分割し、
前記第3のビット列の下位側に前記第1のビット列を連結したものを、前記起点装置のフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えたうえで、当該第1のビット列を前記第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より大きい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成し、前記第1のビット列の全てのビットを“0”で置き換えると共に、前記第3のビット列に1を加算したうえで、当該第1のビット列を当該第3のビット列の下位側に連結したものを、前記起点装置に対応する前記装置番号より小さい前記装置番号が割り当てられているフラッシュメモリ装置に与えるアドレスとして生成する
ことを特徴とするアクセス制御方法。
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