JP5456571B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP5456571B2 JP5456571B2 JP2010112712A JP2010112712A JP5456571B2 JP 5456571 B2 JP5456571 B2 JP 5456571B2 JP 2010112712 A JP2010112712 A JP 2010112712A JP 2010112712 A JP2010112712 A JP 2010112712A JP 5456571 B2 JP5456571 B2 JP 5456571B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- column
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
NA0〜NA3,N10,N11…NチャネルMOSFET、PA0,PA2、PB0〜PB3…PチャネルMOSFET、WL0〜WL3…ワード線、
WDP1〜WDP3…ライトデータ入力パス(ライトアンプ)、WCP…ライト系制御パス、LT…ラッチ回路、OB…出力回路、SA…センスアンプ、PC/EQ…プリチャージ&イコライズ回路、Q1〜Q6…MOSFET、BL,/BL…ビット線、RD,/RD…読み出しデータ線、WD,/WD…書き込みデータ線。
Claims (21)
- 第1のCMOSインバータを構成する第1のNMOSトランジスタと、前記第1のNMOSトランジスタに接続された第2のNMOSトランジスタとが形成された第1部分と、 前記第1のCMOSインバータを構成する第1のPMOSトランジスタと、第2のCMOSインバータを構成する第2のPMOSトランジスタとが形成された第2部分と、
前記第2のCMOSインバータを構成する第3のNMOSトランジスタと、前記第3のNMOSトランジスタに接続された第4のNMOSトランジスタとが形成された第3部分とを有し、
メモリセル領域に第1の方向に向かって前記第1部分、前記第2部分、前記第3部分の順に配置されたスタティック型メモリセルを、前記第1の方向および前記第1の方向に直交する第2の方向に複数行列状に配列されたメモリセルアレイと、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第2のNMOSトランジスタに接続された第1ビット線と、
前記第2の方向のメモリセルの列ごとに設けられ、前記第2の方向の各メモリセルの前記第4のNMOSトランジスタに接続された第2ビット線と、
前記第1の方向のメモリセルの行ごとに設けられ、前記第1の方向の各メモリセルの前記第2のNMOSトランジスタのゲートおよび前記第4のNMOSトランジスタのゲートに接続されたワード線と、
電源電圧が供給される電源線と、
前記電源線に接続され、前記第2の方向のメモリセルの列ごとに設けられた電源トランジスタと、
前記第2の方向のメモリセルの列ごとに設けられ、前記電源トランジスタと前記第2の方向のメモリセルの列に配列する各メモリセルの前記第1および第2のPMOSトランジスタに接続されたセル電源線と、
を有し、
前記メモリセル領域は前記第1の方向に平行な第1の辺及び第2の辺と、前記第2の方向に平行な第3の辺および第4の辺とを有する矩形領域であり、
前記第1の辺には、前記第1のPMOSトランジスタのソースに接続される第1のコンタクトホールが配置され、
前記第2の辺には、前記第2のPMOSトランジスタのソースに接続される第2のコンタクトホールが配置され、
前記第3の辺には、前記第2のNMOSトランジスタのゲートに接続される第3のコンタクトホールが配置され、
前記第4の辺には、前記第4のNMOSトランジスタのゲートに接続される第4のコンタクトホールが配置され、
前記第2の方向に沿った前記第1の辺と前記第2の辺との間の間隔は、前記第1の方向に沿った前記第3の辺と前記第4の辺との間の間隔より小さく、
前記電源トランジスタは、当該電源トランジスタのゲートに印加される信号に基づきそのオン及びオフの制御がなされ、
スタティック型メモリセルにデータを書き込む際、その書き込むべきスタティック型メモリセルの配置される列に設けられた前記電源トランジスタをオンからオフにし、その列に設けられた前記セル電源線の電圧を下げる、
半導体集積回路装置。 - 前記メモリセルアレイは、前記第2の方向のメモリセルの列として、第1と第2のメモリセル列を有し、
前記第1のメモリセル列の前記電源トランジスタのゲートに接続される配線と前記第2のメモリセル列の前記電源トランジスタのゲートに接続される配線とは、互いに独立して信号が与えられる配線である、
請求項1に記載の半導体集積回路装置。 - 前記電源トランジスタは、対応する列のメモリセルが読み出しの場合にオンとし、書き込みの場合にはオフする、
請求項1もしくは2に記載の半導体集積回路装置。 - 前記電源トランジスタは、書き込みの動作において、対応する列が選択状態となる場合にオフとなり、対応する列が非選択状態となる場合にはオンする、
請求項1もしくは2に記載の半導体集積回路装置。 - 前記電源トランジスタはP型MOSトランジスタである、
請求項1から4のいずれかに記載の半導体集積回路装置。 - スタティック型メモリセルが行方向および列方向に複数配列され、
前記スタティック型メモリセルは、
第1のNMOSFETと第1のPMOSFETとで構成される第1のCMOSインバータと、
第2のNMOSFETと第2のPMOSFETとで構成される第2のCMOSインバータと、
前記第1のNMOSFETの一方のソースドレインに一方のソースドレインが接続された第3のNMOSFETと、
前記第2のNMOSFETの一方のソースドレインに一方のソースドレインが接続された第4のNMOSFETとを有し、
前記第1および第3のNMOSFETが第1の領域に形成され、
前記第1および第2のPMOSFETが第2の領域に形成され、
前記第2および第4のNMOSFETが第3の領域に形成され、
メモリセル領域の前記行方向に前記第1、第2、第3の領域の順に配置され、
前記列方向のメモリセルの列ごとに設けられ、前記列方向のそれぞれのメモリセルの前記第3のNMOSFETの他方のソースドレインに接続された第1ビット線と、
前記列方向のメモリセルの列ごとに設けられ、前記列方向のそれぞれのメモリセルの前記第4のNMOSFETの他方のソースドレインに接続された第2ビット線と、
前記行方向のメモリセルの行ごとに設けられ、前記行方向のそれぞれのメモリセルの前記第3のNMOSFETのゲートおよび前記第4のNMOSFETのゲートに接続されたワード線と、
電源電圧を供給する電源線と、
前記電源線に接続され、前記列方向のメモリセルの列ごとに設けられたスイッチMOSFETと、
前記列方向のメモリセルの列ごとに設けられ、前記スイッチMOSFETと前記列方向のそれぞれのメモリセルの列の前記第1および第2のPMOSFETに接続されたセル電源線とを有し、
前記メモリセル領域は前記行方向に平行な第1の辺及び第2の辺、前記列方向に平行な第3の辺および第4の辺とを有する矩形領域であり、
前記第1の辺には、前記第1のPMOSFETのソースに接続される第1のコンタクトホールが配置され、
前記第2の辺には、前記第2のPMOSFETのソースに接続される第2のコンタクトホールが配置され、
前記第3の辺には、前記第3のNMOSFETのゲートに接続される第3のコンタクトホールが配置され、
前記第4の辺には、前記第4のNMOSFETのゲートに接続される第4のコンタクトホールが配置され、
前記列方向に沿った前記第1の辺と前記第2の辺との間の間隔は、前記行方向に沿った前記第3の辺と前記第4の辺と間の間隔より短く、
前記列ごとに設けられたスイッチMOSFETのゲートに印加される電圧のレベルを変化させることにより当該スイッチMOSFETの制御がなされ、
スタティック型メモリセルにデータを書き込む際、その書き込むべきスタティック型メモリセルの配置される列に設けられた前記スイッチMOSFETのインピーダンスを上げ、その列に設けられた前記セル電源線の電圧を下げる、
半導体集積回路装置。 - 前記スタティック型メモリセルが行方向および列方向に複数配列されたメモリセルアレイは、第1のメモリセルの列と第2のメモリセルの列を有し、
前記第1のメモリセルの列の前記スイッチMOSFETのゲートは、第1配線により制御回路に接続され、
前記第2のメモリセルの列の前記スイッチMOSFETのゲートは、前記第1配線とは異なる第2配線により前記制御回路に接続された、
請求項6に記載の半導体集積回路装置。 - 前記制御回路は、前記スイッチMOSFETを、対応する列のメモリセルが読み出し動作の場合に比べ、書き込み動作の場合にインピーダンスを高くする、
請求項7に記載の半導体集積回路装置。 - 前記制御回路は、書き込み動作において、対応する列が選択状態となる場合、対応する列が非選択状態となる場合に比べ前記スイッチMOSFETのインピーダンスを高くするよう制御する、
請求項7に記載の半導体集積回路装置。 - 前記スイッチMOSFETはPMOSFETである、
請求項6から9のいずれかに記載の半導体集積回路装置。 - 複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数行にそれぞれ対応して設けられた複数のワード線、
前記複数列にそれぞれ対応して設けられた複数の第1のビット線、及び、
前記複数列にそれぞれ対応して設けられた複数の第2のビット線、
含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源トランジスタ、を含み、
前記複数のメモリセルの各々はメモリセル領域に、
Nウェルに設けられた第1及び第2のPチャネル型トランジスタと、
第1のPウェルに設けられた第1及び第2のNチャネル型トランジスタと、
第2のPウェルに設けられた第3及び第4のNチャネル型トランジスタと、
第1及び第2の記憶ノードとを有し、
前記Nウェルが前記第1及び第2のPウェルの間に位置するように前記第1のPウェル、前記Nウェル及び前記第2のPウェルが第1の方向に沿って配置され、
前記第1のPチャネル型トランジスタ及び前記第1のNチャネル型トランジスタは、出力が第1の記憶ノードに接続され、入力が第2の記憶ノードに接続される第1のインバータを構成し、
前記第2のPチャネル型トランジスタ及び前記第3のNチャネル型トランジスタは、出力が前記第2の記憶ノードに接続され、入力が前記第1の記憶ノードに接続される第2のインバータを構成し、
前記複数のワード線の各々は、その対応する行に前記第1の方向に沿って配置された複数個のメモリセルの前記第2及び第4のNチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第1のビット線の各々は、その対応する列に前記第1の方向と直交する第2の方向に沿って配置された複数個のメモリセルの前記第1の記憶ノードに、前記第2のNチャネル型トランジスタを介して接続され、
前記複数の第2のビット線の各々は、その対応する列に前記第2の方向に沿って配置された複数個のメモリセルの前記第2の記憶ノードに、前記第4のNチャネル型トランジスタを介して接続され、
前記複数のセル電源線の各々は、その対応する列に前記第2の方向に沿って配置された複数個のメモリセルの前記第1及び第2のPチャネル型トランジスタのそれぞれソースに接続され、
前記メモリセル領域は前記第1の方向に平行な第1の辺及び第2の辺、前記第2の方向に平行な第3の辺および第4の辺とを有する矩形領域であり、
前記第1の辺には、前記第1のPチャネル型トランジスタのソースに接続される第1のコンタクトホールが配置され、
前記第2の辺には、前記第2のPチャネル型トランジスタのソースに接続される第2のコンタクトホールが配置され、
前記第3の辺には、前記第3のNチャネル型トランジスタのゲートに接続される第3のコンタクトホールが配置され、
前記第4の辺には、前記第4のNチャネル型トランジスタのゲートに接続される第4のコンタクトホールが配置され、
前記第2の方向に沿った前記第1の辺と前記第2の辺との間の間隔は、前記第1の方向に沿った前記第3の辺と前記第4の辺との間の間隔より小さく、
前記複数の電源トランジスタの各々は、そのゲートに印加される信号によりそのオン及びオフの制御がなされ、
メモリセルにデータを書き込む際、その書き込むべきメモリセルの配置される列に設けられた前記電源トランジスタをオンからオフにし、その列に設けられた前記セル電源線の電圧を下げる、
半導体集積回路装置。 - 前記複数列は、第1と第2のメモリセル列を有し、
前記第1のメモリセル列の前記電源トランジスタのゲートに接続される第1配線と前記第2のメモリセル列の前記電源トランジスタのゲートに接続される第2配線とは個別に制御される、
請求項11に記載の半導体集積回路装置。 - 書き込み動作において、前記複数のセル電源線のうち、書き込みがされるメモリセルの接続されるセル電源線に対応して設けられた電源トランジスタはオフとし、書き込みされない非選択のメモリセルの接続されるセル電源線に対応して設けられた電源トランジスタはオンとする、
請求項11もしくは12に記載の半導体集積回路装置。 - 前記第1および第2配線は、書き込み動作において、書き込みがされるメモリセルの接続されるセル電源線に対応して設けられた電源トランジスタのインピーダンスを、書き込みされない非選択のメモリセルの接続されるセル電源線に対応して設けられた電源トランジスタのインピーダンスに比べ高くなるよう制御される、
請求項12に記載の半導体集積回路装置。 - 前記電源トランジスタはPチャネル型トランジスタである、
請求項11から14のいずれかに記載の半導体集積回路装置。 - 複数行及び複数列の行列状に配置された複数のメモリセル、
前記複数行にそれぞれ対応して設けられた複数のワード線、
前記複数列にそれぞれ対応して設けられた複数の第1のビット線、及び、
前記複数列にそれぞれ対応して設けられた複数の第2のビット線、
を含むスタティック型ランダムアクセスメモリを有した半導体集積回路装置であって、
前記複数列にそれぞれ対応して設けられた複数のセル電源線、
電源電圧を供給する電源線、及び
前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源トランジスタ、を含み、
前記複数のメモリセルの各々はメモリセル領域に、
第1及び第2のPチャネル型トランジスタと、第1ないし第4のNチャネル型トランジスタと、
第1及び第2の記憶ノードとを有し、
前記第1のPチャネル型トランジスタ及び前記第1のNチャネル型トランジスタは、出力が前記第1の記憶ノードに接続され、入力が前記第2の記憶ノードに接続される第1のインバータをなし、
前記第2のPチャネル型トランジスタ及び前記第3のNチャネル型トランジスタは、出力が前記第2の記憶ノードに接続され、入力が前記第1の記憶ノードに接続される第2のインバータをなし、
前記第1のNチャネル型トランジスタのゲート、前記第1のPチャネル型トランジスタのゲート及び前記第4のNチャネル型トランジスタのゲートは、この順番で第1の方向に沿って配置され、
前記第2のNチャネル型トランジスタのゲート、前記第2のPチャネル型トランジスタのゲート及び前記第3のNチャネル型トランジスタのゲートは、この順番で前記第1の方向に沿って配置され、
前記第1及び第2のNチャネル型トランジスタのそれぞれゲートは、前記第1の方向と直交する第2の方向に沿って配置され、
前記第4及び第3のNチャネル型トランジスタのそれぞれゲートは、前記第2の方向に沿って配置され、
前記複数のワード線の各々は、その対応する行に前記第1の方向に沿って配置された複数個のメモリセル各々の前記第2及び第4のNチャネル型トランジスタのそれぞれゲートに接続され、
前記複数の第1のビット線の各々は、その対応する列に前記第2の方向に沿って配置された複数個のメモリセル各々の前記第1の記憶ノードに、前記第2のNチャネル型トランジスタを介して電気的に接続され、
前記複数の第2のビット線の各々は、その対応する列に前記第2の方向に沿って配置された複数個のメモリセル各々の前記第2の記憶ノードに、前記第4のNチャネル型トランジスタを介して電気的に接続され、
前記複数のセル電源線の各々は、その対応する列に前記第2の方向に沿って配置された複数個のメモリセル各々の前記第1及び第2のPチャネル型トランジスタのそれぞれソースに接続され、
前記メモリセル領域は前記第1の方向に平行な第1の辺及び第2の辺、前記第2の方向に平行な第3の辺および第4の辺とを有する矩形領域であり、
前記第1の辺には、前記第1のPチャネル型トランジスタのソースに接続される第1のコンタクトホールが配置され、
前記第2の辺には、前記第2のPチャネル型トランジスタのソースに接続される第2のコンタクトホールが配置され、
前記第3の辺には、前記第3のNチャネル型トランジスタのゲートに接続される第3のコンタクトホールが配置され、
前記第4の辺には、前記第4のNチャネル型トランジスタのゲートに接続される第4のコンタクトホールが配置され、
前記第2の方向に沿った前記第1の辺と前記第2の辺との間の間隔は、前記第1の方向に沿った前記第3の辺と前記第4の辺との間の間隔より小さく、
前記複数の電源トランジスタのゲートに印加される電圧のレベルを変化させることにより各電源トランジスタの制御がなされ、
メモリセルにデータを書き込む際、その書き込むべきメモリセルの配置される列に設けられた前記電源トランジスタをオンからオフにし、その列に設けられた前記セル電源線の電圧を下げる、
半導体集積回路装置。 - 前記複数の電源トランジスタのそれぞれゲートに接続される複数の配線は、個別の信号を伝搬する配線である、
請求項16に記載の半導体集積回路装置。 - 前記複数の電源トランジスタのそれぞれゲートに接続された、各々別個の複数の制御信号線、及び、
前記複数の制御信号線にそれぞれ接続され、前記複数の電源トランジスタをそれぞれ制御する制御信号を出力する複数のゲート回路、を含む、
請求項16に記載の半導体集積回路装置。 - 前記複数の電源トランジスタの各々は、その対応するセル電源線に接続されたメモリセルが読み出しの場合はオンし、書き込みの場合にオフする、
請求項16から18のいずれかに記載の半導体集積回路装置。 - 書き込み動作において、前記複数のセル電源線のうち、書き込みがされるメモリセルに接続されるセル電源線に対応して設けられた電源トランジスタはオフとなり、書き込みされない非選択のメモリセルに接続されるセル電源線に対応して設けられた電源トランジスタはオンする、
請求項16から18のいずれかに記載の半導体集積回路装置。 - 前記複数の電源トランジスタの各々は、Pチャネル型トランジスタである、
請求項16から20のいずれかに記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112712A JP5456571B2 (ja) | 2010-05-15 | 2010-05-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010112712A JP5456571B2 (ja) | 2010-05-15 | 2010-05-15 | 半導体集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004267645A Division JP4553185B2 (ja) | 2004-09-15 | 2004-09-15 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012219000A Division JP2013041663A (ja) | 2012-10-01 | 2012-10-01 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010187020A JP2010187020A (ja) | 2010-08-26 |
JP5456571B2 true JP5456571B2 (ja) | 2014-04-02 |
Family
ID=42767440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010112712A Active JP5456571B2 (ja) | 2010-05-15 | 2010-05-15 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5456571B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251043A (ja) * | 2013-07-25 | 2013-12-12 | Renesas Electronics Corp | 半導体集積回路装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9865330B2 (en) * | 2010-11-04 | 2018-01-09 | Qualcomm Incorporated | Stable SRAM bitcell design utilizing independent gate FinFET |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5564686A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Memory unit |
KR100299993B1 (ko) * | 1992-09-28 | 2001-11-22 | 윌리엄 비. 켐플러 | 게이트 어레이 장치용 정적 랜덤 액세스 메모리 |
JPH0863972A (ja) * | 1994-08-18 | 1996-03-08 | Kawasaki Steel Corp | 半導体記憶装置 |
JP2002042476A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
JP4152668B2 (ja) * | 2002-04-30 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4408610B2 (ja) * | 2002-08-09 | 2010-02-03 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
-
2010
- 2010-05-15 JP JP2010112712A patent/JP5456571B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013251043A (ja) * | 2013-07-25 | 2013-12-12 | Renesas Electronics Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2010187020A (ja) | 2010-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4553185B2 (ja) | 半導体集積回路装置 | |
JP4993540B2 (ja) | 半導体集積回路装置 | |
US7616516B2 (en) | Semiconductor device | |
US7894280B2 (en) | Asymmetrical SRAM cell with separate word lines | |
JP6469554B2 (ja) | 半導体装置 | |
CN105573456B (zh) | 半导体装置 | |
US7697320B2 (en) | Semiconductor memory device | |
US7123504B2 (en) | Semiconductor integrated circuit device having static random access memory mounted thereon | |
US7952955B2 (en) | Semiconductor memory | |
US20130258794A1 (en) | Memory device having control circuitry for sense amplifier reaction time tracking | |
JP2007157257A (ja) | 不揮発性半導体記憶装置 | |
US20130215685A1 (en) | Memory device having sensing circuitry with automatic latching of sense amplifier output node | |
US7460408B2 (en) | Semiconductor memory device of single-bit-line drive type | |
JP5586038B2 (ja) | 半導体集積回路装置 | |
JP5456571B2 (ja) | 半導体集積回路装置 | |
JP5225453B2 (ja) | 半導体装置 | |
US7489581B2 (en) | Semiconductor memory | |
JP5373567B2 (ja) | 半導体装置 | |
JP6469764B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
JP2015111489A (ja) | 半導体集積回路装置 | |
JP2014139860A (ja) | 半導体集積回路装置 | |
JP2013041663A (ja) | 半導体集積回路装置 | |
JP6779960B2 (ja) | 半導体装置 | |
JP5073541B2 (ja) | 半導体記憶装置 | |
JP2006085785A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121001 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121031 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130130 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130319 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20130517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140108 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5456571 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |