JP2013219879A - 昇圧回路 - Google Patents
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Abstract
【解決手段】キャパシタと、前記キャパシタに接続されたトランジスタと、電源電圧に対する昇圧率を前記電源電圧に応じて変化させる基準電圧を、前記トランジスタに供給する基準電圧発生回路とを備える、昇圧回路。前記基準電圧発生回路は、前記電源電圧が所定値よりも高い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも小さくなるように、前記トランジスタに前記基準電圧を供給し、前記電源電圧が前記所定値よりも低い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも大きくなるように、前記トランジスタに前記基準電圧を供給する。
【選択図】図1
Description
キャパシタと、
前記キャパシタに接続されたトランジスタと、
電源電圧に対する昇圧率を前記電源電圧に応じて変化させる基準電圧を、前記トランジスタに供給する基準電圧発生回路とを備える、昇圧回路を提供するものである。
図1は、第1の実施形態に係るクロックブースタ回路1の構成図である。クロックブースタ回路1は、発振回路11から供給されるGND−VDD振幅のクロック信号の電圧V1を昇圧して出力する。クロックブースタ回路1は、サンプリングキャパシタC0と、サンプリングキャパシタC0に接続されたトランジスタM0と、基準電圧発生回路14とを備えている。基準電圧発生回路14は、電源電圧VDDに対する昇圧率を電源電圧VDDに応じて変化させる基準電圧V6を、トランジスタM0に供給する。また、クロックブースタ回路1は、電源電圧VDDを昇圧するための他の回路要素として、トランジスタM1,M2と、発振回路11と、インバータ12,13とを備えている。
V6a=V6−Vth ・・・(1)
で表される。
V5=VDD+V6a
=VDD+V6−Vth ・・・(2)
が出力される。
V5=VDD+V6+0.6 ・・・(3)
で表され、トランジスタM0がネイティブ形NチャネルMOSFETのとき、常温時のゲート閾値電圧Vthを0Vとすると、
V5=VDD+V6 ・・・(4)
で表され、トランジスタM0がエンハンスメント形NチャネルMOSFETのとき、常温時のゲート閾値電圧Vthを0.6Vとすると、
V5=VDD+V6−0.6 ・・・(5)
で表される。
図4A,図4B,4Cは、電源電圧VDDに応じて昇圧率を変化させる基準電圧V6を生成可能な基準電圧発生回路14の構成例を示している。図4Aの基準電圧発生回路14Aによれば、図3(a),図3(c)のように変化する基準電圧V6を生成できる。図4Bの基準電圧発生回路14Bによれば、図3(a),図3(c)のように変化する基準電圧V6を生成できる。図4Cの基準電圧発生回路14Cによれば、図3(b)のように変化する基準電圧V6を生成できる。
図5は、第2の実施形態に係るクロックブースタ回路2の構成図である。上述の実施形態と同様の構成についての説明は省略する。クロックブースタ回路2は、サンプリングキャパシタC0を基準電圧V6でチャージする回路である。基準電圧発生回路14によって生成される基準電圧V6は、トランジスタM0のドレインに供給される。トランジスタM0のゲートが接続されるノードN7には、例えば一定の電圧が入力される。
図6は、第3の実施形態に係るクロックブースタ回路3Aの構成図である。上述の実施形態と同様の構成についての説明は省略する。クロックブースタ回路3Aは、トランジスタM1,M1’のドレインが接続されるノードN5,N5’から、互いに反転したクロック電圧である昇圧電圧V5,V5’を同時に作る回路である。
・キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN4は(V6−(M0のVth))となる。
・トランジスタM1がオフ、トランジスタM2がオンし、昇圧電圧V5はLowレベルとなる。
・キャパシタC0’はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0’がオフするため、ノードN4’は(VDD+(V6−(M0’のVth)))となる。
・トランジスタM1’がオン、トランジスタM2’がオフし、ノードN4’の電圧がノードN5’に出力される(Highレベル:VDD+(V6−(M0’のVth)))。
・キャパシタC0’にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN4’は(V6−(M0’のVth))となる。
・トランジスタM1’がオフ、トランジスタM2’がオンし、昇圧電圧V5’はLowレベルとなる。
・キャパシタC0はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0がオフするため、ノードN4は(VDD+(V6−(M0のVth)))となる。
・トランジスタM1がオン、トランジスタM2がオフし、ノードN4の電圧がノードN5に出力される(Highレベル:VDD+(V6−(M0のVth)))。
図7は、クロックブースタ回路3Aの変形例であるクロックブースタ回路3Bの構成図である。クロックブースタ回路3Aに対して、スイッチSW1,SW2,SW1’,SW2’が追加されている。スイッチSW1,SW2,SW1’,SW2’は、トランジスタM0,M0’のゲートに供給される制御電圧を、基準電圧V6又はGNDに選択的に切り替える切替回路である。スイッチSW1,SW2,SW1’,SW2’は、発振回路11から供給されるクロック信号に同期してオン/オフする。スイッチSW1,SW2,SW1’,SW2’は、例えばMOSFETで構成されるとよい。
・スイッチSW1がオン、スイッチSW2がオフのとき、ノードN7に基準電圧V6が印加される。
・スイッチSW1’がオフ、スイッチSW2’がオンのとき、ノードN7’にGNDが印加される。
・キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN4は(V6−(M0のVth))となる。
・トランジスタM1がオフ、トランジスタM2がオンし、昇圧電圧V5はLowレベルとなる。
・キャパシタC0’はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0’がオフするため、ノードN4’は(VDD+(V6−(M0’のVth)))となる。トランジスタM0’のゲート電位がGNDのため、トランジスタM0’のゲート−ソース間電圧Vgsは−VDD以下となり、トランジスタM0’にネイティブ又はディプレション形のNチャネルMOSFETを使用したとしてもリーク電流は発生しない。
・トランジスタM1’がオン、トランジスタM2’がオフし、ノードN4’の電圧がノードN5’に出力される(Highレベル:VDD+(V6−(M0’のVth)))。
・スイッチSW1がオフ、スイッチSW2がオンのとき、ノードN7にGNDが印加される。
・スイッチSW1’がオン、スイッチSW2’がオフのとき、ノードN7’に基準電圧V6が印加される。
・キャパシタC0’にGND基準で(V6−(M0’のVth))がサンプリングされるため、ノードN4’は(V6−(M0’のVth))となる。
・トランジスタM1’がオフ、トランジスタM2’がオンし、昇圧電圧V5’はLowレベルとなる。
・キャパシタC0はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0がオフするため、ノードN4は(VDD+(V6−(M0のVth)))となる。トランジスタM0のゲート電位がGNDのため、トランジスタM0のゲート−ソース電圧Vgsは−VDD以下となり、トランジスタM0にネイティブ又はディプレション形のNチャネルMOSFETを使用したとしてもリーク電流は発生しない。
・トランジスタM1がオン、トランジスタM2がオフし、ノードN4の電圧がノードN5に出力される(Highレベル:VDD+(V6−(M0のVth)))。
図8は、クロックブースタ回路3Aの変形例であるクロックブースタ回路3Cの構成図である。クロックブースタ回路3Aに対して、トランジスタM3,M3’が追加されている。クロックブースタ回路3Cは、サンプリングキャパシタC0,C0’と、サンプリングキャパシタC0,C0’にトランジスタM3,M3’を介して接続されたトランジスタM0,M0’と、基準電圧発生回路14とを備えている。
・トランジスタM3がオンし、VDDからトランジスタM0,キャパシタC0への電流パスが発生する。
・キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN4は(V6−(M0のVth))となる。
・トランジスタM1がオフ、トランジスタM2がオンし、昇圧電圧V5はLowレベルとなる。
・キャパシタC0’はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0’がオフするため、ノードN4’は(VDD+(V6−(M0’のVth)))となる。トランジスタM3’がオフのため、トランジスタM0’にネイティブ又はディプレション形NチャネルMOSFETを使用したとしてもVDDへのリーク電流は発生しない。
・トランジスタM1’がオン、トランジスタM2’がオフし、ノードN4’の電圧がノードN5’に出力される(Highレベル:VDD+(V6−(M0’のVth)))。
・トランジスタM3‘がオンし、VDDからトランジスタM0’,キャパシタC0’への電流パスが発生する。
・キャパシタC0’にGND基準で(V6−(M0’のVth))がサンプリングされるため、ノードN4’は(V6−(M0’のVth))となる。
・トランジスタM1’がオフ、トランジスタM2’がオンし、昇圧電圧V5’はLowレベルとなる。
・キャパシタC0はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0がオフするため、ノードN4は(VDD+(V6−(M0のVth)))となる。トランジスタM3がオフのため、トランジスタM0にネイティブ又はディプレション形NチャネルMOSFETを使用したとしてもVDDへのリーク電流は発生しない。
・トランジスタM1がオン、トランジスタM2がオフし、ノードN4の電圧がノードN5に出力される(Highレベル:VDD+(V6−(M0のVth)))。
図9は、クロックブースタ回路3Cの変形例であるクロックブースタ回路3Dの構成図である。クロックブースタ回路3Cに対して、トランジスタM4,M5,M6,M7,M4’,M5’,M6’,M7’が追加されている。トランジスタM4,M5,M6,M7,M4’,M5’,M6’,M7’は、サンプリングキャパシタC0,C0’の電圧に基づいて生成される昇圧電圧V5,V5’の論理をイネーブル信号に従って固定する固定回路である。この固定回路によって、発振回路11からのクロック信号が未入力時に昇圧電圧V5,V5’の論理が不安定となることを防止できる。
図10は、第4の実施形態に係るチャージポンプ回路4Aの構成図である。チャージポンプ回路4Aは、発振回路11から供給されるGND−VDD振幅のクロック信号の電圧V1を昇圧して出力する。チャージポンプ回路4Aは、サンプリングキャパシタC0,C0’と、サンプリングキャパシタC0に接続されたトランジスタM0と、サンプリングキャパシタC0’に接続されたトランジスタM0’と、基準電圧発生回路14とを備えている。基準電圧発生回路14は、電源電圧VDDに対する昇圧率を電源電圧VDDに応じて変化させる基準電圧V6を、トランジスタM0,M0’に供給する。また、チャージポンプ回路4Aは、電源電圧VDDを昇圧するための他の回路要素として、トランジスタM1,M1’と、発振回路11と、インバータ12,13とを備えている。
V6a=V6−Vth ・・・(6)
で表される。
V17=VDD+V6a
=VDD+V6−Vth ・・・(7)
が出力される。
図12は、チャージポンプ回路4Aの変形例であるチャージポンプ回路4Bの構成図である。チャージポンプ回路4Aに対して、スイッチSW11,SW12,SW11’,SW12’が追加されている。スイッチSW11,SW12,SW11’,SW12’は、トランジスタM0,M0’のゲートに供給される制御電圧を、基準電圧V6又はGNDに選択的に切り替える切替回路である。スイッチSW11,SW12,SW11’,SW12’は、発振回路11から供給されるクロック信号に同期してオン/オフする。スイッチSW11,SW12,SW11’,SW12’は、例えばMOSFETで構成されるとよい。
・スイッチSW11がオフ、スイッチSW12がオンのとき、トランジスタM0のゲートとスイッチSW11,SW12とが接続されるノードN18にGNDが印加される。
・スイッチSW11’がオン、スイッチSW12’がオフのとき、トランジスタM0’のゲートとスイッチSW11’,SW12’とが接続されるノードN19に基準電圧V6が印加される。
・キャパシタC0’にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN15は(V6−(M0’のVth))となる。
・キャパシタC0はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0がオフするため、ノードN14は(VDD+(V6−(M0のVth)))となる。トランジスタM0のゲート電位がGNDのため、トランジスタM0のゲート−ソース電圧Vgsは−VDD以下となり、トランジスタM0にネイティブ又はディプレション形のNチャネルMOSFETを使用したとしてもリーク電流は発生しない。
・トランジスタM1がオン、トランジスタM1’がオフし、ノードN14の電圧がノードN17に出力される(Highレベル:VDD+(V6−(M0のVth)))。
・スイッチSW11がオン、スイッチSW12がオフのとき、トランジスタM0のゲートとスイッチSW11,SW12とが接続されるノードN18に基準電圧V6が印加される。
・スイッチSW11’がオフ、スイッチSW12’がオンのとき、トランジスタM0’のゲートとスイッチSW11’,SW12’とが接続されるノードN19にGNDが印加される。
・キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN14は(V6−(M0のVth))となる。
・キャパシタC0’はVDD基準で持ち上げられ、昇圧するとともにトランジスタM0’がオフするため、ノードN15は(VDD+(V6−(M0’のVth)))となる。トランジスタM0’のゲート電位がGNDのため、トランジスタM0’のゲート−ソース電圧Vgsは−VDD以下となり、トランジスタM0’にネイティブ又はディプレション形のNチャネルMOSFETを使用したとしてもリーク電流は発生しない。
・トランジスタM1がオフ、トランジスタM1’がオンし、ノードN15の電圧がノードN17に出力される(Highレベル:VDD+(V6−(M0’のVth)))。
図13は、チャージポンプ回路4Aの変形例であるチャージポンプ回路4Cの構成図である。チャージポンプ回路4Aに対して、トランジスタM2,M2’が追加されている。チャージポンプ回路4Cは、サンプリングキャパシタC0,C0’と、サンプリングキャパシタC0,C0’にトランジスタM2,M2’を介して接続されたトランジスタM0,M0’と、基準電圧発生回路14とを備えている。
・キャパシタC0’にGND基準で(V6−(M0’のVth))がサンプリングされるため、ノードN15は(V6−(M0’のVth))となる。
・トランジスタM1がオン、トランジスタM1’がオフし、ノードN14の電圧がノードN17に出力される(Highレベル:VDD+(V6−(M0のVth)))。
・キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされるため、ノードN14は(V6−(M0のVth))となる。
・トランジスタM1がオフ、トランジスタM1’がオンし、ノードN15の電圧がノードN17に出力される(Highレベル:VDD+(V6−(M0’のVth)))。
図14は、チャージポンプ回路4Dの構成図である。スイッチSW21,22は、トランジスタM0,M0’のゲートに供給される制御電圧を、基準電圧V6又はGNDに選択的に切り替える切替回路である。スイッチSW23は、サンプリングキャパシタC0によるサンプリングの可否を切り替える切替回路である。スイッチSW24,SW25は、サンプリングキャパシタC0の出力可否を切り替える切替回路である。スイッチSW21,SW22,SW23,SW24,SW25は、発振回路11から供給されるクロック信号に同期してオン/オフする。スイッチSW21,SW22,SW23,SW24,SW25は、例えばMOSFETで構成されるとよい。
・スイッチSW21がオン、スイッチSW22がオフ、スイッチSW23がオンするとき、トランジスタM0のゲートに基準電圧V6が印加され、キャパシタC0にGND基準で(V6−(M0のVth))がサンプリングされる。
・スイッチSW24がオフ、スイッチSW25がオフのとき、出力VOUTにはキャパシタC1によりホールドされた電圧が出力される。
・スイッチSW21がオフ、スイッチSW22がオン、スイッチSW23がオフするとき、トランジスタM0がオフされるとともに、キャパシタC0はサンプリング経路から切り離される。
・スイッチSW24がオン、スイッチSW25がオンのとき、キャパシタC0がVDD基準で持ち上げられることで、ノードN14のノード電位が(VDD+(V6−(M0のVth)))になり、出力VOUTと接続されることで、キャパシタC0の電荷がキャパシタC1に転送される。
図15は、電源電圧VDDに応じて昇圧率を変化させる基準電圧V6を生成可能な基準電圧発生回路14の構成例を示している。図15の基準電圧発生回路14Dによれば、図16のように変化する基準電圧V6を生成できる。また、この回路によって、図16のように、電源電圧VDDが所定値Vbよりも大きいときに、昇圧電圧V5,V17を所定の上限値(例えば、半導体プロセスの耐圧に応じて決まる上限値Vg)以下に制限できる。
V6p=V0−(VDD−V0)・((R4_1+R4_2)/R3)
・・・(8)
で表される。抵抗R3:(抵抗R4_1+抵抗R4_2)を1:1にすることによって、反転増幅回路42の増幅率を−1倍にすることができる。
V0=(R1+R2_1+R2_2)/(R2_1+R2_2)・VREF
・・・(9)
で表される。
において、電源電圧VDDに対してゲイン−1の増幅を行うためには、ゲイン−1の反転増幅回路を用い、反転入力信号はVDDとすればよい。また、VDD=Vbのとき、オペアンプ44の入出力電圧を等しくするためには、反転増幅回路の基準電圧(非反転入力端子)をVbに設定すればよい。一方、図16のVa≦VDD<Vbでは、電源電圧VDDに等しい出力電圧V0が生成されるように、オペアンプ43の出力電圧範囲外であることを利用して、電圧VREF,抵抗R1,R2_1,R2_2の抵抗値を設定すればよい。例えば、Vbを2.1Vとする場合、電源電圧VDDよりも低い一定の電圧VREFを1.2Vに設定し、R1:(R2_1+R2_2)を12:9に設定すればよい。
抵抗R1を可変抵抗(抵抗をスイッチ等でトリミング)とすることで、プロセスばらつきによる昇圧電圧のずれを調整することができる。昇圧電圧が上がりすぎる時には抵抗R1を大きくすることで、オペアンプ43の出力端子が接続されるノードN0の電圧V0を低下させることにより、電圧V6p,V6bも低下させる。一方、昇圧電圧が低すぎる場合には、抵抗R1を小さくすることで、ノードN0の電圧V0を上昇させることにより、電圧V6p,V6bも上昇させる。
図15において、抵抗R2をR2_1,R2_2に分割し、どちらか一方の抵抗に対してダイオード接続したMOSFET(Md)を並列に接続する。ダイオード接続したMOSFETの代わりに、ダイオード、ダイオード接続されたNPN,PNPトランジスタを使用してもよい。
Id=(μCox)/2・W/L・(Vgs−Vth)2
で与えられる(図18参照)。Vgs<Vthの時、電流Idは80〜100mV/decで変化する(図19参照)。この特性を利用し、ダイオード接続したMOSFET(Md)を抵抗R2_2に接続し、電流の迂回経路を作ることで昇圧電圧を可変させることが可能である。
抵抗R4を抵抗R4_1,R4_2に分割し、オペアンプ44の出力電圧V6pをチャージポンプ昇圧回路の基準電圧V17に使用し、抵抗R4_1とR4_2との間のノード出力をクロックブースタ回路の基準電圧V6に使用してもよい。
4A,4B,4C,4D チャージポンプ回路
14,14A,14B,14C,14D 基準電圧発生回路
41 非反転増幅回路
42 反転増幅回路
C0,C0’ サンプリングキャパシタ
M0,M0’ サンプリングトランジスタ
M1,M1’ 出力トランジスタ
Claims (7)
- キャパシタと、
前記キャパシタに接続されたトランジスタと、
電源電圧に対する昇圧率を前記電源電圧に応じて変化させる基準電圧を、前記トランジスタに供給する基準電圧発生回路とを備える、昇圧回路。 - 前記基準電圧発生回路は、前記電源電圧が高い場合、前記電源電圧が低い場合よりも、前記昇圧率が小さくなるように、前記トランジスタに前記基準電圧を供給する、請求項1に記載の昇圧回路。
- 前記基準電圧発生回路は、
前記電源電圧が所定値よりも高い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも小さくなるように、前記トランジスタに前記基準電圧を供給する、請求項2に記載の昇圧回路。 - 前記基準電圧発生回路は、
前記電源電圧が前記所定値よりも低い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも大きくなるように、前記トランジスタに前記基準電圧を供給する、請求項3に記載の昇圧回路。 - 前記基準電圧発生回路は、前記電源電圧が前記所定値よりも高い場合において、前記電源電圧を昇圧して得られた昇圧電圧を所定の上限値以下に制限する、請求項3又は4に記載の昇圧回路。
- 前記基準電圧発生回路は、前記電源電圧を昇圧して得られた昇圧電圧を温度に応じて補正する、請求項1から5のいずれか一項に記載の昇圧回路。
- 前記基準電圧発生回路は、
非反転増幅回路と、
該非反転増幅回路の出力電圧に基づいて前記基準電圧を生成する反転増幅回路とを有する、請求項1から6のいずれか一項に記載の昇圧回路。
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