JP7066556B2

JP7066556B2 - メモリシステム

Info

Publication number: JP7066556B2
Application number: JP2018131546A
Authority: JP
Inventors: 嘉南王; 浩一田代; 健司菊池
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2018-07-11
Filing date: 2018-07-11
Publication date: 2022-05-13
Anticipated expiration: 2038-07-11
Also published as: JP2020009309A; US20200019345A1; US11079964B2

Description

実施形態は、概してメモリシステムに関する。

半導体メモリおよび半導体メモリを制御するメモリコントローラを含んだメモリシステムが知られている。

特開２０１３－２００８３０号公報

高性能なメモリシステムを提供しようとするものである。

一実施形態によるメモリシステムは、半導体メモリとメモリコントローラを含む。メモリコントローラは、調整回路と、セレクタと、制御回路と、を含む。調整回路は、第１デューティーサイクルを有する第１信号を受け取り、制御信号に基づいて上記第１デューティーサイクルと異なる第２デューティーサイクルを有する第２信号を間欠的に上記メモリコントローラの外部に出力するように構成されている。セレクタは、上記第２信号を受け取り、上記メモリコントローラの外部から上記第２信号に基づく第３信号を受け取り、上記第２信号および上記第３信号の選択された方を出力するように構成されている。制御回路は、上記第２信号および上記第３信号のうちの上記セレクタから出力された一方に基づいて上記制御信号を生成するように構成されている。上記制御回路は、上記セレクタから上記第２信号が出力されている間に、上記第２信号のデューティーサイクルを第１領域に収める上記制御信号の値の第１範囲を割り出し、上記セレクタから上記第３信号が出力されている間に、上記第１範囲の中から、上記第３信号のデューティーサイクルを第２領域に収める上記制御信号の値の第２範囲を割り出す、ようにさらに構成されている。

第１実施形態のメモリコントローラおよび関連する要素を示す。第１実施形態のメモリコントローラの機能ブロックを示す。第１実施形態の補正コードの値と各値が示す情報との関係を示す。第１実施形態のメモリコントローラの動作のフローを示す。第１実施形態の或るステップのサブフローを示す。第１実施形態の或るステップのサブフローを示す。第１実施形態のいくつかのステップの間の補正コードの値の範囲の変遷を示す。参考用のメモリコントローラの機能ブロックを示す。参考例での或るケースでのいくつかの信号の波形を示す。参考例での別のケースでのいくつかの信号の波形を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
＜１－１．構造（構成）＞
図１は、第１実施形態のメモリシステムを示す。メモリシステムは、半導体メモリ２およびメモリコントローラ１を含む。図１に示されるように、メモリコントローラ１は、半導体メモリ２を制御し、例えばホスト装置３の指示に基づいて半導体メモリ２を制御し、例えば１つのチップとして構成されることができる。

半導体メモリ２は、例えば１つのチップとして構成されることができ、例えばＮＡＮＤ型フラッシュメモリである。半導体メモリ２は、例えばプリント基板上に設けられることができる。半導体メモリ２とメモリコントローラ１との間の接続は、ＮＡＮＤバス５により行われることができる。ＮＡＮＤバス５は、後述される種々の信号を伝送し、例えばプリント基板上の配線により実現されることができる。

半導体メモリ２は、メモリセルアレイ（セルアレイ）１１、入出力回路１２、周辺回路１３等の要素を含む。セルアレイ１１は複数のメモリセルトランジスタ（セルトランジスタ）ＭＴを含む。セルトランジスタＭＴは、データを保持することができる。

周辺回路１３は、シーケンサ、ドライバ、センスアンプ、およびロウデコーダ等の要素を含み、入出力回路１２から種々の信号を受け取り、受け取られた信号に基づいて、セルトランジスタＭＴにデータを書き込み、セルトランジスタＭＴに保持されているデータを読み出す。

入出力回路１２は、ＮＡＮＤバス５を介して、メモリコントローラ１と接続されている。ＮＡＮＤバス５は、複数の制御信号および例えば８ビットの幅の信号ＤＱを伝送する。入出力回路１２は、ＮＡＮＤバス５を介して、メモリコントローラ１から複数の制御信号を受け取り、受け取られた制御信号に基づいて、種々の内部制御信号を周辺回路１３に供給する。また、入出力回路１２は、メモリコントローラ１から書き込みデータを受け取り、受け取られた書き込みデータを周辺回路１３に供給する。また、入出力回路１２は、周辺回路１３から、セルトランジスタＭＴに保持されていたデータを受け取り、ＮＡＮＤバス５を介してメモリコントローラ１に供給する。

信号ＤＱは、コマンド、書き込みデータ、読み出しデータ、アドレス、およびステータスデータ等を含む。ＮＡＮＤバス５によって伝送される制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、ＲＥ、￣ＲＥ、￣ＷＰ、データストローブ信号ＤＱＳおよび￣ＤＱＳ、ならびに信号ＲＹ／￣ＢＹを含む。本明細書において、信号の名称の前の記号「￣」は、記号「￣」を伴わない名称の信号の反転論理を示し、記号「￣」を伴う信号がローレベルの場合にアサートされていることを意味する。

アサートされている信号￣ＣＥは、半導体メモリ２をイネーブルにする。アサートされている信号ＣＬＥは、この信号ＣＬＥと並行して半導体メモリ２に入力される信号ＤＱがコマンドであることを半導体メモリ２に通知する。アサートされている信号ＡＬＥは、この信号ＡＬＥと並行して半導体メモリ２に入力される信号ＤＱがアドレスであることを半導体メモリ２に通知する。アサートされている信号￣ＷＥは、この信号￣ＷＥと並行して半導体メモリ２に入力される信号ＤＱを半導体メモリ２に取り込ませることを指示する。

信号ＲＥおよび￣ＲＥは、半導体メモリ２に信号ＤＱを出力することを指示する。より具体的には、アサートされている信号ＲＥおよび￣ＲＥは、半導体メモリ２に信号ＤＱを出力することを指示する。信号ＲＥおよび￣ＲＥは、それぞれ、リードイネーブル信号ＲＥおよび￣ＲＥと称される場合がある。上記のようにリードイネーブル信号ＲＥおよび￣ＲＥは半導体メモリ２に信号ＤＱを出力することを指示し、よって、メモリコントローラ１が半導体メモリ２からの信号ＤＱの出力を望むタイミングで出力される。このため、常時供給されるクロック信号とは異なり、リードイネーブル信号ＲＥおよび￣ＲＥは、間欠的に出力される。リードイネーブル信号ＲＥおよび￣ＲＥは、５０％にできるだけ近いデューティーサイクルを有することが望まれる。

アサートされている信号￣ＷＰは、データ書き込みおよび消去の禁止を半導体メモリ２に指示する。信号ＲＹ／￣ＢＹは、半導体メモリ２がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。半導体メモリ２は、レディー状態においてメモリコントローラ１からのコマンドを受け付け、ビジー状態においてメモリコントローラ１からのコマンドを受け付けない。

メモリコントローラ１から半導体メモリ２に向かうデータストローブ信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを取り込むべきタイミングを半導体メモリ２に指示する。半導体メモリ２からメモリコントローラ１に向かうデータストローブ信号ＤＱＳおよび￣ＤＱＳは、信号ＤＱを取り込むべきタイミングをメモリコントローラ１に通知する。データストローブ信号ＤＱＳおよび￣ＤＱＳは、５０％にできるだけ近いデューティーサイクルを有することが望まれる。

入出力回路１２は、リードイネーブル信号ＲＥおよび￣ＲＥから、それぞれ、データストローブ信号ＤＱＳおよび￣ＤＱＳを生成する。データストローブ信号ＤＱＳおよび￣ＤＱＳは、それぞれ、リードイネーブル信号ＲＥおよび￣ＲＥと同じデューティーサイクルを有することが望まれる。したがって、データストローブ信号ＤＱＳおよび￣ＤＱＳは、リードイネーブル信号ＲＥおよび￣ＲＥと同じかつ５０％に近いデューティーサイクルを有することが望まれる。しかしながら、実際には、データストローブ信号ＤＱＳおよび￣ＤＱＳは、以下に記述される要因を含む種々の要因により、それぞれリードイネーブル信号ＲＥおよび￣ＲＥと異なるデューティーサイクルを有し得る。

ＮＡＮＤバス５は、不可避的に寄生容量を有しており、寄生容量に起因して、受け取られた信号の波形形状を不可避的に歪ませて伝送し得る。このため、リードイネーブル信号ＲＥおよび￣ＲＥの波形がＮＡＮＤバス５により歪み、歪んだ波形を有するリードイネーブル信号ＲＥおよび￣ＲＥからデータストローブ信号ＤＱＳおよび￣ＤＱＳが生成され、データストローブ信号ＤＱＳおよび￣ＤＱＳの波形はさらにＮＡＮＤバス５によって歪み得る。このため、メモリコントローラ１から出力されたリードイネーブル信号ＲＥおよび￣ＲＥの波形は、メモリコントローラ１によって受け取られたデータストローブ信号ＤＱＳおよび￣ＤＱＳの波形と大きく異なり得る。

図２は、第１実施形態のメモリコントローラ１の機能ブロックを示す。図２に示されるように、メモリコントローラ１は、クロック生成回路２１、ＤＣＣ（duty cycle corrector）回路２２、ＤＣＣ制御回路２３、デューティーサイクル検出回路２４、制御信号出力回路２５、制御信号入力回路２６、セレクタ回路２７等の要素を含む。

クロック生成回路２１は、５０％のデューティーサイクルのクロック信号ＣＬＫを出力する。ＤＣＣ回路２２は、クロック信号ＣＬＫを受け取り、ＤＣＣ制御回路２３からの補正コードＣＣに基づいてクロック信号ＣＬＫのデューティーサイクルを変化させ、変化されたデューティーサイクルを有する内部クロック信号ＣＬＫＩを出力する。

制御信号出力回路２５は、内部クロック信号ＣＬＫＩを受け取り、内部クロック信号ＣＬＫＩからリードイネーブル信号ＲＥおよび￣ＲＥを生成する。すなわち、制御信号出力回路２５は、内部クロック信号ＣＬＫＩとデューティーサイクルおよび位相が同じか実質的に同じであるリードイネーブル信号ＲＥおよびリードイネーブル信号￣ＲＥを生成する。リードイネーブル信号ＲＥは、例えば、内部クロック信号ＣＬＫＩと同じか実質的に同じか異なる振幅を有し、内部クロック信号ＣＬＫＩと実質的に同じデューティーサイクルを有するように生成される。リードイネーブル信号ＲＥは、内部クロック信号ＣＬＫＩと同じか実質的に同じ信号であってもよい。

制御信号入力回路２６は、データストローブ信号ＤＱＳおよび￣ＤＱＳを受け取る。制御信号入力回路２６は、データストローブ信号ＤＱＳおよび￣ＤＱＳを図示せぬ回路、例えばデータ入力回路に供給する。データ入力回路は、データストローブ信号ＤＱＳおよび￣ＤＱＳに基づいて、信号ＤＱを取り込む。制御信号入力回路２６はまた、データストローブ信号ＤＱＳおよび￣ＤＱＳから、内部データストローブ信号ＤＱＳＩを生成する。内部データストローブ信号ＤＱＳＩは、例えば、データストローブ信号ＤＱＳおよび￣ＤＱＳと同じか異なる振幅を有し、データストローブ信号ＤＱＳおよび￣ＤＱＳと実質的に同じデューティーサイクルを有するように生成される。内部データストローブ信号ＤＱＳＩは、データストローブ信号ＤＱＳと同じか実質的に同じ信号であってもよい。

制御信号入力回路２６はまた、信号ＲＥＺＩを出力する。信号ＲＥＺＩは、リードイネーブル信号ＲＥまたは￣ＲＥであることができる。信号ＲＥＺＩは、リードイネーブル信号ＲＥまたは￣ＲＥから生成されることができ、例えば、リードイネーブル信号ＲＥまたは￣ＲＥと同じか実質的に同じ振幅を有し、リードイネーブル信号ＲＥまたは￣ＲＥと同じか実質的に同じデューティーサイクルを有することができる。

セレクタ回路２７は、信号ＲＥＺＩを制御信号出力回路２５から受け取るとともに、内部データストローブ信号ＤＱＳＩを制御信号入力回路２６から受け取る。そして、セレクタ回路２７は、ＤＣＣ制御回路２３の制御によって、信号ＲＥＺＩまたは内部データストローブ信号ＤＱＳＩを検出対象信号ＤＳとして出力する。

デューティーサイクル検出回路２４は、検出対象信号ＤＳを受け取り、検出対象信号ＤＳのデューティーサイクルを検出する。デューティーサイクルの検出は、既知の任意の方法で行われることが可能であり、検出の方法によって本実施形態は限定されない。デューティーサイクル検出回路２４は、検出対象信号ＤＳの検出されたデューティーサイクルに基づいて、検出コードＤＣを生成する。検出コードＤＣは、例えば複数ビットを有し、ビットの値の組合せによって種々の値を示し、検出対象信号ＤＳのデューティーサイクルに関する情報を示す。

ＤＣＣ制御回路２３は、検出コードＤＣを受け取り、検出コードＤＣを参照して、補正コードＣＣを生成する。

＜１－２．動作＞
＜１－２－１．ＤＣＣ制御回路およびＤＣＣ回路の動作＞
図３は、第１実施形態のＤＣＣ制御回路２３による補正コードＣＣの複数の値と、各値が示す情報との関係を示す。図３は、補正コードＣＣが３ビットの例を示す。図３に示されるように、補正コードＣＣの相違する複数の値は、相違する情報を示し、相違する値は、デューティーサイクルの相違する値の調整を指示する。例えば、値０００、００１、０１０、０１１、１００、１０１、１１０、および１１１は、それぞれ、値Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、およびＡ８だけのデューティーサイクルの調整量を示す。値Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、およびＡ８は、互いに異なり、０または正または負の値であり得る。

ＤＣＣ回路２２は、クロック信号ＣＬＫのデューティーサイクルを、受け取っている補正コードＣＣの値に応じた値だけ調整し、調整の結果得られるデューティーサイクルを有する内部クロック信号ＣＬＫＩを出力し続ける。

＜１－２－２．リードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクル調整のための動作＞
図４は、第１実施形態のメモリコントローラ１の動作のフローを示し、特に、信号ＲＥＺＩ、ひいてはリードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクル調整のためのフローを示す。いくつかのステップは、後に詳述される。

図４のフローは、例えば、メモリコントローラ１に電源が供給され始めた後でかつメモリコントローラ１が半導体メモリ２へのアクセス（例えばデータのリード）を行う前に行われる。換言すると、メモリコントローラ１が半導体メモリ２にアクセスできるようになるための手順の一部として、図４のフローが行われる。

図４に示されるように、ＤＣＣ制御回路２３は、セレクタ回路２７の入力として、信号ＲＥＺＩを選択する（ステップＳ１）。このような選択により、セレクタ回路２７の回路の入力が次に切り替えられるまで、検出対象信号ＤＳは信号ＲＥＺＩであり、以下の記述では、検出対象信号ＤＳとの呼称に代えて、信号ＲＥＺＩが使用される場合がある。

ステップＳ１の時点で、ＤＣＣ回路２２は、デフォルトの状態にあり、クロック信号ＣＬＫのデューティーサイクルを何ら調整していない。よって、内部クロック信号ＣＬＫＩは、クロック信号ＣＬＫのデューティーサイクルと実質的に同じデューティーサイクルを有し、例えば、５０％のデューティーサイクルを有する。

また、ステップＳ１およびＳ２の実行の間、デューティーサイクル検出回路２４は、信号ＲＥＺＩ（検出対象信号ＤＳ）のデューティーサイクルを逐次検出し、検出されたデューティーサイクルに基づく値の検出コードＤＣを逐次出力する。

ステップＳ２において、ＤＣＣ制御回路２３は、リードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクルが或る第１領域、例えば４５％以上かつ５５％未満の領域に収まる結果となる補正コードＣＣの値の範囲を割り出す。明細書の以下の記述では、ステップＳ２で割り出される範囲は、第１範囲と称される。第１範囲の割り出しのために、例えば、ＤＣＣ制御回路２３は、検出コードＤＣの値を監視しながら、補正コードＣＣの値を逐次変化させる。補正コードＣＣの値の変化に応じて、内部クロック信号ＣＬＫＩのデューティーサイクル、ひいてはリードイネーブル信号ＲＥおよび￣ＲＥならびに信号ＲＥＺＩのデューティーサイクルは変化する。こうして、ステップＳ２の間、ＤＣＣ制御回路２３は、内部クロック信号ＣＬＫＩが或る大きさのデューティーサイクルを有するときの、ひいては、リードイネーブル信号ＲＥおよび￣ＲＥならびに信号ＲＥＺＩが或る大きさのデューティーサイクルを有するときの、補正コードＣＣの値を知ることができる。第１範囲の割り出しは、任意の方法で行われることが可能であり、一例が後述される。

ステップＳ３において、ＤＣＣ制御回路２３は、セレクタ回路２７の入力として、内部データストローブ信号ＤＱＳＩを選択する。このような選択により、セレクタ回路２７の回路の入力が次に切り替えられるまで、検出対象信号ＤＳは内部データストローブ信号ＤＱＳＩであり、以下の記述では、検出対象信号ＤＳとの呼称に代えて、内部データストローブ信号ＤＱＳＩが使用される場合がある。

ステップＳ４において、ＤＣＣ制御回路２３は、内部データストローブ信号ＤＱＳＩのデューティーサイクルが或る第２領域、例えば４５％以上かつ５５％未満の領域に収まる結果となる補正コードＣＣの値の範囲を割り出す。明細書の以下の記述では、ステップＳ４で割り出される範囲は、第２範囲と称される。第２範囲の割り出しのために、例えば、ＤＣＣ制御回路２３は、検出コードＤＣの値を監視しながら、補正コードＣＣの値を逐次変化させる。補正コードＣＣの値の変化に応じて、内部クロック信号ＣＬＫＩのデューティーサイクル、ひいては内部データストローブ信号ＤＱＳＩのデューティーサイクルは変化する。こうして、ステップＳ４の間、ＤＣＣ制御回路２３は、内部クロック信号ＣＬＫＩが或る大きさのデューティーサイクルを有するときの、ひいては、内部データストローブ信号ＤＱＳＩが或る大きさのデューティーサイクルを有するときの、補正コードＣＣの値を知ることができる。第２範囲の割り出しは、任意の方法で行われることが可能であり、一例が後述される。

ステップＳ５において、ＤＣＣ制御回路２３は、ステップＳ４で割り出された第２範囲中の１つの値を選択し、以降、選択された値を使用し続ける。この結果、内部クロック信号ＣＬＫＩは、選択された値に基づいたデューティーサイクルを有し続ける。

＜１－２－３．ステップＳ２の詳細の例＞
図５は、第１実施形態のステップＳ２のサブフローを示す。図５に示されるように、ステップＳ１は、ステップＳ２１に継続する。ステップＳ２１において、ＤＣＣ制御回路２３は、補正コードＣＣの未選択の値の１つを選択し、選択された値を有する補正コードＣＣをＤＣＣ回路２２に供給する。ステップＳ２１の結果、検出対象信号ＤＳ（信号ＲＥＺＩ）のデューティーサイクルは、ステップＳ２１で選択された値を有する補正コードＣＣに基づく大きさを有するに至る。

ステップＳ２２において、ＤＣＣ制御回路２３は、検出コードＤＣを使用して、信号ＲＥＺＩのデューティーサイクルが、第１領域（例えば４５％以上かつ５５％未満の領域）内にあるかを判断する。信号ＲＥＺＩのデューティーサイクルが第１領域内にある場合（ステップＳ２２のＹｅｓ分岐）、処理はステップＳ２３に移行する。ステップＳ２３において、ＤＣＣ制御回路２３は、補正コードＣＣの現在選択されている値を第１範囲に含めることを決定する。一方、信号ＲＥＺＩのデューティーサイクルが第１領域内にない場合（ステップＳ２２のＮｏ分岐）、処理はステップＳ２４に移行する。ステップＳ２４において、ＤＣＣ制御回路２３は、補正コードＣＣの現在選択されている値を第１範囲に含めないことを決定する。

ステップＳ２３およびＳ２４はともにステップＳ２５に移行する。ステップＳ２５において、ＤＣＣ制御回路２３は、補正コードＣＣの全ての値が選択されたかを判断する。全ての値が選択されていない場合（ステップＳ２５のＮｏ分岐）、処理はステップＳ２１に戻る。全ての値が選択済みである場合（ステップＳ２５のＹｅｓ分岐）、処理は、ステップＳ３に移行する。ステップＳ２５でのＹｅｓの分岐の結果、補正コードＣＣの値の第１範囲が得られる。

補正コードＣＣの値の詳細によっては、全ての値がステップＳ２１で選択される必要はない。例えば、補正コードＣＣの或る値Ａ_ｍ（ｍは自然数）およびＡ_ｍ＋１の順に内部クロック信号ＣＬＫＩのデューティーサイクルが大きくなるように値Ａ_ｍおよびＡ_ｍ＋１が定められている場合で、値Ａ_ｍの補正コードＣＣでの信号ＲＥのＺＩデューティーサイクルが第１領域の上限（例えば５５％）以上の大きさを有する場合、値Ａ_ｍ＋１は選択される必要はなく、第１範囲から除外されることができる。同様に、補正コードＣＣの或る値Ａ_ｐ（ｐは自然数）およびＡ_ｐ－１の順に内部クロック信号ＣＬＫＩのデューティーサイクルが小さくなるように値ＡｐおよびＡ_ｐ－１が定められている場合で、値Ａｐの補正コードＣＣでの信号ＲＥＺＩのデューティーサイクルが第１領域の下限（例えば４５％）未満の大きさを有する場合、値Ａ_ｐ－１は選択される必要はなく、第１範囲から除外されることができる。

＜１－２－４．ステップＳ４の詳細の例＞
図６は、第１実施形態のステップＳ４のサブフローを示す。図６のフローは、図５のフローに類似する。図６に示されるように、ステップＳ３は、ステップＳ４１に継続する。

ステップＳ４１において、ＤＣＣ制御回路２３は、補正コードＣＣの第１範囲中の全ての値のうちの未選択の１つを選択し、選択された値を有する補正コードＣＣをＤＣＣ回路２２に供給する。ステップＳ４１の結果、検出対象信号ＤＳ（内部データストローブ信号ＤＱＳＩ）のデューティーサイクルは、ステップＳ４１で選択された値を有する補正コードＣＣに基づく大きさを有するに至る。

ステップＳ４２において、ＤＣＣ制御回路２３は、検出コードＤＣを使用して、内部データストローブ信号ＤＱＳＩのデューティーサイクルが、第２領域（例えば４５％以上かつ５５％未満の領域）内にあるかを判断する。内部データストローブ信号ＤＱＳＩのデューティーサイクルが第２領域内にある場合（ステップＳ４２のＹｅｓ分岐）、処理はステップＳ４３に移行する。ステップＳ４３において、ＤＣＣ制御回路２３は、補正コードＣＣの現在選択されている値を第２範囲に含めることを決定する。一方、内部データストローブ信号ＤＱＳＩのデューティーサイクルが第２領域内にない場合（ステップＳ４２のＮｏ分岐）、処理はステップＳ４４に移行する。ステップＳ４４において、ＤＣＣ制御回路２３は、補正コードＣＣの現在選択されている値を第２範囲に含めないことを決定する。

ステップＳ４３およびＳ４４はともにステップＳ４５に移行する。ステップＳ４５において、ＤＣＣ制御回路２３は、補正コードＣＣの第１範囲中の全ての値が選択されたかを判断する。全ての値が選択されていない場合（ステップＳ４５のＮｏ分岐）、処理はステップＳ４１に戻る。全ての値が選択済みである場合（ステップＳ４５のＹｅｓ分岐）、処理は、ステップＳ５に移行する。ステップＳ４５でのＹｅｓの分岐の結果、補正コードＣＣの値の第２範囲が得られる。

第１範囲の決定の場合と同様に、補正コードＣＣの値の詳細によっては、第１範囲中の全ての値がステップＳ４１で選択される必要はない。例えば、補正コードＣＣの或る値Ａ_ｍおよびＡ_ｍ＋１の順に内部クロック信号ＣＬＫＩのデューティーサイクルが大きくなるように値Ａ_ｍおよびＡ_ｍ＋１が定められている場合で、値Ａ_ｍの補正コードＣＣでの内部データストローブ信号ＤＱＳＩのデューティーサイクルが第２領域の上限（例えば５５％）以上の大きさを有する場合、値Ａ_ｍ＋１は選択される必要はなく、第２範囲から除外されることができる。同様に、補正コードの或る値Ａ_ｐおよびＡ_ｐ－１の順に内部クロック信号ＣＬＫＩのデューティーサイクルが小さくなるように値Ａ_ｐおよびＡ_ｐ－１が定められている場合で、値Ａ_ｐの補正コードＣＣでの内部データストローブ信号ＤＱＳＩのデューティーサイクルが第２領域の下限（例えば４５％）未満の大きさを有する場合、値Ａ_ｐ－１は選択される必要ななく、第２範囲から除外されることができる。

＜１－２－５．補正コードの値の範囲の変遷およびステップＳ５の詳細の例＞
図７は、第１実施形態のステップＳ２、Ｓ４、Ｓ５の間の、補正コードＣＣの値の範囲の変遷を示す。図７に示されるように、ステップＳ１の段階（図７の左上の表）では、補正コードＣＣの値の選択されることが可能な範囲は、全ての値である。

ステップＳ２の完了によって補正コードＣＣの値の第１範囲が割り出され、補正コードＣＣの値の選択されることが可能な範囲は第１範囲へと狭まる。図７の例では、第１範囲は、００１から１１０まで、すなわち、００１、０１０、０１１、１００、１０１、および１１０を含む。

同様に、ステップＳ４の完了によって補正コードＣＣの値の第２範囲が割り出され、補正コードＣＣの値の選択されることが可能な範囲は第２範囲へと狭まる。図７の例では、第２範囲は、０１０から１０１まで、すなわち、０１０、０１１、１００、および１０１を含む。

ステップＳ５において、ＤＣＣ制御回路２３は、第２範囲から補正コードＣＣの値を選択する。例として、ＤＣＣ制御回路２３は、第２範囲の中央に位置する値を選択することができる。図７の例では、０１１または１００が選択されることができ、例えば０１１が選択される。

＜１－３．利点（効果）＞
第１実施形態によれば、リードイネーブル信号ＲＥおよび￣ＲＥの課せられる制約を満たしつつ、改善されたデューティーサイクルを有するデータストローブ信号ＤＱＳを得られるメモリコントローラが実現されることができる。詳細は、以下の通りである。

図８は、参考用のメモリコントローラ１０１の機能ブロックを示す。メモリコントローラ１０１は、セレクタ回路２７を含んでいない。このことに基づいて、内部データストローブ信号ＤＱＳＩが、直接、デューティーサイクル検出回路２４に供給される。

上記のように、リードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクルは第１領域に収まる必要があり、データストローブ信号ＤＱＳのデューティーサイクルも第２領域に収まる必要がある。特に、データストローブ信号ＤＱＳは、５０％のデューティーサイクルにより近いことが望まれる。

図９および図１０の各々は、メモリコントローラ１０１でのクロック信号ＣＬＫ、および或るデューティーサイクルに調整された内部クロック信号ＣＬＫＩに基づくリードイネーブル信号￣ＲＥ、ならびに対応するデータストローブ信号ＤＱＳ（≒内部データストローブ信号ＤＱＳＩ）の各々の波形を示す。図９はリードイネーブル信号￣ＲＥのデューティーサイクルが第１領域、例として５０±５％に収まっているケースを示し、図１０はデータストローブ信号ＤＱＳのデューティーサイクルが第２領域、例として５０±５％に収まっているケースを示す。

上記のように、データストローブ信号ＤＱＳおよび￣ＤＱＳは、リードイネーブル信号ＲＥおよび￣ＲＥと同じまたは同様かつ５０％に近いデューティーサイクルを有することを目指して、リードイネーブル信号ＲＥおよび￣ＲＥから生成される。しかしながら、ＮＡＮＤバス５の寄生容量および（または）半導体メモリ２中の配線経路の寄生容量等に起因して、制御信号出力回路２５から出力されたリードイネーブル信号ＲＥおよび￣ＲＥの波形は、制御信号入力回路２６によって受け取られたデータストローブ信号ＤＱＳおよび￣ＤＱＳの波形と大きく異なり得る。このため、図９に示されるように、リードイネーブル信号￣ＲＥのデューティーサイクルが第１領域に収まるように内部クロック信号ＣＬＫＩのデューティーサイクルが調整されたとしても、そのようなデューティーサイクルの内部クロック信号ＣＬＫＩでは、データストローブ信号ＤＱＳのデューティーサイクルが第２領域に収まらない場合がある。

一方、図１０に示されるように、データストローブ信号ＤＱＳのデューティーサイクルが第２領域に収まるように内部クロック信号ＣＬＫＩのデューティーサイクルが調整されたとしても、そのようなデューティーサイクルの内部クロック信号ＣＬＫＩでは、リードイネーブル信号￣ＲＥのデューティーサイクルが第１領域に収まらない場合がある。特に、リードイネーブル信号￣ＲＥが数１００Ｍｂｐｓ等の高い周波数を有するケースでは、データストローブ信号ＤＱＳのデューティーサイクルを５０％により近づけようとすると、リードイネーブル信号￣ＲＥのデューティーサイクルが第１領域に収まらなくなりやすい。

第１実施形態によれば、メモリコントローラ１は、リードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクルが第１領域に収まる補正コードＣＣの値の第１範囲を決定し、第１範囲の中から、データストローブ信号ＤＱＳが第２領域に収まる補正コードＣＣの値の第２範囲を決定し、第２範囲の中から１つの値を選択する。このため、メモリコントローラ１は、リードイネーブル信号ＲＥおよび￣ＲＥのデューティーサイクルが第１領域に収まるとともにデータストローブ信号ＤＱＳのデューティーサイクルが第２領域に収まる内部クロック信号ＣＬＫＩを生成できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリコントローラ、２…半導体メモリ、３…ホスト装置、５…ＮＡＮＤバス、１１…メモリセルアレイ、１２…入出力回路、１３…周辺回路、２１…クロック生成回路、２２…ＤＣＣ回路、２３…ＤＣＣ制御回路、２４…デューティーサイクル検出回路、２５…制御信号出力回路、２６…制御信号入力回路、２７…セレクタ回路。

Claims

半導体メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、
第１デューティーサイクルを有する第１信号を受け取り、制御信号に基づいて前記第１デューティーサイクルと異なる第２デューティーサイクルを有する第２信号を間欠的に前記メモリコントローラの外部に出力するように構成されている調整回路と、
前記第２信号を受け取り、前記メモリコントローラの外部から前記第２信号に基づく第３信号を受け取り、前記第２信号および前記第３信号の選択された方を出力するように構成されているセレクタと、
前記第２信号および前記第３信号のうちの前記セレクタから出力された一方に基づいて前記制御信号を生成するように構成されている制御回路と、
を備え、
前記制御回路は、
前記セレクタから前記第２信号が出力されている間に、前記第２信号のデューティーサイクルを第１領域に収める前記制御信号の値の第１範囲を割り出し、
前記セレクタから前記第３信号が出力されている間に、前記第１範囲の中から、前記第３信号のデューティーサイクルを第２領域に収める前記制御信号の値の第２範囲を割り出す、
ようにさらに構成されているメモリシステム。
前記メモリコントローラは、データ信号を受け取り、前記第３信号のタイミングに基づいて前記データ信号を取り込むように構成されている、
請求項１のメモリシステム。
前記第２信号は、前記第２信号を受け取った装置にデータ信号の出力を指示する、
請求項１のメモリシステム。
前記制御回路は、前記第２信号および前記第３信号のうちの前記セレクタから出力された一方のデューティーサイクルを検出し、前記検出されたデューティーサイクルに基づいて前記制御信号を生成するようにさらに構成されている、
請求項１のメモリシステム。
前記第１範囲は、前記制御信号の値として前記調整回路に設定可能な第３範囲よりも狭く、
前記第２範囲は、前記第１範囲よりも狭い、
請求項１のメモリシステム。
前記メモリコントローラは、
前記第２信号をＮＡＮＤフラッシュメモリに供給し、
前記第３信号を前記ＮＡＮＤフラッシュメモリから受け取る、
ようにさらに構成されている、
請求項１のメモリシステム。