JP2013149909A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程を実施した後、一面と反対の裏面側の一部をエッチングして凹部を形成する裏面加工工程を実施する。その後、照射工程を実施する。照射工程では、半導体基板の裏面側から、粒子線あるいは放射線を遮蔽するマスクを用いることなく、裏面の全面に照射する。
これにより、裏面加工工程で形成した凹部の形状に沿った結晶欠陥層を形成することができる。凹部の形成は、半導体製造プロセスルールに従うため、機械加工により形成される遮蔽マスクに較べて、精度よく形成することができ、照射工程により形成される結晶欠陥層を位置精度よく形成することができる。
【選択図】図6
Description
半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程と、
表面形成工程の後に、一面と反対の裏面側から粒子線あるいは放射線を照射して結晶欠陥層を形成する照射工程と、を備える半導体装置の製造方法であって、
照射工程の前に、裏面側の一部をエッチングして凹部を形成する裏面加工工程を有し、
照射工程において、粒子線あるいは放射線を遮蔽するマスクを用いることなく、裏面側から半導体基板の全面に照射することを特徴としている。
第1凹部から離れるほど、半導体基板の裏面に対する底部の面積割合が小さくなるように第2凹部を形成するとよい。
半導体基板に、半導体素子としてIGBTおよびFWDを有し、
半導体基板の内部に、ライフタイム制御のための結晶欠陥層を有する半導体装置であって、
結晶欠陥層における結晶欠陥の密度が、FWDに対応する部分からIGBTに対応する部分に向かって減少することを特徴としている。
最初に、図1を参照して、本実施形態に係る半導体装置の概略構成について説明する。
第1実施形態では、裏面加工工程のうち、エッチング工程において、凹部60のエッチング深さを、照射工程における粒子線あるいは放射線のシリコンに対する飛程以上となるようにエッチングを行う例を示した。これに対して、本実施形態では、凹部60のエッチング深さを、粒子線あるいは放射線のシリコンに対する飛程未満となるようにエッチングを行う。裏面加工工程のうち、エッチング工程に以外の工程は、第1実施形態と同様であるため、詳細の記載を省略する。
上記した各実施形態では、結晶欠陥層40を、IGBT領域11に対応するドリフト層21と、FWD領域12に対応するドリフト層21と、で二段階の深さに形成する例を示した。しかしながら、結晶欠陥層40を、二段よりも多くの段数で構成することもできる。
第1実施形態では、IGBT領域11とFWD領域12との境界をもって、結晶欠陥層40の有無が分けられる例を示した。また、第2実施形態では、IGBT領域11とFWD領域12との境界をもって、結晶欠陥層40の形成される一面20aからの深さが変わる例について示した。これに対して、本実施形態では、結晶欠陥層40における結晶欠陥の密度が、FWD領域12に対応する部分からIGBT領域11に対応する部分に向かって変化する例を示す。
上記した各実施形態では、半導体基板20に形成される半導体素子として、IGBTとFWDとを有する、所謂RC−IGBTを例に示した。しかしながら、本発明は、RC−IGBTに限定して適用されるものではない。例えば、3種類以上の半導体素子が、同一の半導体基板20に形成された半導体装置にも適用できるし、単一の半導体素子が形成された半導体装置にも適用することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
20・・・半導体基板,21・・・ドリフト層,22・・・ベース層,26・・・エミッタ領域,27・・・エミッタ電極
31・・・ゲート絶縁膜,32・・・ゲート電極,33・・・絶縁膜
40・・・結晶欠陥層
60・・・凹部
Claims (8)
- 半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面形成工程と、
前記表面形成工程の後に、前記一面と反対の裏面側から粒子線あるいは放射線を照射して結晶欠陥層を形成する照射工程と、を備える半導体装置の製造方法であって、
前記照射工程の前に、前記裏面側の一部をエッチングして凹部を形成する裏面加工工程を有し、
前記照射工程において、粒子線あるいは放射線を遮蔽するマスクを用いることなく、前記裏面側から前記半導体基板の全面に照射することを特徴とする半導体装置の製造方法。 - 前記照射工程の後、前記裏面側から前記半導体基板のバックグラインドを行い、前記結晶欠陥層の少なくとも一部を残しつつ、前記裏面を研削して平坦化する平坦化工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記凹部の深さを、前記粒子線あるいは放射線の、前記半導体基板に対する飛程以上とすることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記凹部の深さを、前記粒子線あるいは放射線の、前記半導体基板に対する飛程未満とすることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記半導体素子として、異なる機能を有する複数の素子を形成し、所定の機能を有する前記素子の形成位置に対応する前記裏面側に前記凹部を形成することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体素子として、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを形成し、前記フリーホイールダイオードの形成位置に対応する前記裏面側に前記凹部を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記凹部は、底部の面積が最大の第1凹部と、該第1凹部よりも底部の面積が小さい複数の第2凹部とからなり、
前記第1凹部から離れるほど、前記半導体基板の裏面に対する底部の面積割合が小さくなるように前記第2凹部を形成することを特徴とする請求項1〜6のいずれか1項に記載の半導体装置の製造方法。 - 半導体基板に、半導体素子として絶縁ゲートバイポーラトランジスタおよびフリーホイールダイオードを有し、
前記半導体基板の内部に、ライフタイム制御のための結晶欠陥層を有する半導体装置であって、
前記結晶欠陥層における結晶欠陥の密度が、前記フリーホイールダイオードに対応する部分から前記絶縁ゲートバイポーラトランジスタに対応する部分に向かって減少することを特徴とする半導体装置。
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