WO2021009801A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents
半導体装置、および、半導体装置の製造方法 Download PDFInfo
- Publication number
- WO2021009801A1 WO2021009801A1 PCT/JP2019/027700 JP2019027700W WO2021009801A1 WO 2021009801 A1 WO2021009801 A1 WO 2021009801A1 JP 2019027700 W JP2019027700 W JP 2019027700W WO 2021009801 A1 WO2021009801 A1 WO 2021009801A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- region
- drift layer
- type
- semiconductor device
- igbt
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000000034 method Methods 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010410 layer Substances 0.000 claims description 328
- 239000000758 substrate Substances 0.000 claims description 47
- 239000002344 surface layer Substances 0.000 claims description 47
- 229910052799 carbon Inorganic materials 0.000 claims description 44
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 40
- 238000003860 storage Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 27
- 239000007924 injection Substances 0.000 abstract description 27
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 37
- 229910010271 silicon carbide Inorganic materials 0.000 description 35
- 238000011084 recovery Methods 0.000 description 28
- 238000005468 ion implantation Methods 0.000 description 23
- 239000000969 carrier Substances 0.000 description 20
- 230000036961 partial effect Effects 0.000 description 19
- 230000007547 defect Effects 0.000 description 15
- 230000002829 reductive effect Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000006798 recombination Effects 0.000 description 6
- 238000010894 electron beam technology Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 125000004432 carbon atom Chemical group C* 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- -1 carbon ions Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005424 photoluminescence Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical group 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002596 lactones Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Definitions
- the technology disclosed in the specification of the present application relates to a semiconductor device and a method for manufacturing the semiconductor device.
- IGBT insulated gate bipolar transistor
- Si silicon
- FWD freewheeling diode
- IGBT and FWD are formed on the same semiconductor substrate, and a common electrode functioning as an emitter electrode of IGBT and an anode electrode of FWD is formed on the upper surface side of the semiconductor substrate, and the lower surface of the semiconductor substrate is formed.
- a semiconductor device is disclosed on which a common electrode that functions as a collector electrode of an IGBT and a cathode electrode of an FWD is formed.
- Such a semiconductor device is called a reverse conduction type IGBT (reverse conducting IGBT, that is, RC-IGBT).
- radiation such as light ions or electron beams is irradiated as a carrier lifetime killer over the entire semiconductor substrate, that is, the entire region of the IGBT region and the FWD region, and the inside of the semiconductor substrate is irradiated.
- a carrier life control method is used in which a low carrier life layer (a layer having a short carrier life) is formed by introducing crystal defects.
- the crystal defects introduced in the semiconductor substrate become the recombination center, and the recombination of minority carriers is promoted at the time of FWD recovery. Therefore, the recovery characteristics can be improved.
- Patent Document 2 proposes a method of limiting the region forming the low carrier life layer to only the FWD region (that is, the carrier lifetime killer is not introduced in the IGBT region). According to this method, the recovery characteristics of the FWD can be improved without impairing the energizing ability of the IGBT.
- Patent Document 3 proposes a method of providing a low carrier life layer on the collector side of the IGBT region and the anode side of the FWD region. According to this method, it is possible to realize soft recovery of the FWD while reducing the turn-off loss of the IGBT.
- SiC-IGBT silicon carbide (SiC), which is a wide bandgap semiconductor material, is applied to an IGBT.
- SiC silicon carbide
- the SiC-IGBT is expected to be able to realize a low-loss device in an ultra-high withstand voltage region (for example, 10 kV or more), which cannot be realized by the Si-IGBT (for example, Japanese Patent Application Laid-Open No. 2012-033618). See publication).
- Si semiconductor substrates have a long carrier life and high efficiency in transporting minority carriers. Therefore, in Si-RC-IGBT, the minority carrier injection efficiency is lowered to achieve both the energization capacity, the turn-off characteristic, and the recovery characteristic.
- Si-IGBT Si-IGBT
- a SiC semiconductor substrate which has a shorter carrier life than a Si semiconductor substrate, has a low minority carrier transport efficiency, so it is necessary to increase the minority carrier injection efficiency in order to improve the energization capacity.
- SiC-IGBT As an example, it is required to "extend" the carrier life on the collector side by some method.
- the technique disclosed in the present specification has been made in view of the above-mentioned problems, and an object thereof is to provide a technique for improving a minority carrier injection efficiency in order to improve the energizing ability. Is.
- the first aspect of the technique disclosed in the present specification is a semiconductor device in which the IGBT and the FWD are formed on the same SiC semiconductor substrate, and the IGBT and the FWD are connected in antiparallel.
- the IGBT is selectively formed on the first conductive type first drift layer, the second conductive type collector region on the lower surface of the first drift layer, and the surface layer of the first drift layer.
- the first conductive type emitter region selectively formed on the surface layer of the base region, and the base region sandwiched between the emitter region and the first drift layer.
- the FWD comprises a first conductive type second drift layer and a first conductive type cathode region on the lower surface of the second drift layer.
- a second conductive type anode region selectively formed on the surface layer of the second drift layer, and a position closer to the anode region than the cathode region in the second drift layer, and A second high carrier life region having a carrier life longer than that of the second drift layer, an emitter electrode connected to the emitter region and the anode region, and a collector connected to the collector region and the cathode region. Further provided with an electrode.
- a second aspect of the technique disclosed in the present specification is a method for manufacturing a semiconductor device in which the IGBT and the FWD are formed on the same SiC semiconductor substrate, and the IGBT and the FWD are connected in antiparallel.
- a first conductive type drift layer is prepared, a second conductive type base region is selectively formed on the surface layer in the region to be the IGBT of the drift layer, and the FWD of the drift layer is formed.
- a second conductive type anode region is selectively formed on the surface layer of the above region, a first conductive type emitter region is selectively formed on the surface layer of the base region, and the region to be the IGBT of the drift layer.
- a second conductive type collector region is formed on the lower surface of the drift layer, a first conductive type cathode region is formed on the lower surface of the drift layer in the region to be the FWD, and the above in the region to be the IGBT of the drift layer.
- a first high carrier life region having a carrier life longer than that of the drift layer is formed at a position closer to the collector region than the base region, and the anode region is more than the cathode region in the region of the drift layer that becomes the FWD.
- a second high carrier life region having a carrier life longer than that of the drift layer is formed at a position close to the above, and an insulating film in contact with the base region sandwiched between the emitter region and the drift layer is formed to form the insulation.
- a gate electrode in contact with the film is formed, an emitter electrode connected to the emitter region and the anode region is formed, and a collector electrode connected to the collector region and the cathode region is formed.
- the first aspect of the technique disclosed in the present specification is a semiconductor device in which the IGBT and the FWD are formed on the same SiC semiconductor substrate, and the IGBT and the FWD are connected in antiparallel.
- the IGBT is selectively formed on the first conductive type first drift layer, the second conductive type collector region on the lower surface of the first drift layer, and the surface layer of the first drift layer.
- the first conductive type emitter region selectively formed on the surface layer of the base region, and the base region sandwiched between the emitter region and the first drift layer.
- the FWD comprises a first conductive type second drift layer and a first conductive type cathode region on the lower surface of the second drift layer.
- a second conductive type anode region selectively formed on the surface layer of the second drift layer, and a position closer to the anode region than the cathode region in the second drift layer, and A second high carrier life region having a carrier life longer than that of the second drift layer, an emitter electrode connected to the emitter region and the anode region, and a collector connected to the collector region and the cathode region. Further provided with an electrode. According to such a configuration, it is possible to improve the energization capacity by increasing the minority carrier injection efficiency, and to reduce the turn-off loss and the recovery loss.
- a second aspect of the technique disclosed in the present specification is a method for manufacturing a semiconductor device in which the IGBT and the FWD are formed on the same SiC semiconductor substrate, and the IGBT and the FWD are connected in antiparallel.
- a first conductive type drift layer is prepared, a second conductive type base region is selectively formed on the surface layer in the region to be the IGBT of the drift layer, and the FWD of the drift layer is formed.
- a second conductive type anode region is selectively formed on the surface layer of the above region, a first conductive type emitter region is selectively formed on the surface layer of the base region, and the region to be the IGBT of the drift layer.
- a second conductive type collector region is formed on the lower surface of the drift layer, a first conductive type cathode region is formed on the lower surface of the drift layer in the region to be the FWD, and the above in the region to be the IGBT of the drift layer.
- a first high carrier life region having a carrier life longer than that of the drift layer is formed at a position closer to the collector region than the base region, and the anode region is more than the cathode region in the region of the drift layer that becomes the FWD.
- a second high carrier life region having a carrier life longer than that of the drift layer is formed at a position close to the above, and an insulating film in contact with the base region sandwiched between the emitter region and the drift layer is formed to form the insulation.
- a gate electrode in contact with the film is formed, an emitter electrode connected to the emitter region and the anode region is formed, and a collector electrode connected to the collector region and the cathode region is formed.
- FIG. 5 is a plan view schematically showing an example of the configuration of a semiconductor device (specifically, a planar gate type SiC-RC-IGBT) according to an embodiment. It is sectional drawing which shows typically the example of the structure of the semiconductor device (specifically, the planar gate type SiC-RC-IGBT) which concerns on embodiment. It is a top view when the illustration of the electrode and the insulating film in FIG. 2 is omitted. It is a top view when the illustration of the electrode and the insulating film in FIG. 2 is omitted. It is a top view when the illustration of the electrode and the insulating film in FIG. 2 is omitted. It is a top view when the illustration of the electrode and the insulating film in FIG. 2 is omitted. It is a top view when the illustration of the electrode and the insulating film in FIG. 2 is omitted.
- FIG. 5 is a cross-sectional view schematically showing another example of the configuration of a semiconductor device (specifically, a planar gate type SiC-RC-IGBT) according to an embodiment.
- the upper surface of " or “the lower surface of " in addition to the upper surface of the target component itself, another upper surface of the target component may be used. It shall also include the state in which the components are formed. That is, for example, when the description "B provided on the upper surface of the instep” is described, it does not prevent another component " ⁇ " from intervening between the instep and the second.
- SiC-IGBT silicon carbide (SiC), which is a wide bandgap semiconductor material, is applied to an IGBT.
- SiC silicon carbide
- the SiC-IGBT is expected to be able to realize a low-loss device in an ultra-high withstand voltage region (for example, 10 kV or more), which cannot be realized by the Si-IGBT (for example, Japanese Patent Application Laid-Open No. 2012-033618). See publication).
- the carrier life of the semiconductor itself is extremely short. That is, it is very difficult to obtain a SiC semiconductor substrate having the same high purity as the Si semiconductor substrate, and the Si semiconductor substrate manufactured by using the floating zone melting method (that is, the FZ method).
- the general carrier life of a commercially available SiC semiconductor substrate is about 1 ⁇ s, which is extremely short, whereas the carrier life of the above is 1 ms or more. ..
- interstitial carbon is introduced by the injected ions, and the interstitial carbon is diffused into the SiC semiconductor by subsequent annealing. At the same time, the interstitial carbon is bonded to the point defects (carrier traps) in the SiC semiconductor to form a region in which electrically active point defects are reduced.
- Japanese Patent No. 6169249 describes a technique for forming a region in which carrier traps are partially reduced (that is, a region in which the carrier life is improved). And, SiC-RC-IGBT manufactured by using this technique is disclosed.
- the thickness direction of the semiconductor substrate Carrier life control is required.
- any of the energization capacity, turn-off loss, and recovery loss is extremely deteriorated. It ends up. Therefore, both can be achieved by coexisting a region having a long carrier life and a region having a short carrier life.
- Si semiconductor substrates have a long carrier life and high efficiency in transporting minority carriers. Therefore, the efficiency of minority carrier injection is lowered to achieve both energization capacity, turn-off characteristics, and recovery characteristics.
- Si-IGBT Si-IGBT
- a SiC semiconductor substrate which has a shorter carrier life than a Si semiconductor substrate, has a low minority carrier transport efficiency, so it is necessary to increase the minority carrier injection efficiency in order to improve the energization capacity.
- SiC-IGBT As an example, it is required to "long" the carrier life on the collector side.
- the minority carrier injection efficiency is not high and the minority carrier transport efficiency is not low, and it is difficult to improve the characteristics of the SiC-RC-IGBT. ..
- the first conductive type is n type and the second conductive type is p type, but the opposite definition may be used. ..
- the Si plane is generally defined as the "upper surface” and the C plane is generally defined as the “lower surface”, but the opposite definition may be used.
- “up and down” in the definition has nothing to do with the direction when it is actually implemented.
- FIG. 1 is a plan view schematically showing an example of the configuration of a semiconductor device (specifically, a planar gate type SiC-RC-IGBT) according to the present embodiment.
- the SiC-RC-IGBT includes an active region 1000 and a terminal region 1001 surrounding the active region 1000.
- the IGBT region 1000A in which the IGBT structure is formed and the FWD region 1000B in which the FWD structure is formed are alternately formed.
- FIG. 2 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device (specifically, a planar gate type SiC-RC-IGBT) according to the present embodiment. Further, FIG. 2 corresponds to the XX'cross section in FIG.
- the SiC-RC-IGBT100 is a SiC-RC-IGBT in which an IGBT region 1000A and an FWD region 1000B are integrally formed on a SiC semiconductor substrate.
- FIG. 2 is a cross-sectional view in which the boundary between the IGBT region 1000A and the FWD region 1000B in the SiC-RC-IGBT100 is enlarged, and in an actual semiconductor chip, a plurality of similar configurations are arranged in the active region. (See, for example, Figure 1).
- the configuration shown in FIG. 2 is referred to as SiC-RC-IGBT100.
- An insulating film 10 formed on the upper surface of a p-type base region 6a sandwiched between the drift layer 5a and a gate electrode 9 formed on the upper surface of the insulating film 10 are provided.
- the gate electrode 9 can form a channel on the surface layer of the p-shaped base region 6a.
- the FWD region of the SiC-RC-IGBT100 includes an n-type drift layer 5b and an n-type cathode region 3 formed on the lower surface of the n-type drift layer 5b.
- a p-type anode region 6b selectively formed on the surface layer of the n-type drift layer 5b
- a p-type anode contact region 8b selectively formed on the surface layer of the p-type anode region 6b
- a p-type An insulating film 10 formed on the upper surface of the n-type drift layer 5b sandwiched between the anode regions 6b of the above and a gate electrode 9 formed on the upper surface of the insulating film 10 are provided.
- the SiC-RC-IGBT100 includes an n-type emitter region 7, a p-type base contact region 8a, a p-type anode contact region 8b, and a p-type emitter electrode 11 connected to a p-type anode region 6b. It includes a collector region 2 and a collector electrode 1 connected to an n-type cathode region 3.
- the SiC-RC-IGBT100 has a higher (that is, longer) carrier life than the n-type drift layer 5a in a partial region on the p-type collector region 2 side in the n-type drift layer 5a in the IGBT region. It has a high carrier life region 12a.
- the SiC-RC-IGBT100 has a higher (that is, longer) carrier life than the n-type drift layer 5b in a partial region on the p-type anode region 6b side in the n-type drift layer 5b in the FWD region. It has a high carrier life region 12b.
- the impurity concentration of the n-type drift layer 5a is, for example, 1 ⁇ 10 13 cm -3 or more and 1 ⁇ 10 15 cm -3 or less.
- the thickness of the n-type drift layer 5a (that is, the length in the thickness direction of the semiconductor device) is, for example, in the range of 100 ⁇ m or more and 300 ⁇ m or less.
- the impurity concentration of the n-type drift layer 5b is, for example, 1 ⁇ 10 13 cm -3 or more and 1 ⁇ 10 15 cm -3 or less.
- the thickness of the n-type drift layer 5b (that is, the length in the thickness direction of the semiconductor device) is, for example, in the range of 100 ⁇ m or more and 300 ⁇ m or less.
- the thickness of the n-type drift layer 5a refers to the distance from the bottom of the p-type base region 6a to the upper surface of the p-type collector region 2.
- the thickness of the n-type drift layer 5b refers to the distance from the bottom of the p-type anode region 6b to the top surface of the n-type cathode region 3.
- the impurity concentration of these layers can be set to, for example, 2 ⁇ 10 14 cm -3, and the thickness of these layers can be set to, for example, 100 ⁇ m.
- the impurity concentration of these layers can be set to, for example, 1 ⁇ 10 14 cm -3, and the thickness of these layers can be set to, for example, 250 ⁇ m.
- the n-type drift layer 5a in the IGBT region and the n-type drift layer 5b in the FWD region are separated, but since the IGBT region and the FWD region are formed in the same semiconductor substrate, it is basic. Specifically, the n-type drift layer 5a and the n-type drift layer 5b have the same impurity concentration and thickness.
- an n-type field stop layer (field stop layer, that is, an FS layer) may be formed on the lower surface of the n-type drift layer 5a and the lower surface of the n-type drift layer 5b.
- the FS layer can reliably stop the depletion layer extending in the n-type drift layer 5a and the n-type drift layer 5b during the off-operation of the semiconductor device.
- the impurity concentration of the FS layer is, for example, 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
- the thickness of the FS layer is, for example, in the range of 0.1 ⁇ m or more and 10 ⁇ m or less.
- the FS layer needs to function as a layer that reliably stops the depletion layer extending in the n-type drift layer 5a and the n-type drift layer 5b during the off-operation of the semiconductor device.
- the impurity concentration of the n-type drift layer 5a and the n-type drift layer 5b is set to 2 ⁇ 10 14 cm -3 , and the n-type drift layer 5a and the n-type drift layer 5b
- the impurity concentration of the FS layer can be, for example, 7 ⁇ 10 16 cm -3, and the thickness of the FS layer can be, for example, 2 ⁇ m.
- the impurity concentration of the FS layer is higher than the impurity concentration of the n-type drift layer 5a and the impurity concentration of the n-type drift layer 5b.
- the impurity concentration of the FS layer may be a "box profile” that is constant in the thickness direction of the semiconductor device, or may be a “gradient (or gradient) profile” that has a gradient in the thickness direction of the semiconductor device. ..
- the impurity concentration of the n-type drift layer 5a and the impurity concentration of the n-type drift layer 5b are high, or the thickness of the n-type drift layer 5a and the thickness of the n-type drift layer 5b are thick, and the semiconductor device is turned off.
- the FS layer may not be formed if it is not necessary to stop the depletion layer extending in the n-type drift layer 5a and the n-type drift layer 5b during operation.
- the p-type collector region 2 contacts the lower surface of the n-type drift layer 5a, and the n-type cathode region 3 contacts the lower surface of the n-type drift layer 5b. You may be doing it.
- the p-type collector region 2 is formed in contact with the lower surface of the n-type drift layer 5a.
- the impurity concentration of the p-type collector region 2 is, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
- the thickness of the p-type collector region 2 is, for example, in the range of 0.1 ⁇ m or more and 3 ⁇ m or less.
- a p-type base region 6a, an n-type emitter region 7, and a p-type base contact region 8a are formed on the surface layer of the n-type drift layer 5a.
- the impurity concentration of the p-type base region 6a is, for example, in the range of 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
- the impurity concentration of the n-type emitter region 7 is, for example, in the range of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
- the impurity concentration of the p-type base contact region 8a is, for example, in the range of 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
- the impurity concentration in the p-type base region 6a, the impurity concentration in the n-type emitter region 7 and the impurity concentration in the p-type base contact region 8a are constant in the thickness direction of the semiconductor device in the “box profile”. It may be a "tilt (or gradient) profile” or a “retrograde profile” that has a gradient in the thickness direction of the semiconductor device.
- the thickness of the p-type base region 6a is, for example, within the range of 0.5 ⁇ m or more and 3 ⁇ m or less.
- the thickness of the n-type emitter region 7 is, for example, within the range of 0.2 ⁇ m or more and 1 ⁇ m or less.
- the thickness of the p-type base contact region 8a is, for example, within the range of 0.2 ⁇ m or more and 1 ⁇ m or less.
- the gate electrode 9 is formed so as to be separated from the p-type base region 6a by passing through the insulating film 10.
- the n-type cathode region 3 is formed in contact with the lower surface of the n-type drift layer 5b.
- the impurity concentration of the n-type cathode region 3 is, for example, in the range of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
- the thickness of the n-type cathode region 3 is, for example, in the range of 0.1 ⁇ m or more and 3 ⁇ m or less.
- a p-type anode region 6b and a p-type anode contact region 8b are formed on the surface layer of the n-type drift layer 5b.
- the impurity concentration in the p-type anode region 6b is, for example, in the range of 1 ⁇ 10 17 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
- the impurity concentration in the p-type anode contact region 8b is, for example, in the range of 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
- the impurity concentration in the p-type anode region 6b and the impurity concentration in the p-type anode contact region 8b may be a "box profile” that is constant in the thickness direction of the semiconductor device, and may be a gradient in the thickness direction of the semiconductor device. It may be a "gradient (or gradient) profile” or a “retrograde profile” with.
- the thickness of the p-type anode region 6b is, for example, within the range of 0.5 ⁇ m or more and 3 ⁇ m or less.
- the thickness of the p-type anode contact region 8b is preferably in the range of, for example, 0.2 ⁇ m or more and 1 ⁇ m or less.
- the emitter electrode 11 is in ohmic contact with the n-type emitter region 7, the p-type base contact region 8a, and the p-type anode contact region 8b, and the gate electrode 9 is formed via the insulating film 10. It is formed apart from.
- the gate electrode 9 is also formed in the FWD region, but since it is not necessary to originally form a channel in the FWD region, it is not necessary to form the gate electrode 9 in the FWD region. Good.
- the capacitance component can be reduced. Therefore, the speed of FWD can be increased.
- a collector electrode 1 that makes ohmic contact with the p-type collector region 2 and the n-type cathode region 3 is formed.
- a high carrier lifetime region 12a is formed in a partial region on the p-type collector region 2 side in the n-type drift layer 5a in the IGBT region.
- a high carrier lifetime region 12b is formed in a partial region on the p-type anode region 6b side in the n-type drift layer 5b in the FWD region.
- the conductive type or impurity concentration is the same as that of the n-type drift layer 5a.
- the conductive type or impurity concentration is the same as that of the n-type drift layer 5b.
- the carrier life in the high carrier life region 12a is one digit or more higher than that of the n-type drift layer 5a, for example, in the range of 3 ⁇ s or more and 50 ⁇ s or less.
- the carrier life in the n-type drift layer 5a is, for example, 1 ⁇ s or less.
- the carrier life in the high carrier life region 12b is one digit or more higher than that of the n-type drift layer 5b, for example, in the range of 3 ⁇ s or more and 50 ⁇ s or less.
- the carrier life in the n-type drift layer 5b is, for example, 1 ⁇ s or less.
- the carrier life in the high carrier life region 12a and the carrier life in the high carrier life region 12b become longer as the thickness of the drift layer increases (that is, the higher the withstand voltage performance of the semiconductor device).
- the thickness of the drift layer is 100 ⁇ m, it is 3 ⁇ s or more, and when the thickness of the drift layer is 250 ⁇ m, it is 20 ⁇ s or more.
- the carrier life can be measured by, for example, the microwave photoconductivity device ( ⁇ -PCD) method, the photoluminescence (PL) method, or the free carrier absolution (FCA) method.
- ⁇ -PCD microwave photoconductivity device
- PL photoluminescence
- FCA free carrier absolution
- the thickness of the high carrier life region 12a is appropriately selected according to the energizing capacity required of the IGBT and the FWD, respectively.
- the high carrier life region 12a and the high carrier life region 12b may be in contact with each other at the boundary between the IGBT region and the FWD region, or may be separated from each other.
- the high carrier life region 12a and the high carrier life region 12b are separated from each other at the boundary between the IGBT region and the FWD region.
- the high carrier life region 12a and the high carrier life region 12b are separated from each other. The reason will be explained below.
- the minority carriers accumulated in the IGBT region are discharged to the emitter electrode 11 through the p-type base contact region 8a in the same IGBT region, and the minority carriers accumulated in the FWD region are discharged from the p-type base contact region 8a in the same FWD region. It is necessary to discharge to the emitter electrode 11 through the anode contact region 8b. It should be noted that during the transition period, it is necessary to suppress the movement of a small number of carriers between the IGBT region and the FWD region.
- the IGBT area turns off as an example.
- the high carrier life region 12a and the high carrier life region 12b are in contact with each other at the boundary between the IGBT region and the FWD region, the minority carriers accumulated in the IGBT region are p-type anode contacts in the FWD region. A route for discharge through the region 8b will be formed. Therefore, the accumulated minority carriers cannot be efficiently removed.
- the minority carriers accumulated in the IGBT region are p-type in the same IGBT region. It will be discharged only through the base contact area 8a. Therefore, the accumulated minority carriers can be efficiently removed, and as a result, the turn-off loss in the IGBT region is reduced.
- the interval between the high carrier lifetime region 12a and the high carrier lifetime region 12b is at least n. It is desirable that the thickness of the type drift layer 5a or more, or the thickness of the n type drift layer 5b or more.
- FIG. 4, FIG. 5 and FIG. 6 are plan views when the electrodes and the insulating film in FIG. 2 are not shown. That is, the X2-X2'cross section in each of FIGS. 3, 4, 5, and 6 corresponds to FIG.
- FIG. 4, FIG. 5 and FIG. 6 show four types of unit cell arrangement examples, in which FIG. 3 has a grid shape, FIG. 4 has a comb shape, and FIG. 5 has a ladder shape.
- FIG. 6 shows a case where the unit cells are arranged in a stripe shape.
- FIGS. 3, 4, 5, and 6 show an example in which the cell arrangement is the same in both the IGBT region and the FWD region, even if the cell arrangement is different between the IGBT region and the FWD region.
- the cell arrangement in the IGBT region may be striped, and the cell arrangement in the FWD region may be comb-shaped.
- FIG. 8, FIG. 9, FIG. 10, FIG. 11, FIG. 12, FIG. 15, FIG. 16, and FIG. 17 are cross-sectional views showing an example of a manufacturing process of the semiconductor device according to the present embodiment.
- an n-type drift layer 5 is formed on the upper surface of the n-type SiC support substrate 0 by an epitaxial growth method.
- an n-type or p-type buffer layer having a higher impurity concentration than the n-type drift layer 5 may be formed between the n-type SiC support substrate 0 and the n-type drift layer 5.
- TED drifting edge dislocation
- An n-type drift layer 5 that does not contain or has an extremely low BPD density can be formed.
- the lower surface of the n-type SiC support substrate 0 is ground (grinding), polishing (polishing), chemical mechanical polishing (CMP), reactive ion etching (RIE), or , These methods are combined, or processed by another method to remove the n-type SiC support substrate 0.
- the n-type SiC support substrate 0 is removed, and the lower surface of the n-type drift layer 5 is exposed.
- the thickness of the n-type drift layer 5 may be the same or different before and after the processing.
- the p-type base region 6a, the n-type emitter region 7, and the p-type base contact region 8a are formed on the surface layer of the upper surface of the n-type drift layer 5.
- a p-type anode region 6b and a p-type anode contact region 8b are formed.
- the p-type base region 6a and the p-type anode region 6b, or the p-type base contact region 8a and the p-type anode contact region 8b may be formed at the same timing or at different timings, respectively. Good.
- the ion implantation process may be performed with a single implantation energy, or may be performed while gradually changing the implantation energy from, for example, high energy to low energy.
- the ion implantation process is performed through an injection mask in order to implant ions into a predetermined area.
- an injection mask for example, a photoresist or an oxide film for photoengraving is used.
- Examples of the impurity element used in the ion implantation treatment include phosphorus and nitrogen in order to realize the n-type, and aluminum and boron, for example, in order to realize the p-type.
- a part or all of the treatment is carried out by setting the temperature of the n-type drift layer 5 to, for example, 10 ° C. or higher and 1000 ° C. or lower, more preferably 100 ° C. or higher and. Set within the range of 600 ° C or less. This has the effect that crystal defects (implantation defects) generated during ion implantation can be recovered to some extent.
- ion implantation treatment is performed on a partial region on the lower surface of the n-type drift layer 5. As a result, as shown in FIG. 10, a p-type collector region 2 and an n-type cathode region 3 are formed.
- the region on the side where the p-type collector region 2 is formed is an IGBT region
- the region on the side where the n-type cathode region 3 is formed is an FWD region
- the drift layer in the IGBT region is n.
- the type drift layer 5a is used
- the drift layer in the FWD region is an n type drift layer 5b.
- the case where the p-type collector region 2 and the n-type cathode region 3 are formed by ion implantation has been described, but one or both of these may be formed by epitaxial growth. ..
- the timing of epitaxial growth may be before processing (removal) of the n-type SiC support substrate 0 or after processing (removal), and can be appropriately changed.
- an n-type FS layer may be formed between the p-type collector region 2 and the n-type cathode region 3 and the n-type drift layer 5.
- interstitial carbon-induced ion implantation treatment is performed on a partial region on the lower surface of the n-type drift layer 5a and a partial region on the upper surface of the n-type drift layer 5b, respectively.
- the treatment may be performed with a single injection energy, or may be performed while gradually changing the injection energy from, for example, high energy to low energy.
- interstitial carbon-induced ions examples include carbon, silicon, hydrogen, and helium.
- carbon ions are injected as interstitial carbon-induced ions into a partial region on the lower surface of the n-type drift layer 5a and a partial region on the upper surface of the n-type drift layer 5b. explain.
- a region in which a surplus interstitial carbon atom exists is formed.
- the amount of ion implantation dose in the carbon ion implantation treatment is, for example, in the range of 1 ⁇ 10 13 cm- 2 or more and 1 ⁇ 10 16 cm- 2 or less.
- the implantation energy in the carbon ion implantation treatment is, for example, in the range of 10 keV or more and 10 MeV or less. It is desirable that the energy exceeds the injection energy for forming the anode region and the collector region.
- the excess interstitial carbon-containing region 12 can be formed inside the n-type drift layer 5a and inside the n-type drift layer 5b (each inside the pn junction).
- the region to be implanted with carbon ions be separated from the boundary between the IGBT region and the FWD region to some extent. Specifically, it is desirable to leave a space larger than the thickness of the n-type drift layer 5a or the thickness of the n-type drift layer 5b.
- the temperatures of the n-type drift layer 5a and the n-type drift layer 5b in the carbon ion implantation treatment are, for example, in the range of 10 ° C. or higher and 1000 ° C. or lower, 500 ° C. or higher, and 800 ° C. It is desirable that it is within the following range.
- the amount of ion implantation dose or the implantation energy in the carbon ion implantation treatment may be the same in a partial region on the lower surface of the n-type drift layer 5a and a partial region on the upper surface of the n-type drift layer 5b. It may be different.
- the n-type drift layer 5a and the n-type drift layer 5b including the excess interstitial carbon-containing region 12 are heat-treated.
- the temperature of the heat treatment is, for example, 1400 ° C. or higher and 1800 ° C. or lower, and preferably 1650 ° C. or lower.
- the p-type base region 6a, the n-type emitter region 7, the p-type base contact region 8a, the p-type collector region 2, the p-type anode region 6b, the p-type anode contact region 8b, and n The impurity element (lactone) in the type cathode region 3 is activated, and excess interstitial carbon atoms are diffused inside the n-type drift layer to form the p-type collector region 2 and the n-type drift layer 5a.
- the injection defect in the p-type collector region 2 or the p-type anode region 6b It is efficiently combined with the injection defect of the pn junction.
- the carrier life is longer in the partial region on the p-type collector region 2 side in the n-type drift layer 5a in the IGBT region than in the n-type drift layer 5a.
- a high carrier life region 12a is formed.
- a high carrier life region 12b having a longer carrier life than the n-type drift layer 5b is formed in a partial region on the p-type anode region 6b side in the n-type drift layer 5b in the FWD region.
- the Z 1/2 center refers to a point defect associated with carbon vacancies in the SiC crystal. It is a well-known fact that the Z 1/2 center becomes a lifetime killer (carrier recombination center) in SiC.
- the density of the Z 1/2 center becomes high, the carrier life in SiC becomes short, the conductivity modulation effect in the current energized state is not promoted, and a semiconductor device having a low on-voltage cannot be obtained.
- the lower the density of the Z 1/2 center is, the more preferable.
- the density of the Z 1/2 center is, for example, 5 ⁇ 10 11 cm -3 or less.
- the density of the Z 1/2 center can be measured by, for example, the deep level transient spectrum (DLTS) method or the iso-thermal capacitance spectroscopy (ICTS) method.
- DLTS deep level transient spectrum
- ICTS iso-thermal capacitance spectroscopy
- the thickness of the high carrier life region 12a and the thickness of the high carrier life region 12b can be appropriately selected by adjusting the conditions of the heat treatment.
- the temperature of the heat treatment can be set to 1600 ° C. and the time of the heat treatment can be set to 30 minutes.
- the IGBT of the IGBT can be used.
- the energization capacity and turn-off characteristics, and the energization capacity and recovery characteristics of the FWD can be adjusted.
- FIG. 13 is a diagram showing an example of carrier life distribution in the Za-Za'cross section of the IGBT region of FIG.
- FIG. 14 is a diagram showing an example of a carrier lifetime distribution in the Zb-Zb'cross section of the FWD region of FIG.
- the carrier life of the high carrier life region 12a becomes longer toward the p-type collector region 2 side (lower surface side).
- the carrier life of the high carrier life region 12b becomes longer toward the p-type anode region 6b side (upper surface side).
- the carbon ion implantation treatment is performed after the ion implantation treatment of the dopant for forming the p-type collector region 2 or the n-type cathode region 3 or the like is shown.
- the timing of the implantation treatment can be appropriately changed before the heat treatment of the n-type drift layer is performed. For example, after processing (removing) the n-type SiC support substrate 0, carbon ion implantation treatment may be performed, and then ion implantation treatment of various dopants may be performed.
- a method of performing carbon ion implantation treatment and heat treatment in order to reduce implantation defects in the vicinity of the pn junction and Z 1/2 center density in the n-type drift layer will be described.
- a method is used in which excess interstitial carbon atoms generated in the process of thermal oxidation are diffused inside the n-type drift layer by thermally oxidizing at least one of the upper surface and the lower surface of the n-type drift layer. Good.
- an insulating film 10A serving as a gate insulating film is formed.
- the thickness of the insulating film 10A is, for example, in the range of 10 nm or more and 100 nm or less.
- the surface on which they are exposed is subjected to sedimentary oxidation such as a tetraethyl orthosilicate (TEOS) film. It may be protected with a film or the like.
- TEOS tetraethyl orthosilicate
- a SiC thermal oxide film is used as the gate insulating film, but a high temperature silicon oxide film (high temperature oxide, that is, HTO), an aluminum oxide film (Al 2 O 3 ), or a hafnium oxide film (Hafnium oxide film) is used.
- high temperature oxide that is, HTO
- Al 2 O 3 aluminum oxide film
- hafnium oxide film Hafnium oxide film
- Various deposit films such as Hf 2 O 3 ) may be used as the gate insulating film.
- a gate electrode 9 is formed as a deposit film in a partial region on the upper surface of the insulating film 10A.
- the material of the gate electrode for example, poly—Si is used.
- the gate electrode 9 is formed so as to be separated from the p-type base region 6a via the insulating film 10A.
- an insulating film 10 serving as an interlayer insulating film is formed as a deposit film on the upper surface and the measuring surface of the gate electrode 9, and then the insulating film 10 is formed.
- the emitter electrode 11 to be covered is formed.
- the emitter electrode 11 is made of, for example, aluminum, titanium, nickel, gold, silver, copper, or an alloy thereof, or a laminated structure thereof.
- the emitter electrode 11 is formed by, for example, an electron beam deposition method or a sputtering method.
- the emitter electrode 11 is formed so as to be separated from the gate electrode 9 via the insulating film 10.
- the emitter electrode 11 makes ohmic contact with the n-type emitter region 7, the p-type base contact region 8a, and the p-type anode contact region 8b.
- the collector electrode 1 is formed on the exposed surfaces of the p-type collector region 2 and the n-type cathode region 3. As a result, as shown in FIG. 17, the collector electrode 1 is formed on the lower surface opposite to the upper surface on which the emitter electrode 11 is formed.
- the material and forming method of the collector electrode 1 are the same as those of the emitter electrode 11.
- the collector electrode 1 makes ohmic contact with the p-type collector region 2 and the n-type cathode region 3.
- the high carrier life region 12a is provided on the p-type collector region 2 side in the n-type drift layer 5a in the IGBT region.
- a high carrier lifetime region 12b is provided on the p-type anode region 6b side in the n-type drift layer 5b in the FWD region.
- the efficiency of minority carrier injection from the p-type collector region 2 to the n-type drift layer 5a in the IGBT region and the efficiency of minority carrier injection from the p-type anode region 6b to the n-type drift layer 5b in the FWD region are determined. Can be improved. As a result, the energizing capacity of the SiC-RC-IGBT can be improved.
- the n-type drift layer having a low carrier life remains on the p-type base region 6a side (upper surface side) in the IGBT region and the n-type cathode region 3 side (lower surface side) in the FWD region.
- the turn-off loss in the IGBT region can be reduced, and the recovery loss in the FWD region can be reduced. That is, it is possible to realize a SiC-RC-IGBT that achieves both an improvement in energization capacity, a reduction in turn-off loss, and a reduction in recovery loss.
- FIG. 18 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device (specifically, a trench gate type SiC-RC-IGBT) according to the present embodiment.
- a semiconductor device specifically, a trench gate type SiC-RC-IGBT
- the semiconductor device according to the present embodiment is similar in configuration to the semiconductor device according to the first embodiment. Therefore, in the present embodiment, in particular, a part different from the configuration of the semiconductor device in the first embodiment will be described.
- the n-type drift layer 5a, the p-type collector region 2 and the surface layer of the n-type drift layer 5a are selectively formed in the IGBT region of the SiC-RC-IGBT200.
- the p-type base region 60a, the n-type emitter region 70 selectively formed on the surface layer of the p-type base region 60a, and the p-type base region 60a from the upper surface of the n-type emitter region 70.
- the p-type base contact region 80a formed by reaching the trench 2000, the trench 2000 penetrating the p-type base region 60a from the upper surface of the n-type emitter region 70 to the n-type drift layer 5a, and the inner wall of the trench 2000.
- the interlayer insulating film 10C formed is provided.
- the FWD region of the SiC-RC-IGBT200 is selectively selected for the surface layer of the n-type drift layer 5b, the n-type cathode region 3, and the n-type drift layer 5b.
- the SiC-RC-IGBT200 includes an emitter electrode 110 connected to an n-type emitter region 70, a p-type base contact region 80a and a p-type anode contact region 80b, and a p-type collector region 2 and n-type. It includes a collector electrode 1 connected to the cathode region 3.
- the SiC-RC-IGBT200 has a higher (that is, longer) carrier life than the n-type drift layer 5a in a partial region on the p-type collector region 2 side in the n-type drift layer 5a in the IGBT region. It has a high carrier life region 12a.
- the SiC-RC-IGBT200 has a higher (that is, longer) carrier life than the n-type drift layer 5b in a partial region on the p-type anode region 60b side in the n-type drift layer 5b in the FWD region. It has a high carrier life region 12b.
- the cell pitch (that is, between unit cells) is compared with that of the semiconductor device described in the first embodiment.
- the ratio of the channel width to the area of the unit cell, that is, the channel width density is improved because the distance) is reduced. Therefore, the channel resistance component is reduced, and the energization capacity of the SiC-RC-IGBT can be improved.
- FIG. 19 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device (specifically, a planar gate type SiC-RC-IGBT) according to the present embodiment.
- a semiconductor device specifically, a planar gate type SiC-RC-IGBT
- the semiconductor device according to the present embodiment is similar in configuration to the semiconductor device according to the first embodiment. Therefore, in the present embodiment, in particular, a part different from the configuration of the semiconductor device in the first embodiment will be described.
- the n-type drift layer 5a, the p-type collector region 2 and the surface layer of the n-type drift layer 5a are selectively formed.
- the n-type carrier storage layer 13 and the p-type base region 6a selectively formed on the surface layer of the n-type carrier storage layer 13, the n-type emitter region 7, and the p-type base contact region 8a.
- an n-type drift layer 5b, an n-type cathode region 3, a p-type anode region 6b, and a p-type An anode contact region 8b, an insulating film 10, and a gate electrode 9 are provided.
- the SiC-RC-IGBT300 includes an emitter electrode 11 and a collector electrode 1. Further, the SiC-RC-IGBT300 includes a high carrier life region 12a and a high carrier life region 12b.
- the impurity concentration of the n-type carrier accumulation layer 13 is, for example, in the range of 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less, which is higher than the impurity concentration of the n-type drift layer 5a. High is desirable.
- the thickness of the n-type carrier accumulation layer 13 is preferably in the range of, for example, 0.1 ⁇ m or more and 3 ⁇ m or less, which is thicker than the thickness of the p-type base region 6a.
- the carrier accumulation layer may be formed by an ion implantation method, or may be formed by an epitaxial growth method and an etching technique.
- an n-type carrier storage layer 13 having a concentration higher than the impurity concentration of the n-type drift layer 5a is formed on the surface layer of the n-type drift layer 5a in the IGBT region. .. Therefore, in the current conduction state of the IGBT, the minority carriers injected from the p-type collector region 2 are retained in the n-type drift layer 5a (that is, the minority carriers that escape to the emitter electrode 11 through the p-type base region 6a). Can be reduced).
- the energizing ability of the IGBT can be improved.
- FIG. 19 shows a case where the n-type carrier storage layer 13 is formed only in the IGBT region, as shown in FIG. 20, the n-type carrier storage layer 13 is also formed in the FWD region. It may be formed.
- FIG. 20 is a cross-sectional view schematically showing another example of the configuration of the semiconductor device (specifically, the planar gate type SiC-RC-IGBT) according to the present embodiment.
- an n-type drift layer 5a, a p-type collector region 2 and an n-type drift layer 5a are selectively formed on the surface layer.
- the n-type carrier storage layer 13 and the p-type base region 6a selectively formed on the surface layer of the n-type carrier storage layer 13, the n-type emitter region 7, and the p-type base contact region 8a.
- the FWD region of the SiC-RC-IGBT400 is selectively selected for the surface layer of the n-type drift layer 5b, the n-type cathode region 3, and the n-type drift layer 5b.
- a gate electrode 9 is provided.
- the SiC-RC-IGBT400 includes an emitter electrode 11 and a collector electrode 1. Further, the SiC-RC-IGBT400 includes a high carrier life region 12a and a high carrier life region 12b.
- the replacement may be made across a plurality of embodiments. That is, it may be the case that the respective configurations shown in the examples in different embodiments are combined to produce the same effect.
- the IGBT includes a first conductive type (n type) first drift layer and a second conductive type (p type) collector region 2. , P-type base region 6a, n-type emitter region 7, insulating film 10, gate electrode 9, and first high carrier lifetime region.
- the first drift layer corresponds to, for example, an n-type drift layer 5a.
- the first high carrier life region corresponds to, for example, the high carrier life region 12a.
- the p-type collector region 2 is formed on the lower surface of the n-type drift layer 5a.
- the p-type base region 6a is selectively formed on the surface layer of the n-type drift layer 5a.
- the n-type emitter region 7 is selectively formed on the surface layer of the p-type base region 6a.
- the insulating film 10 comes into contact with the p-type base region 6a sandwiched between the n-type emitter region 7 and the n-type drift layer 5a.
- the gate electrode 9 comes into contact with the insulating film 10.
- the high carrier lifetime region 12a is formed in the n-type drift layer 5a at a position closer to the p-type collector region 2 than the p-type base region 6a. Further, the high carrier life region 12a has a longer carrier life than the n-type drift layer 5a.
- the FWD also includes an n-type second drift layer, a p-type anode region 6b, and a second high carrier lifetime region.
- the second drift layer corresponds to, for example, an n-type drift layer 5b.
- the second high carrier life region corresponds to, for example, the high carrier life region 12b.
- the p-type anode region 6b is selectively formed on the surface layer of the n-type drift layer 5b.
- the high carrier lifetime region 12b is formed in the n-type drift layer 5b at a position closer to the p-type anode region 6b than the lower surface of the n-type drift layer 5b. Further, the high carrier life region 12b has a longer carrier life than the n-type drift layer 5b.
- the semiconductor device includes an emitter electrode 11 and a collector electrode 1.
- the emitter electrode 11 is connected to an n-type emitter region 7 and a p-type anode region 6b.
- the collector electrode 1 is connected to the p-type collector region 2 and the n-type drift layer 5b.
- the carrier life of the high carrier life region 12a is 10 times or more the carrier life of the n-type drift layer 5a. According to such a configuration, the efficiency of minority carrier injection from the p-type collector region 2 to the n-type drift layer 5a in the IGBT region is improved, so that the energization capacity of the SiC-RC-IGBT can be improved.
- the carrier life of the high carrier life region 12b is 10 times or more the carrier life of the n-type drift layer 5b. According to such a configuration, the efficiency of minority carrier injection from the p-type anode region 6b to the n-type drift layer 5b in the FWD region is improved, so that the energization capacity of the SiC-RC-IGBT can be improved.
- the carrier life of the high carrier life region 12a is 3 ⁇ s or more and 50 ⁇ s or less, and the carrier life of the n-type drift layer 5a is 1 ⁇ s or less. According to such a configuration, the efficiency of minority carrier injection from the p-type collector region 2 to the n-type drift layer 5a in the IGBT region is improved, so that the energization capacity of the SiC-RC-IGBT can be improved.
- the carrier life of the high carrier life region 12b is 3 ⁇ s or more and 50 ⁇ s or less, and the carrier life of the n-type drift layer 5b is 1 ⁇ s or less. According to such a configuration, the efficiency of minority carrier injection from the p-type anode region 6b to the n-type drift layer 5b in the FWD region is improved, so that the energization capacity of the SiC-RC-IGBT can be improved.
- the high carrier life region 12a and the high carrier life region 12b are separated from each other. According to such a configuration, the minority carriers accumulated in the IGBT region are discharged only through the p-type base contact region 8a in the same IGBT region. Therefore, the accumulated minority carriers can be efficiently removed, and as a result, the turn-off loss in the IGBT region is reduced.
- the distance between the high carrier life region 12a and the high carrier life region 12b is larger than the thickness of the n-type drift layer 5a or the thickness of the n-type drift layer 5b. Is also long. According to such a configuration, it is possible to reliably suppress the movement of a small number of carriers between the IGBT region and the FWD region during the transition period.
- the IGBT includes an n-type carrier storage layer 13.
- the n-type carrier storage layer 13 is selectively formed on the surface layer of the n-type drift layer 5a. Further, the n-type carrier accumulation layer 13 has a higher impurity concentration than the n-type drift layer 5a. Then, the p-type base region 6a is selectively formed on the surface layer of the n-type carrier accumulation layer 13. Further, the insulating film 10 comes into contact with the p-type base region 6a sandwiched between the n-type emitter region 7 and the n-type carrier storage layer 13.
- the minority carriers injected from the p-type collector region 2 can be retained in the n-type drift layer 5a. Therefore, since the minority carrier concentration on the emitter side in the n-type drift layer 5a can be increased, the energizing ability of the IGBT can be improved.
- an n-type drift layer is prepared in the method for manufacturing a semiconductor device. Then, the p-type base region 6a is selectively formed on the surface layer in the region serving as the IGBT of the drift layer, and the p-type anode region 6b is selectively formed on the surface layer in the region serving as the FWD of the drift layer. Then, the n-type emitter region 7 is selectively formed on the surface layer of the p-type base region 6a. Then, a p-type collector region 2 is formed on the lower surface of the drift layer in the region that becomes the IGBT.
- a high carrier lifetime region 12a having a carrier lifetime longer than that of the n-type drift layer 5a is formed at a position closer to the p-type collector region 2 than the p-type base region 6a in the region serving as the IGBT of the drift layer.
- a high carrier lifetime region 12b having a carrier lifetime longer than that of the n-type drift layer 5b is formed at a position closer to the p-type anode region 6b than the lower surface of the n-type drift layer 5b in the region that becomes the FWD of the drift layer.
- the insulating film 10 is formed in contact with the p-type base region 6a sandwiched between the n-type emitter region 7 and the n-type drift layer 5a. Then, the gate electrode 9 that comes into contact with the insulating film 10 is formed. Then, the emitter electrode 11 connected to the n-type emitter region 7 and the p-type anode region 6b is formed. Then, the collector electrode 1 connected to the p-type collector region 2 and the n-type drift layer 5b is formed.
- ions that induce interstitial carbon are injected from the lower surface in the region of the n-type drift layer that becomes the IGBT, and further. , Interstitial carbon is thermally diffused into the n-type drift layer 5a. According to such a configuration, the excess interstitial carbon-containing region 12 can be formed inside the n-type drift layer 5a (inside the pn junction).
- ions that induce interstitial carbon are injected from the upper surface in the region that becomes the FWD of the n-type drift layer, and further. , Interstitial carbon is thermally diffused into the n-type drift layer 5b. According to such a configuration, the excess interstitial carbon-containing region 12 can be formed inside the n-type drift layer 5b (inside the pn junction).
- the ion that induces interstitial carbon is carbon, silicon, hydrogen or helium. According to such a configuration, the surplus interstitial carbon-containing region 12 can be formed inside the n-type drift layer 5a and inside the n-type drift layer 5b.
- the lower surface of the n-type drift layer in the region serving as the IGBT is thermally oxidized, and further, it is generated in the process of thermal oxidation. Excess interstitial carbon is diffused into the n-type drift layer 5a. According to such a configuration, a high carrier life region 12a can be formed inside the n-type drift layer 5a.
- the upper surface of the n-type drift layer in the FWD region is thermally oxidized, and further, it is generated in the process of thermal oxidation. Excess interstitial carbon is diffused into the n-type drift layer 5b. According to such a configuration, the high carrier life region 12b can be formed inside the n-type drift layer 5b.
- each component in the above-described embodiment is a conceptual unit, and within the scope of the technology disclosed in the present specification, one component is composed of a plurality of structures. And the case where one component corresponds to a part of a structure, and further, the case where a plurality of components are provided in one structure.
- each component in the above-described embodiment shall include a structure having another structure or shape as long as it exhibits the same function.
- the material when a material name or the like is described without being specified, the material contains other additives, for example, an alloy, etc., unless a contradiction occurs. It shall be included.
- n-type SiC support substrate 1 collector electrode, 2 p-type collector region, 3 n-type cathode region, 5,5a, 5b n-type drift layer, 6a, 60a p-type base region, 6b, 60bp Type anode region, 7,70 n-type emitter region, 8a, 80a p-type base contact region, 8b, 80b p-type anode contact region, 9,90 gate electrode, 10,10A insulating film, 10B gate insulating film 10, 10C interlayer insulating film, 11,110 emitter electrode, 12 excess interstitial carbon-containing region, 12a, 12b high carrier lifetime region, 13n type carrier storage layer, 100, 200, 300, 400 SiC-RC-IGBT, 1000 Active region, 1000A IGBT region, 1000B FWD region, 1001 termination region, 2000 trench.
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
通電能力を向上させるため、少数キャリア注入効率を高める。半導体装置においては、IGBTは、第1のドリフト層と、コレクタ領域と、ベース領域と、エミッタ領域と、絶縁膜と、ゲート電極と、ベース領域よりもコレクタ領域に近い位置に形成され、キャリア寿命が第1のドリフト層より長い第1の高キャリア寿命領域とを備える。FWDは、第2のドリフト層と、アノード領域と、第2のドリフト層の下面よりもアノード領域に近い位置に形成され、キャリア寿命が第2のドリフト層より長い第2の高キャリア寿命領域とを備える。
Description
本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
従来から、半導体材料として珪素(Si)を用いる絶縁ゲート型バイポーラトランジスタ(insulated gate bipolar transistor、すなわち、IGBT)と、IGBTに逆並列に接続されたフリーホイールダイオード(free-wheeling diode、すなわち、FWD)とが、同一の半導体基板内に形成された電力用半導体装置が公知となっている。
たとえば、特許文献1では、同一の半導体基板にIGBTとFWDとが形成され、半導体基板の上面側に、IGBTのエミッタ電極およびFWDのアノード電極として機能する共通の電極が形成され、半導体基板の下面側に、IGBTのコレクタ電極およびFWDのカソード電極として機能する共通の電極が形成された半導体装置が開示されている。
このような半導体装置は、逆導通型IGBT(reverse conducting IGBT、すなわち、RC-IGBT)と呼称されている。
Siを用いる半導体基板は一般的に高キャリア寿命なので(すなわち、キャリア寿命が長いので)、RC-IGBTにおいても、しばしばFWDのリカバリー特性が問題となる。
FWDの還流動作(すなわち、順方向通電)状態からFWDの逆回復(リカバリー)状態に切り替わる際、すなわち、FWDへの電流導通状態から高電圧保持状態への遷移期間においては、半導体基板に蓄積している少数キャリアが再結合によって消滅するまで逆回復(リカバリー)電流が流れ続ける。そのため、電圧保持状態と電流導通状態とがFWDの内部に同時に出現し、結果としてリカバリー損失が増大(リカバリー特性が悪化)する。
FWDのリカバリー特性を改善する手法として、半導体基板全体、すなわち、IGBT領域とFWD領域との全領域に渡って、キャリアライフタイムキラーとして軽イオンまたは電子線などの放射線を照射し、半導体基板中に結晶欠陥を導入することによって低キャリア寿命層(キャリア寿命が短い層)を形成する、キャリア寿命制御法が用いられている。
この手法によって、半導体基板中に導入された結晶欠陥が再結合中心となり、FWDのリカバリー時に少数キャリアの再結合が促進される。そのため、リカバリー特性を改善することができる。
また、たとえば、特許文献2では、低キャリア寿命層を形成する領域を、FWD領域のみに限定する(すなわち、IGBT領域にはキャリアライフタイムキラーを導入しない)方法が提案されている。当該方法によれば、IGBTの通電能力を損ねずに、FWDのリカバリー特性を向上させることができる。
また、たとえば、特許文献3では、IGBT領域のコレクタ側、および、FWD領域のアノード側に低キャリア寿命層を設ける方法が提案されている。当該方法によれば、IGBTのターンオフ損失を低減しつつ、FWDのソフトリカバリー化を実現することができる。
近年、ワイドバンドギャップ半導体材料であるシリコンカーバイド(SiC)をIGBTに適用する、SiC-IGBTが提案されている。SiC-IGBTは、Si-IGBTでは実現不可能な、超高耐電圧領域(たとえば、10kV以上など)の低損失デバイスを実現することができると期待されている(たとえば、特開2012-033618号公報を参照)。
しかしながら、SiC半導体基板特有の問題として、半導体基板そのもののキャリア寿命が著しく短いことが挙げられる。
したがって、SiC半導体基板を用いるRC-IGBT、すなわち、SiC-RC-IGBTにおいては、従来の、Si半導体基板を用いるRC-IGBTの特性向上手法である、軽イオンまたは電子線などの放射線を照射することによって部分的な領域に低キャリア寿命層を形成する方法を適用することができない。
一般的に、Si半導体基板はキャリア寿命が長く、少数キャリア輸送効率が高い。そのため、Si-RC-IGBTでは少数キャリア注入効率を低くして、通電能力とターンオフ特性およびリカバリー特性の両立を図っている。
Si-IGBTを例にとると、コレクタ側から電子線照射を行う、または、コレクタ領域そのものの不純物濃度を低くすることによって、少数キャリア注入効率を低くして、コレクタ側のキャリア寿命を“短く”することが一般的である。
一方で、Si半導体基板に比べキャリア寿命が短いSiC半導体基板では、少数キャリア輸送効率が低いので、通電能力を向上させるためには少数キャリア注入効率を高くする必要がある。
SiC-IGBTを例にとると、何らかの手法によってコレクタ側のキャリア寿命を“長く”することが求められる。
つまり、SiC-RC-IGBTの特性を向上するためには、Si-RC-IGBTの特性向上技術とは異なる技術思想が必要である。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、通電能力を向上させるため、少数キャリア注入効率を高める技術を提供することを目的とするものである。
本願明細書に開示される技術の第1の態様は、IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置であり、前記IGBTは、第1の導電型の第1のドリフト層と、前記第1のドリフト層の下面における第2の導電型のコレクタ領域と、前記第1のドリフト層の表層に選択的に形成される第2の導電型のベース領域と、前記ベース領域の表層に選択的に形成される第1の導電型のエミッタ領域と、前記エミッタ領域と前記第1のドリフト層とに挟まれる前記ベース領域に接触する絶縁膜と、前記絶縁膜に接触するゲート電極と、前記第1のドリフト層内における前記ベース領域よりも前記コレクタ領域に近い位置に形成され、かつ、キャリア寿命が前記第1のドリフト層よりも長い第1の高キャリア寿命領域とを備え、前記FWDは、第1の導電型の第2のドリフト層と、前記第2のドリフト層の下面における第1の導電型のカソード領域と、前記第2のドリフト層の表層に選択的に形成される第2の導電型のアノード領域と、前記第2のドリフト層内における前記カソード領域よりも前記アノード領域に近い位置に形成され、かつ、キャリア寿命が前記第2のドリフト層よりも長い第2の高キャリア寿命領域とを備え、前記エミッタ領域および前記アノード領域に接続されるエミッタ電極と、前記コレクタ領域および前記カソード領域に接続されるコレクタ電極とをさらに備える。
本願明細書に開示される技術の第2の態様は、IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置の製造方法であり、第1の導電型のドリフト層を用意し、前記ドリフト層の前記IGBTとなる領域における表層に第2の導電型のベース領域を選択的に形成し、かつ、前記ドリフト層の前記FWDとなる領域における表層に第2の導電型のアノード領域を選択的に形成し、前記ベース領域の表層に第1の導電型のエミッタ領域を選択的に形成し、前記ドリフト層の前記IGBTとなる領域における下面に第2の導電型のコレクタ領域を形成し、前記ドリフト層の前記FWDとなる領域における下面に第1の導電型のカソード領域を形成し、前記ドリフト層の前記IGBTとなる領域における前記ベース領域よりも前記コレクタ領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第1の高キャリア寿命領域を形成し、前記ドリフト層の前記FWDとなる領域における前記カソード領域よりも前記アノード領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第2の高キャリア寿命領域を形成し、前記エミッタ領域と前記ドリフト層とに挟まれる前記ベース領域に接触する絶縁膜を形成し、前記絶縁膜に接触するゲート電極を形成し、前記エミッタ領域および前記アノード領域に接続されるエミッタ電極を形成し、前記コレクタ領域および前記カソード領域に接続されるコレクタ電極を形成する。
本願明細書に開示される技術の第1の態様は、IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置であり、前記IGBTは、第1の導電型の第1のドリフト層と、前記第1のドリフト層の下面における第2の導電型のコレクタ領域と、前記第1のドリフト層の表層に選択的に形成される第2の導電型のベース領域と、前記ベース領域の表層に選択的に形成される第1の導電型のエミッタ領域と、前記エミッタ領域と前記第1のドリフト層とに挟まれる前記ベース領域に接触する絶縁膜と、前記絶縁膜に接触するゲート電極と、前記第1のドリフト層内における前記ベース領域よりも前記コレクタ領域に近い位置に形成され、かつ、キャリア寿命が前記第1のドリフト層よりも長い第1の高キャリア寿命領域とを備え、前記FWDは、第1の導電型の第2のドリフト層と、前記第2のドリフト層の下面における第1の導電型のカソード領域と、前記第2のドリフト層の表層に選択的に形成される第2の導電型のアノード領域と、前記第2のドリフト層内における前記カソード領域よりも前記アノード領域に近い位置に形成され、かつ、キャリア寿命が前記第2のドリフト層よりも長い第2の高キャリア寿命領域とを備え、前記エミッタ領域および前記アノード領域に接続されるエミッタ電極と、前記コレクタ領域および前記カソード領域に接続されるコレクタ電極とをさらに備える。このような構成によれば、少数キャリア注入効率を高めることによって通電能力を向上させ、また、ターンオフ損失の低減およびリカバリー損失の低減を実現することができる。
本願明細書に開示される技術の第2の態様は、IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置の製造方法であり、第1の導電型のドリフト層を用意し、前記ドリフト層の前記IGBTとなる領域における表層に第2の導電型のベース領域を選択的に形成し、かつ、前記ドリフト層の前記FWDとなる領域における表層に第2の導電型のアノード領域を選択的に形成し、前記ベース領域の表層に第1の導電型のエミッタ領域を選択的に形成し、前記ドリフト層の前記IGBTとなる領域における下面に第2の導電型のコレクタ領域を形成し、前記ドリフト層の前記FWDとなる領域における下面に第1の導電型のカソード領域を形成し、前記ドリフト層の前記IGBTとなる領域における前記ベース領域よりも前記コレクタ領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第1の高キャリア寿命領域を形成し、前記ドリフト層の前記FWDとなる領域における前記カソード領域よりも前記アノード領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第2の高キャリア寿命領域を形成し、前記エミッタ領域と前記ドリフト層とに挟まれる前記ベース領域に接触する絶縁膜を形成し、前記絶縁膜に接触するゲート電極を形成し、前記エミッタ領域および前記アノード領域に接続されるエミッタ電極を形成し、前記コレクタ領域および前記カソード領域に接続されるコレクタ電極を形成する。このような構成によれば、少数キャリア注入効率を高めることによって通電能力を向上させ、また、ターンオフ損失の低減およびリカバリー損失の低減を実現することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
また、以下に記載される説明において、「第1の」または「第2の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
また、以下に記載される説明において、等しい状態であることを示す表現、たとえば、「同一」、「等しい」、「均一」または「均質」などは、特に断らない限りは、厳密に等しい状態であることを示す場合、および、公差または同程度の機能が得られる範囲において差が生じている場合を含むものとする。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体に加えて、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
近年、ワイドバンドギャップ半導体材料であるシリコンカーバイド(SiC)をIGBTに適用する、SiC-IGBTが提案されている。SiC-IGBTは、Si-IGBTでは実現不可能な、超高耐電圧領域(たとえば、10kV以上など)の低損失デバイスを実現することができると期待されている(たとえば、特開2012-033618号公報を参照)。
しかしながら、SiC半導体特有の問題として、半導体そのもののキャリア寿命が著しく短いことが挙げられる。すなわち、SiC半導体基板については、Si半導体基板並みに高純度なものを得ることは非常に困難であり、浮遊帯域溶融法(floating zone法、すなわち、FZ法)を用いて作製されたSi半導体基板のキャリア寿命が1ms以上であるのに対して、市販のSiC半導体基板(SiC半導体基板の上面にエピタキシャル成長層が形成されたSiCエピタキシャル基板を含む)の一般的なキャリア寿命は1μs程度であり極めて短い。
これは、SiC半導体基板内に不純物、真性欠陥、転位または積層欠陥などの結晶欠陥が多数存在するために、それらが再結合中心、および、キャリアライフタイムキラー(キャリアトラップ)となっているためと考えられている。
したがって、SiC半導体基板を用いるRC-IGBT、すなわち、SiC-RC-IGBTにおいては、従来の、Si半導体基板を用いるRC-IGBTの特性向上手法である、軽イオンまたは電子線などの放射線を照射することによって部分的な領域に低キャリア寿命層を形成する方法を適用することができない。
一方、SiC半導体そのもののキャリア寿命を向上する技術として、たとえば、特開2013-048247号公報には、キャリアライフタイムキラー(キャリアトラップ)が多数存在するSiC半導体に、ドーパントとはならないイオンを注入する方法が開示されている。
当該方法では、注入された当該イオンで格子間炭素を導入し、続くアニーリングによって当該格子間炭素をSiC半導体内へ拡散させる。それとともに、当該格子間炭素をSiC半導体中の点欠陥(キャリアトラップ)と結合させることによって、電気的に活性な点欠陥が低減された領域を形成する。
さらに、上記のSiC半導体におけるキャリア寿命向上技術の応用として、たとえば、特許第6169249号公報には、部分的にキャリアトラップが低減された領域(すなわち、キャリア寿命が向上した領域)を形成する技術、および、当該技術を用いて製造されたSiC-RC-IGBTが開示されている。
すなわち、IGBTの主電流の通電領域のみにキャリアトラップが低減された領域(すなわち、キャリア寿命が向上した領域)を形成することによって、FWDのリカバリー時に少数キャリアの再結合が低減されず、かつ、FWDのリカバリー特性を損なわずに、IGBTの通電能力を向上させることができる。
先に述べられたように、RC-IGBTの特性を向上させる(すなわち、通電能力を向上させつつ、IGBT領域のターンオフ損失またはFWD領域のリカバリー損失を低減する)ためには、半導体基板の厚み方向におけるキャリア寿命制御が必要である。
すなわち、単純に半導体基板の厚み方向の全域に渡って一様にキャリア寿命を長くする、または、キャリア寿命を短くするだけでは、通電能力、ターンオフ損失、リカバリー損失のいずれかが極端に悪化してしまう。そこで、キャリア寿命が長い領域とキャリア寿命が短い領域とを共存させることによって、これらを両立することができる。
一般的に、Si半導体基板はキャリア寿命が長く、少数キャリア輸送効率が高い。そのため、少数キャリア注入効率を低くして、通電能力とターンオフ特性およびリカバリー特性の両立を図っている。
Si-IGBTを例にとると、コレクタ側から電子線照射を行う、または、コレクタ領域そのものの不純物濃度を低くすることによって、少数キャリア注入効率を低くして、コレクタ側のキャリア寿命を“短く”することが一般的である。
一方で、Si半導体基板に比べキャリア寿命が短いSiC半導体基板では、少数キャリア輸送効率が低いので、通電能力を向上させるためには少数キャリア注入効率を高くする必要がある。
SiC-IGBTを例にとると、コレクタ側のキャリア寿命を“長く”することが求められる。
つまり、SiC-RC-IGBTの特性を向上するためには、Si-RC-IGBTの特性向上技術とは正反対の技術思想が必要である。
しかしながら、上記の特許文献では、IGBT領域およびFWD領域において、少数キャリア注入効率が高く、かつ、少数キャリア輸送効率が低い構成とはなっておらず、SiC-RC-IGBTの特性向上が困難である。
<第1の実施の形態>
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
なお、以下の説明においては、不純物の導電型に関して、第1の導電型がn型であり、第2の導電型がp型であるものとするが、その逆の定義であっても構わない。
また、SiC結晶の面方位に関して、Si面を「上面」、C面を「下面」として一般的に定義するが、その逆の定義であっても構わない。また、当該定義における「上下」は、実際に実施される際の方向とは関係しないものである。
<半導体装置の構成について>
図1は、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の構成の例を概略的に示す平面図である。
図1は、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の構成の例を概略的に示す平面図である。
図1に例が示されるように、SiC-RC-IGBTは、活性領域1000と、活性領域1000を取り囲む終端領域1001とを備える。
また、活性領域1000においては、IGBT構造が形成されたIGBT領域1000Aと、FWD構造が形成されたFWD領域1000Bとが交互に形成されている。
図2は、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の構成の例を概略的に示す断面図である。また、図2は、図1におけるX-X’断面に相当する。
図2に例が示されるように、SiC-RC-IGBT100は、IGBT領域1000AとFWD領域1000BとがSiC半導体基板に一体で形成されたSiC-RC-IGBTである。
なお、図2は、SiC-RC-IGBT100におけるIGBT領域1000AとFWD領域1000Bとの間の境界を拡大する断面図であり、実際の半導体チップにおいては同様の構成が活性領域内に複数配列されている(たとえば、図1を参照)。ここでは便宜的に、図2に例が示された構成を、SiC-RC-IGBT100と呼称する。
図2に例が示されるように、SiC-RC-IGBT100のIGBT領域には、第1の導電型(n型)のドリフト層5aと、n型のドリフト層5aの下面に形成された第2の導電型(p型)のコレクタ領域2と、n型のドリフト層5aの表層に選択的に形成されたp型のベース領域6aと、p型のベース領域6aの表層に選択的に形成されたn型のエミッタ領域7と、n型のエミッタ領域7の上面からp型のベース領域6a内に達して形成されたp型のベースコンタクト領域8aと、n型のエミッタ領域7とn型のドリフト層5aとに挟まれたp型のベース領域6aの上面に形成された絶縁膜10と、絶縁膜10の上面に形成されたゲート電極9とが備えられる。ゲート電極9は、p型のベース領域6aの表層にチャネルを形成可能である。
また、図2に例が示されるように、SiC-RC-IGBT100のFWD領域には、n型のドリフト層5bと、n型のドリフト層5bの下面に形成されたn型のカソード領域3と、n型のドリフト層5bの表層に選択的に形成されたp型のアノード領域6bと、p型のアノード領域6bの表層に選択的に形成されたp型のアノードコンタクト領域8bと、p型のアノード領域6b間に挟まれたn型のドリフト層5bの上面に形成された絶縁膜10と、絶縁膜10の上面に形成されたゲート電極9とが備えられる。
また、SiC-RC-IGBT100は、n型のエミッタ領域7、p型のベースコンタクト領域8a、p型のアノードコンタクト領域8bおよびp型のアノード領域6bに接続されたエミッタ電極11と、p型のコレクタ領域2およびn型のカソード領域3に接続されたコレクタ電極1とを備える。
また、SiC-RC-IGBT100は、IGBT領域におけるn型のドリフト層5a内のp型のコレクタ領域2側の部分的領域に、キャリア寿命がn型のドリフト層5aよりも高い(すなわち、長い)高キャリア寿命領域12aを備える。
また、SiC-RC-IGBT100は、FWD領域におけるn型のドリフト層5b内のp型のアノード領域6b側の部分的領域に、キャリア寿命がn型のドリフト層5bよりも高い(すなわち、長い)高キャリア寿命領域12bを備える。
n型のドリフト層5aの不純物濃度は、たとえば、1×1013cm-3以上、かつ、1×1015cm-3以下である。また、n型のドリフト層5aの厚み(すなわち、半導体装置の厚み方向の長さ)は、たとえば、100μm以上、かつ、300μm以下の範囲内である。
また、n型のドリフト層5bの不純物濃度は、たとえば、1×1013cm-3以上、かつ、1×1015cm-3以下である。また、n型のドリフト層5bの厚み(すなわち、半導体装置の厚み方向の長さ)は、たとえば、100μm以上、かつ、300μm以下の範囲内である。
ここで、n型のドリフト層5aの厚みとは、p型のベース領域6aの底部からp型のコレクタ領域2の上面までの距離を指す。
また、n型のドリフト層5bの厚みとは、p型のアノード領域6bの底部からn型のカソード領域3の上面までの距離を指す。
n型のドリフト層5aの厚みおよびn型のドリフト層5bの厚みをそれぞれ100μm以上とする理由は、これらの層の厚みが半導体装置の耐圧性能に資するためである。
たとえば、耐圧13kVを確保するためには、これらの層の不純物濃度を、たとえば、2×1014cm-3とし、これらの層の厚みを、たとえば、100μmとすることができる。また、耐圧27kVを確保するためには、これらの層の不純物濃度を、たとえば、1×1014cm-3とし、これらの層の厚みを、たとえば、250μmとすることができる。
また、便宜上、IGBT領域におけるn型のドリフト層5aと、FWD領域におけるn型のドリフト層5bとを分けているが、IGBT領域とFWD領域とは同一の半導体基板内に形成されるので、基本的には、n型のドリフト層5aとn型のドリフト層5bとは、不純物濃度および厚みが同一である。
また、n型のドリフト層5aの下面、および、n型のドリフト層5bの下面に、n型のフィールドストップ層(field stop層、すなわち、FS層)が形成されていてもよい。
FS層によって、半導体装置のオフ動作時に、n型のドリフト層5aおよびn型のドリフト層5bにおいて伸展する空乏層を確実に停止させることができる。
なお、FS層の不純物濃度は、たとえば、1×1016cm-3以上、かつ、1×1018cm-3以下である。また、FS層の厚みは、たとえば、0.1μm以上、かつ、10μm以下の範囲内である。
またFS層は、半導体装置のオフ動作時に、n型のドリフト層5aおよびn型のドリフト層5bにおいて伸展する空乏層を確実に停止する層として機能する必要がある。
たとえば、耐圧13kVを確保するために、n型のドリフト層5aおよびn型のドリフト層5bの不純物濃度を2×1014cm-3とし、n型のドリフト層5aおよびn型のドリフト層5bの厚みを100μmとした場合には、FS層の不純物濃度をたとえば、7×1016cm-3とし、FS層の厚みをたとえば、2μmとすることができる。
すなわち、FS層の不純物濃度は、n型のドリフト層5aの不純物濃度およびn型のドリフト層5bの不純物濃度よりも高い。
また、FS層の不純物濃度は、半導体装置の厚み方向で一定とする「ボックスプロファイル」であってもよく、半導体装置の厚み方向で勾配を有する「傾斜(またはグラディエント)プロファイル」であってもよい。
また、n型のドリフト層5aの不純物濃度およびn型のドリフト層5bの不純物濃度が高い、または、n型のドリフト層5aの厚みおよびn型のドリフト層5bの厚みが厚く、半導体装置のオフ動作時にn型のドリフト層5aおよびn型のドリフト層5bにおいて伸展する空乏層を停止する必要がない場合には、FS層は形成されなくともよい。
すなわち、図2に例が示されるように、n型のドリフト層5aの下面にp型のコレクタ領域2が接触し、また、n型のドリフト層5bの下面にn型のカソード領域3が接触していてもよい。
IGBT領域においては、n型のドリフト層5aの下面に接触して、p型のコレクタ領域2が形成されている。
p型のコレクタ領域2の不純物濃度は、たとえば、1×1018cm-3以上、かつ、1×1021cm-3以下である。また、p型のコレクタ領域2の厚みは、たとえば、0.1μm以上、かつ、3μm以下の範囲内である。
n型のドリフト層5aの表層には、p型のベース領域6aと、n型のエミッタ領域7と、p型のベースコンタクト領域8aとが形成されている。
p型のベース領域6aの不純物濃度は、たとえば、1×1017cm-3以上、かつ、1×1019cm-3以下の範囲内である。
n型のエミッタ領域7の不純物濃度は、たとえば、1×1018cm-3以上、かつ、1×1020cm-3以下の範囲内である。
p型のベースコンタクト領域8aの不純物濃度は、たとえば、1×1019cm-3以上、かつ、1×1021cm-3以下の範囲内である。
また、p型のベース領域6aの不純物濃度、n型のエミッタ領域7の不純物濃度、および、p型のベースコンタクト領域8aの不純物濃度は、半導体装置の厚み方向で一定とする「ボックスプロファイル」であってもよく、半導体装置の厚み方向で勾配を有する「傾斜(またはグラディエント)プロファイル」または「レトログレードプロファイル」であってもよい。
p型のベース領域6aの厚みは、たとえば、0.5μm以上、かつ、3μm以下の範囲内である。
n型のエミッタ領域7の厚みは、たとえば、0.2μm以上、かつ、1μm以下の範囲内である。
p型のベースコンタクト領域8aの厚みは、たとえば、0.2μm以上、かつ、1μm以下の範囲内である。
また、ゲート電極9は、絶縁膜10を介することで、p型のベース領域6aから離間して形成されている。
FWD領域においては、n型のドリフト層5bの下面に接触して、n型のカソード領域3が形成されている。
n型のカソード領域3の不純物濃度は、たとえば、1×1018cm-3以上、かつ、1×1021cm-3以下の範囲内である。また、n型のカソード領域3の厚みは、たとえば、0.1μm以上、かつ、3μm以下の範囲内である。
n型のドリフト層5bの表層には、p型のアノード領域6bと、p型のアノードコンタクト領域8bとが形成されている。
p型のアノード領域6bの不純物濃度は、たとえば、1×1017cm-3以上、かつ、1×1019cm-3以下の範囲内である。
p型のアノードコンタクト領域8bの不純物濃度は、たとえば、1×1019cm-3以上、かつ、1×1021cm-3以下の範囲内である。
また、p型のアノード領域6bの不純物濃度およびp型のアノードコンタクト領域8bの不純物濃度は、半導体装置の厚み方向で一定とする「ボックスプロファイル」であってもよく、半導体装置の厚み方向で勾配を有する「傾斜(またはグラディエント)プロファイル」または「レトログレードプロファイル」であってもよい。
p型のアノード領域6bの厚みは、たとえば、0.5μm以上、かつ、3μm以下の範囲内である。
p型のアノードコンタクト領域8bの厚みは、たとえば、0.2μm以上、かつ、1μm以下の範囲内であることが望ましい。
エミッタ電極11は、n型のエミッタ領域7、p型のベースコンタクト領域8aおよびp型のアノードコンタクト領域8bとの間でオーミック接触しており、かつ、絶縁膜10を介することで、ゲート電極9から離間して形成されている。
なお、SiC-RC-IGBT100では、FWD領域にもゲート電極9が形成されているが、FWD領域には本来チャネルを形成する必要がないので、FWD領域にはゲート電極9を形成しなくてもよい。
FWD領域におけるゲート電極9を省略することによって、容量成分を低減することができる。そのため、FWDの高速化を図ることができる。
SiC-RC-IGBT100の下面には、p型のコレクタ領域2およびn型のカソード領域3との間でオーミック接触するコレクタ電極1が形成されている。
さらに、IGBT領域におけるn型のドリフト層5a内のp型のコレクタ領域2側の部分的領域には、高キャリア寿命領域12aが形成されている。また、FWD領域におけるn型のドリフト層5b内のp型のアノード領域6b側の部分的領域には、高キャリア寿命領域12bが形成されている。
高キャリア寿命領域12aはn型のドリフト層5aの一部であるため、導電型または不純物濃度は、n型のドリフト層5aと同一である。
同様に、高キャリア寿命領域12bはn型のドリフト層5bの一部であるため、導電型または不純物濃度は、n型のドリフト層5bと同一である。
高キャリア寿命領域12a内のキャリア寿命は、n型のドリフト層5aよりも一桁以上高く、たとえば、3μs以上、かつ、50μs以下の範囲内である。一方、n型のドリフト層5a内のキャリア寿命は、たとえば、1μs以下である。
同様に、高キャリア寿命領域12b内のキャリア寿命は、n型のドリフト層5bよりも一桁以上高く、たとえば、3μs以上、かつ、50μs以下の範囲内である。一方、n型のドリフト層5b内のキャリア寿命は、たとえば、1μs以下である。
さらに、高キャリア寿命領域12a内のキャリア寿命、および、高キャリア寿命領域12b内のキャリア寿命は、ドリフト層の厚みが大きいほど(すなわち、半導体装置の耐圧性能が高いほど)長くすることが望ましい。
より具体的には、たとえば、ドリフト層の厚みが100μmの場合には3μs以上、ドリフト層の厚みが250μmの場合には20μs以上、などとする。
この理由は、ドリフト層の厚みが大きいほど、十分な伝導度変調効果を得るために長いキャリア寿命が必要になるからである。
キャリア寿命は、たとえば、microwave photo conductivity decay(μ-PCD)法、photo luminescence(PL)法、または、free carrier absorption(FCA)法などによって測定することができる。
また、IGBT領域においては、高キャリア寿命領域12aの厚みがn型のドリフト層5aの厚みに近づくほど通電能力が向上し、かつ、ターンオフ損失が増大する。また、FWD領域においては、高キャリア寿命領域12bの厚みがn型のドリフト層5bの厚みに近づくほど通電能力が向上し、かつ、リカバリー損失が増大する。そのため、IGBTおよびFWDにそれぞれ要求される通電能力に応じて、高キャリア寿命領域の厚みが適宜選択される。
また、高キャリア寿命領域12aと高キャリア寿命領域12bとは、IGBT領域とFWD領域との間の境界で接触していてもよく、また、離間していてもよい。
本実施の形態では、高キャリア寿命領域12aと高キャリア寿命領域12bとが、IGBT領域とFWD領域との間の境界において互いに離間する場合の例が示されている。
IGBTのターンオフ損失またはFWDのリカバリー損失を低減する観点からは、高キャリア寿命領域12aと高キャリア寿命領域12bとが離間していることが望ましい。その理由を以下に説明する。
IGBT領域のターンオフ損失、および、FWDのリカバリー損失を低減するためには、IGBT領域のターンオフ時、および、FWD領域のリカバリー時、すなわち、電流導通状態から高電圧保持状態への遷移期間において、高キャリア寿命領域内に蓄積された少数キャリアを速やかに除去する必要がある。
そのためには、IGBT領域に蓄積された少数キャリアを、同じIGBT領域のp型のベースコンタクト領域8aを通じてエミッタ電極11へ排出し、FWD領域に蓄積された少数キャリアを、同じFWD領域のp型のアノードコンタクト領域8bを通じてエミッタ電極11へ排出する必要がある。なお、遷移期間においては、IGBT領域とFWD領域との間で少数キャリアが移動することを抑制する必要がある。
ここで、例としてIGBT領域がターンオフする状況を考えてみる。高キャリア寿命領域12aと高キャリア寿命領域12bとが、IGBT領域とFWD領域との間の境界で互いに接触している場合、IGBT領域に蓄積された少数キャリアが、FWD領域のp型のアノードコンタクト領域8bを通じて排出される経路が形成されることになる。そのため、蓄積された少数キャリアを効率的に除去することができない。
一方、高キャリア寿命領域12aと高キャリア寿命領域12bとが、IGBT領域とFWD領域との間の境界で離間している場合、IGBT領域に蓄積された少数キャリアは、同じIGBT領域のp型のベースコンタクト領域8aを通じてのみ排出されることになる。そのため、蓄積された少数キャリアを効率的に除去することができ、結果としてIGBT領域のターンオフ損失が低減する。
したがって、高キャリア寿命領域12aと高キャリア寿命領域12bとを、IGBT領域とFWD領域との間の境界で離間させることが望ましい。
また、遷移期間において、IGBT領域とFWD領域との間で少数キャリアが移動することを確実に抑制するためには、高キャリア寿命領域12aと高キャリア寿命領域12bとの間の間隔は、少なくともn型のドリフト層5aの厚み以上、または、n型のドリフト層5bの厚み以上であることが望ましい。
図3、図4、図5および図6は、図2における電極および絶縁膜の図示を省略した場合の平面図である。すなわち、図3、図4、図5および図6それぞれにおけるX2-X2’断面は、図2に相当する。
図3、図4、図5および図6は、単位セルの配置例として4種類の例を示すものであり、図3が格子状に、図4が櫛状に、図5が梯子状に、図6がストライプ状に単位セルを配置する場合をそれぞれ示している。
なお、図3、図4、図5および図6では、IGBT領域およびFWD領域がともにセル配置が同じである例が示されているが、IGBT領域とFWD領域とでセル配置が異なっていてもよく、たとえば、IGBT領域のセル配置がストライプ状であり、FWD領域のセル配置が櫛状であってもよい。
<半導体装置の製造方法について>
次に、図7から図17を参照しつつ、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の製造方法を説明する。なお、図7、図8、図9、図10、図11、図12、図15、図16および図17は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
次に、図7から図17を参照しつつ、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の製造方法を説明する。なお、図7、図8、図9、図10、図11、図12、図15、図16および図17は、本実施の形態に関する半導体装置の製造工程の例を示す断面図である。
まず、図7に例が示されるように、n型のSiC支持基板0の上面に、n型のドリフト層5をエピタキシャル成長法によって形成する。
ここで、n型のSiC支持基板0とn型のドリフト層5との間に、n型のドリフト層5よりも不純物濃度の高いn型またはp型のバッファ層が形成されてもよい。
このような構成によれば、n型のSiC支持基板0に含まれる結晶欠陥であるbasal plane dislocation(BPD)を、当該バッファ層でthreading edge dislocation(TED)に転換することができるため、BPDを含まない、または、BPDの密度が極めて小さいn型のドリフト層5を形成することができる。
次に、n型のSiC支持基板0の下面を、研削(グラインディング)、研磨(ポリッシング)、化学的機械研磨(chemical mechanical polishing:CMP)、反応性イオンエッチング(reactive ion etching:RIE)、または、これらの方法の組み合わせ、または、その他の方法によって加工し、n型のSiC支持基板0を除去する。
これによって、図8に例が示されるように、n型のSiC支持基板0が除去されて、n型のドリフト層5の下面が露出する。なお、n型のドリフト層5の厚みは、加工処理の前後で同じであってもよく、異なっていてもよい。
次に、n型のドリフト層5の上面の部分的な領域に対してイオン注入処理を施す。これによって、図9に例が示されるように、n型のドリフト層5の上面の表層に、p型のベース領域6aと、n型のエミッタ領域7と、p型のベースコンタクト領域8aと、p型のアノード領域6bと、p型のアノードコンタクト領域8bとが形成される。
p型のベース領域6aおよびp型のアノード領域6b、または、p型のベースコンタクト領域8aおよびp型のアノードコンタクト領域8bは、それぞれ同じタイミングで形成されてもよく、異なるタイミングで形成されてもよい。
当該イオン注入処理は、単一注入エネルギーで行ってもよく、段階的に注入エネルギーを、たとえば、高いエネルギーから低いエネルギーへと変化させながら行ってもよい。
また、当該イオン注入処理は、所定の領域にイオン注入を施すために、注入マスクを介して行う。注入マスクとしては、たとえば、写真製版用のフォトレジストまたは酸化膜を用いる。
当該イオン注入処理に用いられる不純物元素としては、n型を実現するためには、たとえば、リンまたは窒素などが挙げられ、p型を実現するためには、たとえば、アルミニウムまたはボロンなどが挙げられる。
なお、上記イオン注入処理に際しては、その一部またはすべての処理を、n型のドリフト層5の温度を、たとえば、10℃以上、かつ、1000℃以下、より望ましくは、100℃以上、かつ、600℃以下の範囲内に設定して行う。これによって、イオン注入時に発生する結晶欠陥(注入欠陥)をある程度回復させることができるという効果が得られる。
次に、n型のドリフト層5の下面の部分的な領域に対してイオン注入処理を施す。これによって、図10に例が示されるように、p型のコレクタ領域2、および、n型のカソード領域3が形成される。
ここで、便宜上、p型のコレクタ領域2が形成されている側の領域をIGBT領域とし、n型のカソード領域3が形成されている側の領域をFWD領域とし、IGBT領域におけるドリフト層をn型のドリフト層5aとし、FWD領域におけるドリフト層をn型のドリフト層5bとする。
なお、本実施の形態では、p型のコレクタ領域2、および、n型のカソード領域3がイオン注入によって形成される場合が説明されたが、これらの一方または両方がエピタキシャル成長によって形成してもよい。
エピタキシャル成長するタイミングは、n型のSiC支持基板0の加工(除去)前であっても加工(除去)後であってもよく、適宜に変更が可能である。
また、p型のコレクタ領域2およびn型のカソード領域3と、n型のドリフト層5との間に、n型のFS層が形成されてもよい。
次に、n型のドリフト層5aの下面の部分的な領域およびn型のドリフト層5bの上面の部分的な領域に対して、それぞれ格子間炭素誘起イオン注入処理を施す。
当該処理は、単一注入エネルギーで行ってもよく、段階的に注入エネルギーを、たとえば、高いエネルギーから低いエネルギーへと変化させながら行ってもよい。
格子間炭素誘起イオンとしては、たとえば、炭素、珪素、水素またはヘリウムなどが挙げられる。本実施の形態では、n型のドリフト層5aの下面の部分的な領域およびn型のドリフト層5bの上面の部分的な領域に対して、格子間炭素誘起イオンとして炭素イオンを注入する場合を説明する。
炭素イオン注入処理によって、図11に例が示されるように、余剰な格子間炭素原子が存在する領域(余剰格子間炭素含有領域12)が形成される。当該炭素イオン注入処理におけるイオン注入ドーズ量は、たとえば、1×1013cm-2以上、かつ、1×1016cm-2以下の範囲内である。また、当該炭素イオン注入処理における注入エネルギーは、たとえば、10keV以上、かつ、10MeV以下の範囲内である。アノード領域およびコレクタ領域を形成するための注入エネルギーを超えるエネルギーであることが望ましい。
これによって、余剰格子間炭素含有領域12をn型のドリフト層5aの内部およびn型のドリフト層5bの内部(それぞれ、pn接合部よりも内側)に形成することができる。
また、当該炭素イオン注入処理を施す領域は、IGBT領域とFWD領域との間の境界からある程度間隔を空けることが望ましい。具体的には、n型のドリフト層5aの厚みまたはn型のドリフト層5bの厚みよりも大きい間隔を空けることが望ましい。
また、当該炭素イオン注入処理におけるn型のドリフト層5aおよびn型のドリフト層5bの温度は、たとえば、10℃以上、かつ、1000℃以下の範囲内であり、500℃以上、かつ、800℃以下の範囲内であることが望ましい。
当該炭素イオン注入処理におけるイオン注入ドーズ量または注入エネルギーは、n型のドリフト層5aの下面の部分的な領域およびn型のドリフト層5bの上面の部分的な領域で同じであってもよく、異なっていてもよい。
次に、余剰格子間炭素含有領域12を含むn型のドリフト層5aおよびn型のドリフト層5bに対して加熱処理を施す。当該加熱処理の温度は、たとえば、1400℃以上、かつ、1800℃以下の範囲内であり、1650℃以下であることが望ましい。
これによって、p型のベース領域6a、n型のエミッタ領域7、p型のベースコンタクト領域8a、p型のコレクタ領域2、p型のアノード領域6b、p型のアノードコンタクト領域8b、および、n型のカソード領域3における不純物元素(ドーパント)が活性化されるとともに、余剰な格子間炭素原子がn型のドリフト層の内部に拡散し、p型のコレクタ領域2とn型のドリフト層5aとの間の界面、p型のアノード領域6bとn型のドリフト層5bとの間の界面、すなわち、pn接合部の注入欠陥と結合され、さらに、n型のドリフト層に存在するZ1/2センターと結合する。
余剰格子間炭素含有領域12は、n型のドリフト層の内部(pn接合部よりも内側)に形成されているので、p型のコレクタ領域2内またはp型のアノード領域6b内の注入欠陥ではなく、pn接合部の注入欠陥と効率的に結合される。
これによって、図12に例が示されるように、IGBT領域におけるn型のドリフト層5a内のp型のコレクタ領域2側の部分的領域に、n型のドリフト層5aよりもキャリア寿命が長い、高キャリア寿命領域12aが形成される。
また、FWD領域におけるn型のドリフト層5b内のp型のアノード領域6b側の部分的領域に、n型のドリフト層5bよりもキャリア寿命が長い、高キャリア寿命領域12bが形成される。
ここで、Z1/2センターとは、SiC結晶中の炭素空孔が関連する点欠陥のことを指す。Z1/2センターが、SiCにおいてライフタイムキラー(キャリア再結合中心)となることは、一般的によく知られている事実である。
Z1/2センターの密度が高くなるとSiC中のキャリア寿命が短くなって、電流通電状態での伝導度変調効果が促進されず、オン電圧の低い半導体装置が得られない。長いキャリア寿命を得るという観点からは、Z1/2センターの密度は低いほど好ましい。たとえば、高キャリア寿命領域12a内および高キャリア寿命領域12b内のキャリア寿命を3μs以上とする場合は、Z1/2センターの密度は、たとえば、5×1011cm-3以下である。Z1/2センターの密度は、たとえば、deep level transient spectroscopy(DLTS)法、または、iso-thermal capacitance transient spectroscopy(ICTS)法などによって測定することができる。
また、高キャリア寿命領域12aの厚みおよび高キャリア寿命領域12bの厚みは、当該加熱処理の条件を調整することで適宜選択が可能である。たとえば、高キャリア寿命領域12aの厚みおよび高キャリア寿命領域12bの厚みを100μmとする場合は、当該加熱処理の温度を1600℃、加熱処理の時間を30分などとすることができる。
高キャリア寿命領域12aの厚みおよび高キャリア寿命領域12bの厚みを適宜選択し、IGBT領域のベース領域側、および、FWD領域のカソード領域側にキャリア寿命の低いドリフト層を残存させることによって、IGBTの通電能力およびターンオフ特性、および、FWDの通電能力およびリカバリー特性を調整することができる。
図13は、図12のIGBT領域のZa-Za’断面におけるキャリア寿命分布の例を示す図である。また、図14は、図12のFWD領域のZb-Zb’断面におけるキャリア寿命分布の例を示す図である。
図13に例が示されるように、高キャリア寿命領域12aのキャリア寿命は、p型のコレクタ領域2側(下面側)に向かうほど長い。
また、図14に例が示されるように、高キャリア寿命領域12bのキャリア寿命は、p型のアノード領域6b側(上面側)に向かうほど長い。
すなわち、炭素イオン注入処理が施された面に近いほどキャリア寿命が長く、遠ざかるほどキャリア寿命が短い。これは、余剰な格子間炭素原子が、拡散によってライフタイムキラーであるZ1/2センターと結合することに起因している。
また、図13および図14では簡便化のために、それぞれの領域の境界でキャリア寿命が不連続的に変化する例が示されたが、キャリア寿命が連続的に変化していてもよい。
なお、本実施の形態では、p型のコレクタ領域2またはn型のカソード領域3などを形成するためのドーパントのイオン注入処理の後に炭素イオン注入処理を施す例が示されたが、当該炭素イオン注入処理を施すタイミングは、n型のドリフト層に対する加熱処理を施す前であれば適宜に変更が可能である。たとえば、n型のSiC支持基板0の加工(除去)後に炭素イオン注入処理を施してから、各種ドーパントのイオン注入処理を施してもよい。
また、本実施の形態では、pn接合部の近傍における注入欠陥、および、n型のドリフト層におけるZ1/2センター密度を低減するために、炭素イオン注入処理および加熱処理を施す方法が説明されたが、n型のドリフト層の上面および下面の少なくとも一方を熱酸化することによって、熱酸化の過程で生じる余剰な格子間炭素原子をn型のドリフト層の内部に拡散させる方法を用いてもよい。
次に、これらを酸素雰囲気中で熱酸化することで、ゲート絶縁膜となる絶縁膜10Aを形成する。絶縁膜10Aの厚みは、たとえば、10nm以上、かつ、100nm以下の範囲内である。
当該熱酸化において、p型のコレクタ領域2およびn型のカソード領域3が熱酸化されることを防止するために、これらが露出している面をtetra ethyl ortho silicate(TEOS)膜などの堆積酸化膜などで保護してもよい。
本実施の形態では、ゲート絶縁膜としてSiCの熱酸化膜を用いたが、高温シリコン酸化膜(high temperature oxide、すなわち、HTO)、アルミニウム酸化膜(Al2O3)、または、ハフニウム酸化膜(Hf2O3)などの各種堆積膜をゲート絶縁膜として用いてもよい。
続いて、絶縁膜10Aの上面における部分的な領域に、堆積膜としてゲート電極9を形成する。ゲート電極の材料としては、たとえば、poly-Siが用いられる。
これによって、図15に例が示されるように、絶縁膜10Aを介することでp型のベース領域6aから離間するゲート電極9が形成される。
続いて、ゲート電極9の一部および絶縁膜10Aの一部を除去し、ゲート電極9の上面および測面に、堆積膜として層間絶縁膜となる絶縁膜10を形成した後、絶縁膜10を覆うエミッタ電極11を形成する。
絶縁膜10としては、たとえば、TEOSなどを用いる。エミッタ電極11は、たとえば、アルミニウム、チタン、ニッケル、金、銀、銅、または、それらの合金、または、それらの積層構造からなる。エミッタ電極11は、たとえば、電子ビーム蒸着法またはスパッタ法などを用いて形成される。
これによって、図16に例が示されるように、絶縁膜10を介することでゲート電極9から離間するエミッタ電極11が形成される。
エミッタ電極11は、n型のエミッタ領域7、p型のベースコンタクト領域8aおよびp型のアノードコンタクト領域8bとオーミック接触する。
最後に、p型のコレクタ領域2、および、n型のカソード領域3の露出面に、コレクタ電極1を形成する。これによって、図17に例が示されるように、エミッタ電極11が形成される上面とは反対側の下面にコレクタ電極1が形成される。
コレクタ電極1の材料および形成方法は、エミッタ電極11と同様である。コレクタ電極1は、p型のコレクタ領域2、および、n型のカソード領域3とオーミック接触する。
本実施の形態に記載された半導体装置および半導体装置の製造方法によれば、IGBT領域におけるn型のドリフト層5a内のp型のコレクタ領域2側に高キャリア寿命領域12aを備えており、また、FWD領域におけるn型のドリフト層5b内のp型のアノード領域6b側に、高キャリア寿命領域12bを備えている。
そのため、IGBT領域におけるp型のコレクタ領域2からn型のドリフト層5aへの少数キャリア注入効率、および、FWD領域におけるp型のアノード領域6bからn型のドリフト層5bへの少数キャリア注入効率を向上させることができる。その結果、SiC-RC-IGBTの通電能力を向上することができる。
さらに、IGBT領域におけるp型のベース領域6a側(上面側)、および、FWD領域におけるn型のカソード領域3側(下面側)に、キャリア寿命が低いn型のドリフト層が残存しているので、IGBT領域のターンオフ損失の低減、および、FWD領域のリカバリー損失の低減を実現することができる。すなわち、通電能力の向上と、ターンオフ損失の低減と、リカバリー損失の低減とを両立するSiC-RC-IGBTを実現することができる。
<第2の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図18は、本実施の形態に関する半導体装置(具体的には、トレンチゲート型のSiC-RC-IGBT)の構成の例を概略的に示す断面図である。図18に例が示されるように、本実施の形態に関する半導体装置は、第1の実施の形態における半導体装置と構成が類似している。したがって、本実施の形態では、特に、第1の実施の形態における半導体装置の構成と異なる部分について説明する。
図18は、本実施の形態に関する半導体装置(具体的には、トレンチゲート型のSiC-RC-IGBT)の構成の例を概略的に示す断面図である。図18に例が示されるように、本実施の形態に関する半導体装置は、第1の実施の形態における半導体装置と構成が類似している。したがって、本実施の形態では、特に、第1の実施の形態における半導体装置の構成と異なる部分について説明する。
図18に例が示されるように、SiC-RC-IGBT200のIGBT領域には、n型のドリフト層5aと、p型のコレクタ領域2と、n型のドリフト層5aの表層に選択的に形成されたp型のベース領域60aと、p型のベース領域60aの表層に選択的に形成されたn型のエミッタ領域70と、n型のエミッタ領域70の上面からp型のベース領域60a内に達して形成されたp型のベースコンタクト領域80aと、n型のエミッタ領域70の上面からp型のベース領域60aを貫通してn型のドリフト層5aに至るトレンチ2000と、トレンチ2000の内壁に形成されたゲート絶縁膜10Bと、トレンチ2000内のゲート絶縁膜10Bに囲まれる領域に形成されたゲート電極90と、n型のエミッタ領域70の上面の一部とゲート電極90の上面とを覆って形成される層間絶縁膜10Cが備えられる。
また、図18に例が示されるように、SiC-RC-IGBT200のFWD領域には、n型のドリフト層5bと、n型のカソード領域3と、n型のドリフト層5bの表層に選択的に形成されたp型のアノード領域60bと、p型のアノード領域60bの表層に選択的に形成されたp型のアノードコンタクト領域80bと、p型のアノード領域60bの上面からp型のアノード領域60bを貫通するトレンチ2000と、トレンチ2000の内壁に形成されたゲート絶縁膜10Bと、トレンチ2000内のゲート絶縁膜10Bに囲まれる領域に形成されたゲート電極90と、p型のアノード領域60bの上面の一部とゲート電極90の上面とを覆って形成される層間絶縁膜10Cが備えられる。
また、SiC-RC-IGBT200は、n型のエミッタ領域70、p型のベースコンタクト領域80aおよびp型のアノードコンタクト領域80bに接続されたエミッタ電極110と、p型のコレクタ領域2およびn型のカソード領域3に接続されたコレクタ電極1とを備える。
また、SiC-RC-IGBT200は、IGBT領域におけるn型のドリフト層5a内のp型のコレクタ領域2側の部分的領域に、キャリア寿命がn型のドリフト層5aよりも高い(すなわち、長い)高キャリア寿命領域12aを備える。
また、SiC-RC-IGBT200は、FWD領域におけるn型のドリフト層5b内のp型のアノード領域60b側の部分的領域に、キャリア寿命がn型のドリフト層5bよりも高い(すなわち、長い)高キャリア寿命領域12bを備える。
本実施の形態に記載された半導体装置によれば、トレンチ型のゲート構造を備えているので、第1の実施の形態に記載された半導体装置と比べて、セルピッチ(すなわち、単位セル同士の間の距離)が縮小されるため、単位セルの面積に占めるチャネル幅の割合、すなわち、チャネル幅密度が向上する。したがって、チャネル抵抗成分が低減され、SiC-RC-IGBTの通電能力を向上させることができる。
<第3の実施の形態>
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
図19は、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の構成の例を概略的に示す断面図である。図19に例が示されるように、本実施の形態に関する半導体装置は、第1の実施の形態における半導体装置と構成が類似している。したがって、本実施の形態では、特に、第1の実施の形態における半導体装置の構成と異なる部分について説明する。
図19に例が示されるように、SiC-RC-IGBT300のIGBT領域には、n型のドリフト層5aと、p型のコレクタ領域2と、n型のドリフト層5aの表層に選択的に形成されたn型のキャリア蓄積層13と、n型のキャリア蓄積層13の表層に選択的に形成されたp型のベース領域6aと、n型のエミッタ領域7と、p型のベースコンタクト領域8aと、n型のエミッタ領域7とn型のキャリア蓄積層13とに挟まれたp型のベース領域6aの上面に形成された絶縁膜10と、絶縁膜10の上面に形成されたゲート電極9とが備えられる。
また、図19に例が示されるように、SiC-RC-IGBT300のFWD領域には、n型のドリフト層5bと、n型のカソード領域3と、p型のアノード領域6bと、p型のアノードコンタクト領域8bと、絶縁膜10と、ゲート電極9とが備えられる。
また、SiC-RC-IGBT300は、エミッタ電極11と、コレクタ電極1とを備える。また、SiC-RC-IGBT300は、高キャリア寿命領域12aと、高キャリア寿命領域12bとを備える。
n型のキャリア蓄積層13の不純物濃度は、たとえば、1×1015cm-3以上、かつ、1×1017cm-3以下の範囲内であり、n型のドリフト層5aの不純物濃度よりも高いことが望ましい。
また、n型のキャリア蓄積層13の厚みは、たとえば、0.1μm以上、かつ、3μm以下の範囲内であり、p型のベース領域6aの厚みよりも厚いことが望ましい。
キャリア蓄積層はイオン注入法によって形成されてもよく、エピタキシャル成長法およびエッチング技術を用いて形成されてもよい。
本実施の形態に記載された半導体装置によれば、IGBT領域におけるn型のドリフト層5aの表層に、n型のドリフト層5aの不純物濃度よりも高いn型のキャリア蓄積層13が形成される。よって、IGBTの電流導通状態において、p型のコレクタ領域2から注入された少数キャリアを、n型のドリフト層5a内に留める(すなわち、p型のベース領域6aを通じてエミッタ電極11に抜ける少数キャリアを低減する)ことができる。
したがって、n型のドリフト層5aにおけるエミッタ側の少数キャリア濃度を高めることができるので、IGBTの通電能力を向上することができる。
なお、図19では、n型のキャリア蓄積層13がIGBT領域のみに形成される場合が示されたが、図20に例が示されるように、n型のキャリア蓄積層13がFWD領域にも形成されてもよい。
図20は、本実施の形態に関する半導体装置(具体的には、プレーナゲート型のSiC-RC-IGBT)の構成の他の例を概略的に示す断面図である。
図20に例が示されるように、SiC-RC-IGBT400のIGBT領域には、n型のドリフト層5aと、p型のコレクタ領域2と、n型のドリフト層5aの表層に選択的に形成されたn型のキャリア蓄積層13と、n型のキャリア蓄積層13の表層に選択的に形成されたp型のベース領域6aと、n型のエミッタ領域7と、p型のベースコンタクト領域8aと、n型のエミッタ領域7とn型のキャリア蓄積層13とに挟まれたp型のベース領域6aの上面に形成された絶縁膜10と、絶縁膜10の上面に形成されたゲート電極9とが備えられる。
また、図20に例が示されるように、SiC-RC-IGBT400のFWD領域には、n型のドリフト層5bと、n型のカソード領域3と、n型のドリフト層5bの表層に選択的に形成されたn型のキャリア蓄積層13と、n型のキャリア蓄積層13の表層に選択的に形成されたp型のアノード領域6bと、p型のアノードコンタクト領域8bと、絶縁膜10と、ゲート電極9とが備えられる。
また、SiC-RC-IGBT400は、エミッタ電極11と、コレクタ電極1とを備える。また、SiC-RC-IGBT400は、高キャリア寿命領域12aと、高キャリア寿命領域12bとを備える。
<以上に記載された実施の形態によって生じる効果について>
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置において、IGBTは、第1の導電型(n型)の第1のドリフト層と、第2の導電型(p型)のコレクタ領域2と、p型のベース領域6aと、n型のエミッタ領域7と、絶縁膜10と、ゲート電極9と、第1の高キャリア寿命領域とを備える。ここで、第1のドリフト層は、たとえば、n型のドリフト層5aに対応するものである。また、第1の高キャリア寿命領域は、たとえば、高キャリア寿命領域12aに対応するものである。p型のコレクタ領域2は、n型のドリフト層5aの下面に形成される。p型のベース領域6aは、n型のドリフト層5aの表層に選択的に形成される。n型のエミッタ領域7は、p型のベース領域6aの表層に選択的に形成される。絶縁膜10は、n型のエミッタ領域7とn型のドリフト層5aとに挟まれるp型のベース領域6aに接触する。ゲート電極9は、絶縁膜10に接触する。高キャリア寿命領域12aは、n型のドリフト層5a内におけるp型のベース領域6aよりもp型のコレクタ領域2に近い位置に形成される。また、高キャリア寿命領域12aは、キャリア寿命がn型のドリフト層5aよりも長い。また、FWDは、n型の第2のドリフト層と、p型のアノード領域6bと、第2の高キャリア寿命領域とを備える。ここで、第2のドリフト層は、たとえば、n型のドリフト層5bに対応するものである。また、第2の高キャリア寿命領域は、たとえば、高キャリア寿命領域12bに対応するものである。p型のアノード領域6bは、n型のドリフト層5bの表層に選択的に形成される。高キャリア寿命領域12bは、n型のドリフト層5b内におけるn型のドリフト層5bの下面よりもp型のアノード領域6bに近い位置に形成される。また、高キャリア寿命領域12bは、キャリア寿命がn型のドリフト層5bよりも長い。また、半導体装置は、エミッタ電極11と、コレクタ電極1とを備える。エミッタ電極11は、n型のエミッタ領域7およびp型のアノード領域6bに接続される。また、コレクタ電極1は、p型のコレクタ領域2およびn型のドリフト層5bに接続される。
このような構成によれば、少数キャリア注入効率を高めることによって通電能力を向上させ、また、ターンオフ損失の低減およびリカバリー損失の低減を実現することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも1つを、上記の構成に適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aのキャリア寿命は、n型のドリフト層5aのキャリア寿命の10倍以上である。このような構成によれば、IGBT領域におけるp型のコレクタ領域2からn型のドリフト層5aへの少数キャリア注入効率が向上するため、SiC-RC-IGBTの通電能力を向上させることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12bのキャリア寿命は、n型のドリフト層5bのキャリア寿命の10倍以上である。このような構成によれば、FWD領域におけるp型のアノード領域6bからn型のドリフト層5bへの少数キャリア注入効率が向上するため、SiC-RC-IGBTの通電能力を向上させることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aのキャリア寿命は3μs以上、かつ、50μs以下であり、かつ、n型のドリフト層5aのキャリア寿命は1μs以下である。このような構成によれば、IGBT領域におけるp型のコレクタ領域2からn型のドリフト層5aへの少数キャリア注入効率が向上するため、SiC-RC-IGBTの通電能力を向上させることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12bのキャリア寿命は3μs以上、かつ、50μs以下であり、かつ、n型のドリフト層5bのキャリア寿命は1μs以下である。このような構成によれば、FWD領域におけるp型のアノード領域6bからn型のドリフト層5bへの少数キャリア注入効率が向上するため、SiC-RC-IGBTの通電能力を向上させることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aと高キャリア寿命領域12bとが、互いに離間する。このような構成によれば、IGBT領域に蓄積された少数キャリアは、同じIGBT領域のp型のベースコンタクト領域8aを通じてのみ排出されることになる。そのため、蓄積された少数キャリアを効率的に除去することができ、結果としてIGBT領域のターンオフ損失が低減する。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aと高キャリア寿命領域12bとの間の距離は、n型のドリフト層5aの厚みまたはn型のドリフト層5bの厚みよりも長い。このような構成によれば、遷移期間において、IGBT領域とFWD領域との間で少数キャリアが移動することを確実に抑制することができる。
また、以上に記載された実施の形態によれば、IGBTは、n型のキャリア蓄積層13を備える。n型のキャリア蓄積層13は、n型のドリフト層5aの表層に選択的に形成される。また、n型のキャリア蓄積層13は、不純物濃度がn型のドリフト層5aよりも高い。そして、p型のベース領域6aは、n型のキャリア蓄積層13の表層に選択的に形成される。また、絶縁膜10は、n型のエミッタ領域7とn型のキャリア蓄積層13とに挟まれるp型のベース領域6aに接触する。このような構成によれば、IGBTの電流導通状態において、p型のコレクタ領域2から注入された少数キャリアを、n型のドリフト層5a内に留めることができる。したがって、n型のドリフト層5aにおけるエミッタ側の少数キャリア濃度を高めることができるので、IGBTの通電能力を向上することができる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、n型のドリフト層を用意する。そして、ドリフト層のIGBTとなる領域における表層にp型のベース領域6aを選択的に形成し、かつ、ドリフト層のFWDとなる領域における表層にp型のアノード領域6bを選択的に形成する。そして、p型のベース領域6aの表層にn型のエミッタ領域7を選択的に形成する。そして、ドリフト層のIGBTとなる領域における下面にp型のコレクタ領域2を形成する。そして、ドリフト層のIGBTとなる領域におけるp型のベース領域6aよりもp型のコレクタ領域2に近い位置に、キャリア寿命がn型のドリフト層5aよりも長い高キャリア寿命領域12aを形成する。そして、ドリフト層のFWDとなる領域におけるn型のドリフト層5bの下面よりもp型のアノード領域6bに近い位置に、キャリア寿命がn型のドリフト層5bよりも長い高キャリア寿命領域12bを形成する。そして、n型のエミッタ領域7とn型のドリフト層5aとに挟まれるp型のベース領域6aに接触する絶縁膜10を形成する。そして、絶縁膜10に接触するゲート電極9を形成する。そして、n型のエミッタ領域7およびp型のアノード領域6bに接続されるエミッタ電極11を形成する。そして、p型のコレクタ領域2およびn型のドリフト層5bに接続されるコレクタ電極1を形成する。
このような構成によれば、少数キャリア注入効率を高めることによって通電能力を向上させ、また、ターンオフ損失の低減およびリカバリー損失の低減を実現することができる。
なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
また、本願明細書に例が示される他の構成のうちの少なくとも1つを、上記の構成に適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aを形成するために、n型のドリフト層のIGBTとなる領域における下面から格子間炭素を誘起するイオンを注入し、さらに、格子間炭素をn型のドリフト層5aに熱拡散させる。このような構成によれば、余剰格子間炭素含有領域12をn型のドリフト層5aの内部(pn接合部よりも内側)に形成することができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12bを形成するために、n型のドリフト層のFWDとなる領域における上面から格子間炭素を誘起するイオンを注入し、さらに、格子間炭素をn型のドリフト層5bに熱拡散させる。このような構成によれば、余剰格子間炭素含有領域12をn型のドリフト層5bの内部(pn接合部よりも内側)に形成することができる。
また、以上に記載された実施の形態によれば、格子間炭素を誘起するイオンは、炭素、珪素、水素またはヘリウムである。このような構成によれば、余剰格子間炭素含有領域12をn型のドリフト層5aの内部およびn型のドリフト層5bの内部に形成することができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12aを形成するために、n型のドリフト層のIGBTとなる領域における下面を熱酸化し、さらに、熱酸化の過程で生じる余剰な格子間炭素をn型のドリフト層5aに拡散させる。このような構成によれば、n型のドリフト層5aの内部に、高キャリア寿命領域12aを形成することができる。
また、以上に記載された実施の形態によれば、高キャリア寿命領域12bを形成するために、n型のドリフト層のFWDとなる領域における上面を熱酸化し、さらに、熱酸化の過程で生じる余剰な格子間炭素をn型のドリフト層5bに拡散させる。このような構成によれば、n型のドリフト層5bの内部に、高キャリア寿命領域12bを形成することができる。
<以上に記載された実施の形態における変形例について>
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの実施の形態における少なくとも1つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「1つ」備えられるものとして記載された構成要素は、「1つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、1つの構成要素が複数の構造物から成る場合と、1つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が1つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
0 n型のSiC支持基板、1 コレクタ電極、2 p型のコレクタ領域、3 n型のカソード領域、5,5a,5b n型のドリフト層、6a,60a p型のベース領域、6b,60b p型のアノード領域、7,70 n型のエミッタ領域、8a,80a p型のベースコンタクト領域、8b,80b p型のアノードコンタクト領域、9,90 ゲート電極、10,10A 絶縁膜、10B ゲート絶縁膜、10C 層間絶縁膜、11,110 エミッタ電極、12 余剰格子間炭素含有領域、12a,12b 高キャリア寿命領域、13 n型のキャリア蓄積層、100,200,300,400 SiC-RC-IGBT、1000 活性領域、1000A IGBT領域、1000B FWD領域、1001 終端領域、2000 トレンチ。
Claims (14)
- IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置であり、
前記IGBTは、
第1の導電型の第1のドリフト層と、
前記第1のドリフト層の下面における第2の導電型のコレクタ領域と、
前記第1のドリフト層の表層に選択的に形成される第2の導電型のベース領域と、
前記ベース領域の表層に選択的に形成される第1の導電型のエミッタ領域と、
前記エミッタ領域と前記第1のドリフト層とに挟まれる前記ベース領域に接触する絶縁膜と、
前記絶縁膜に接触するゲート電極と、
前記第1のドリフト層内における前記ベース領域よりも前記コレクタ領域に近い位置に形成され、かつ、キャリア寿命が前記第1のドリフト層よりも長い第1の高キャリア寿命領域とを備え、
前記FWDは、
第1の導電型の第2のドリフト層と、
前記第2のドリフト層の下面における第1の導電型のカソード領域と、
前記第2のドリフト層の表層に選択的に形成される第2の導電型のアノード領域と、
前記第2のドリフト層内における前記カソード領域よりも前記アノード領域に近い位置に形成され、かつ、キャリア寿命が前記第2のドリフト層よりも長い第2の高キャリア寿命領域とを備え、
前記エミッタ領域および前記アノード領域に接続されるエミッタ電極と、
前記コレクタ領域および前記カソード領域に接続されるコレクタ電極とをさらに備える、
半導体装置。 - 請求項1に記載の半導体装置であり、
前記第1の高キャリア寿命領域のキャリア寿命は、前記第1のドリフト層のキャリア寿命の10倍以上である、
半導体装置。 - 請求項1または2に記載の半導体装置であり、
前記第2の高キャリア寿命領域のキャリア寿命は、前記第2のドリフト層のキャリア寿命の10倍以上である、
半導体装置。 - 請求項1から3のうちのいずれか1つに記載の半導体装置であり、
前記第1の高キャリア寿命領域のキャリア寿命は3μs以上、かつ、50μs以下であり、かつ、前記第1のドリフト層のキャリア寿命は1μs以下である、
半導体装置。 - 請求項1から4のうちのいずれか1つに記載の半導体装置であり、
前記第2の高キャリア寿命領域のキャリア寿命は3μs以上、かつ、50μs以下であり、かつ、前記第2のドリフト層のキャリア寿命は1μs以下である、
半導体装置。 - 請求項1から5のうちのいずれか1つに記載の半導体装置であり、
前記第1の高キャリア寿命領域と前記第2の高キャリア寿命領域とが、互いに離間する、
半導体装置。 - 請求項6に記載の半導体装置であり、
前記第1の高キャリア寿命領域と前記第2の高キャリア寿命領域との間の距離は、前記第1のドリフト層の厚みまたは前記第2のドリフト層の厚みよりも長い、
半導体装置。 - 請求項1から7のうちのいずれか1つに記載の半導体装置であり、
前記IGBTは、
前記第1のドリフト層の表層に選択的に形成され、かつ、不純物濃度が前記第1のドリフト層よりも高い第1の導電型のキャリア蓄積層をさらに備え、
前記ベース領域は、前記キャリア蓄積層の表層に選択的に形成され、
前記絶縁膜は、前記エミッタ領域と前記キャリア蓄積層とに挟まれる前記ベース領域に接触する、
半導体装置。 - IGBTとFWDとが同一のSiC半導体基板に形成され、かつ、前記IGBTと前記FWDとが逆並列に接続される半導体装置の製造方法であり、
第1の導電型のドリフト層を用意し、
前記ドリフト層の前記IGBTとなる領域における表層に第2の導電型のベース領域を選択的に形成し、かつ、前記ドリフト層の前記FWDとなる領域における表層に第2の導電型のアノード領域を選択的に形成し、
前記ベース領域の表層に第1の導電型のエミッタ領域を選択的に形成し、
前記ドリフト層の前記IGBTとなる領域における下面に第2の導電型のコレクタ領域を形成し、
前記ドリフト層の前記FWDとなる領域における下面に第1の導電型のカソード領域を形成し、
前記ドリフト層の前記IGBTとなる領域における前記ベース領域よりも前記コレクタ領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第1の高キャリア寿命領域を形成し、
前記ドリフト層の前記FWDとなる領域における前記カソード領域よりも前記アノード領域に近い位置に、キャリア寿命が前記ドリフト層よりも長い第2の高キャリア寿命領域を形成し、
前記エミッタ領域と前記ドリフト層とに挟まれる前記ベース領域に接触する絶縁膜を形成し、
前記絶縁膜に接触するゲート電極を形成し、
前記エミッタ領域および前記アノード領域に接続されるエミッタ電極を形成し、
前記コレクタ領域および前記カソード領域に接続されるコレクタ電極を形成する、
半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法であり、
前記第1の高キャリア寿命領域を形成するために、前記ドリフト層の前記IGBTとなる領域における下面から格子間炭素を誘起するイオンを注入し、さらに、前記格子間炭素を前記ドリフト層に熱拡散させる、
半導体装置の製造方法。 - 請求項9または10に記載の半導体装置の製造方法であり、
前記第2の高キャリア寿命領域を形成するために、前記ドリフト層の前記FWDとなる領域における上面から格子間炭素を誘起するイオンを注入し、さらに、前記格子間炭素を前記ドリフト層に熱拡散させる、
半導体装置の製造方法。 - 請求項10または11に記載の半導体装置の製造方法であり、
前記格子間炭素を誘起する前記イオンは、炭素、珪素、水素またはヘリウムである、
半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法であり、
前記第1の高キャリア寿命領域を形成するために、前記ドリフト層の前記IGBTとなる領域における下面を熱酸化し、さらに、前記熱酸化の過程で生じる余剰な格子間炭素を前記ドリフト層に拡散させる、
半導体装置の製造方法。 - 請求項9または13に記載の半導体装置の製造方法であり、
前記第2の高キャリア寿命領域を形成するために、前記ドリフト層の前記FWDとなる領域における上面を熱酸化し、さらに、前記熱酸化の過程で生じる余剰な格子間炭素を前記ドリフト層に拡散させる、
半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/027700 WO2021009801A1 (ja) | 2019-07-12 | 2019-07-12 | 半導体装置、および、半導体装置の製造方法 |
JP2021532561A JP7134358B2 (ja) | 2019-07-12 | 2019-07-12 | 半導体装置、および、半導体装置の製造方法 |
US17/609,783 US20220223583A1 (en) | 2019-07-12 | 2019-07-12 | Semiconductor device, and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2019/027700 WO2021009801A1 (ja) | 2019-07-12 | 2019-07-12 | 半導体装置、および、半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2021009801A1 true WO2021009801A1 (ja) | 2021-01-21 |
Family
ID=74209721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2019/027700 WO2021009801A1 (ja) | 2019-07-12 | 2019-07-12 | 半導体装置、および、半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20220223583A1 (ja) |
JP (1) | JP7134358B2 (ja) |
WO (1) | WO2021009801A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021019157A (ja) * | 2019-07-23 | 2021-02-15 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102019118803A1 (de) * | 2019-07-11 | 2021-01-14 | Infineon Technologies Ag | Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012043891A (ja) * | 2010-08-17 | 2012-03-01 | Denso Corp | 半導体装置 |
JP2013149909A (ja) * | 2012-01-23 | 2013-08-01 | Denso Corp | 半導体装置およびその製造方法 |
JP2013197306A (ja) * | 2012-03-19 | 2013-09-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
WO2015129430A1 (ja) * | 2014-02-28 | 2015-09-03 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5528515B2 (ja) * | 2006-07-28 | 2014-06-25 | 一般財団法人電力中央研究所 | SiCバイポーラ型半導体素子 |
JP6271356B2 (ja) * | 2014-07-07 | 2018-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
WO2016051973A1 (ja) * | 2014-10-03 | 2016-04-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
WO2018092788A1 (ja) * | 2016-11-16 | 2018-05-24 | 富士電機株式会社 | 半導体装置 |
-
2019
- 2019-07-12 WO PCT/JP2019/027700 patent/WO2021009801A1/ja active Application Filing
- 2019-07-12 JP JP2021532561A patent/JP7134358B2/ja active Active
- 2019-07-12 US US17/609,783 patent/US20220223583A1/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012043891A (ja) * | 2010-08-17 | 2012-03-01 | Denso Corp | 半導体装置 |
JP2013149909A (ja) * | 2012-01-23 | 2013-08-01 | Denso Corp | 半導体装置およびその製造方法 |
JP2013197306A (ja) * | 2012-03-19 | 2013-09-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
WO2015129430A1 (ja) * | 2014-02-28 | 2015-09-03 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021019157A (ja) * | 2019-07-23 | 2021-02-15 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
JP7419695B2 (ja) | 2019-07-23 | 2024-01-23 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2021009801A1 (ja) | 2021-12-02 |
JP7134358B2 (ja) | 2022-09-09 |
US20220223583A1 (en) | 2022-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5044117B2 (ja) | 炭化珪素バイポーラ型半導体装置 | |
JP7106881B2 (ja) | 炭化珪素基板および炭化珪素半導体装置 | |
JP6169249B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US10516017B2 (en) | Semiconductor device, and manufacturing method for same | |
US9093362B2 (en) | Semiconductor device and method of manufacturing the same | |
US9559172B2 (en) | Semiconductor device and method of manufacturing the same | |
CN108604600B (zh) | 碳化硅半导体装置及其制造方法 | |
CN109755322B (zh) | 碳化硅mosfet器件及其制备方法 | |
WO2021009801A1 (ja) | 半導体装置、および、半導体装置の製造方法 | |
CN117080269A (zh) | 一种碳化硅mosfet器件及其制备方法 | |
JP2006332199A (ja) | SiC半導体装置 | |
CN111129135B (zh) | 半导体装置 | |
JP4123913B2 (ja) | 半導体装置の製造方法 | |
JP6961088B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JPH0548111A (ja) | 半導体装置およびその製造方法 | |
JP2020004779A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP5310291B2 (ja) | 半導体装置およびその製造方法 | |
CN114447098A (zh) | 半导体装置及半导体装置的制造方法 | |
JP2004247593A (ja) | 半導体装置及びその製造方法 | |
JP5028749B2 (ja) | 半導体装置の製造方法 | |
JP2006237553A (ja) | 半導体装置およびその製造方法 | |
JP7332543B2 (ja) | 半導体装置 | |
JP2003264288A (ja) | 半導体装置 | |
CN112189262A (zh) | 半导体装置 | |
JP3913716B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 19937688 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2021532561 Country of ref document: JP Kind code of ref document: A |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 19937688 Country of ref document: EP Kind code of ref document: A1 |