JP2013140075A - 試験回路および試験装置 - Google Patents

Abstract

【課題】信号波形の劣化をさせずに、低いコストでＥＳＤ保護をする。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに供給する試験信号を発生するパターン発生部と、試験信号を被試験デバイスへの出力する試験回路とを備え、試験回路は、被試験デバイスに対する信号出力及び被試験デバイスからの信号入力の少なくとも一方を行うインターフェイス部と、インターフェイス部に接続され、被試験デバイスとの間で信号を伝送する伝送線路と、伝送線路に流れる静電気からインターフェイス部を保護する静電保護部と、伝送線路及び静電保護部の間に接続されたノーマリーオフの半導体スイッチと、を備える試験装置を提供する。
【選択図】図２

Description

本発明は、試験回路および試験装置に関する。

半導体等を試験する試験装置は、被試験デバイスと信号を送受信するためのドライバおよびコンパレータを有する電子回路を備える。この電子回路には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）サプレッサまたはメカニカルリレー等を設けることにより、ＥＳＤ対策が施されている。
特許文献１ 国際公開第２００７／０４３４８２号パンフレット

しかし、高速の試験信号を入出力する場合、ＥＳＤサプレッサを設ける方法では、伝送線路に容量成分が接続されることにより信号波形が劣化してしまっていた。また、メカニカルリレーを設ける方法では、コストが高くなってしまっていた。

本発明の第１の態様においては、被試験デバイスの試験において前記被試験デバイスとの間で信号を伝送する試験回路であって、前記被試験デバイスに対する信号出力及び前記被試験デバイスからの信号入力の少なくとも一方を行うインターフェイス部と、前記インターフェイス部に接続され、前記被試験デバイスとの間で信号を伝送する伝送線路と、前記伝送線路に流れる静電気から前記インターフェイス部を保護する静電保護部と、前記伝送線路及び前記静電保護部の間に接続されたノーマリーオフの半導体スイッチと、を備える試験回路、および、このような試験回路を備える試験装置を提供する。

本発明の第２の態様においては、外部の電子デバイスと接続又は切り離され、前記電子デバイスが接続された状態において前記電子デバイスとの間で信号を伝送するインターフェイス回路であって、前記電子デバイスに対する信号出力及び前記電子デバイスからの信号入力の少なくとも一方を行うインターフェイス部と、前記インターフェイス部に接続され、前記電子デバイスとの間で信号を伝送する伝送線路と、前記伝送線路に流れる静電気から前記インターフェイス部を保護する静電保護部と、前記伝送線路及び前記静電保護部の間に接続されたノーマリーオフの半導体スイッチと、を備えるインターフェイス回路を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を示す。 本実施形態に係る入出力部２４の構成を示す。 本実施形態に係る入出力部２４の他の構成例を示す。 本実施形態に係る入出力部２４の更に他の構成例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験デバイスに対して信号を入出力して、被試験デバイスを試験する。試験装置１０は、ケーブルおよびパフォーマンスボード等を介して被試験デバイスと接続される。被試験デバイスは、試験に先立って、ハンドラ装置により試験装置１０のパフォーマンスボード上のソケットに装着される。また、被試験デバイスは、試験終了後、ハンドラ装置によりソケットから取り外される。

試験装置１０は、１または複数の試験モジュール２０を備える。１または複数の試験モジュール２０のそれぞれは、筐体（例えばテストヘッド）内に組み込まれる。このような試験装置１０では、一例として、試験モジュール２０が筐体に組み込まれる場合、および、ハンドラ装置が被試験デバイスを装着または取り外す場合等において、ＥＳＤが発生する可能性がある。

各試験モジュール２０は、パターン発生部２２と、入出力部２４と、判定部２６と、ＤＣ試験部２８と、制御部３０とを備える。パターン発生部２２は、被試験デバイスに供給する試験信号および被試験デバイスから出力される期待値を発生する。

入出力部２４は、被試験デバイスの試験において、被試験デバイスとの間で信号を伝送する。より詳しくは、入出力部２４は、パターン発生部２２から出力された試験信号を被試験デバイスへと供給する。また、入出力部２４は、試験信号を供給したことに応じて被試験デバイスから出力された応答信号を取得する。判定部２６は、入出力部２４により取得された応答信号の論理値と期待値とを比較して被試験デバイスの良否を判定する。

ＤＣ試験部２８は、直流電圧を被試験デバイスに供給して試験する場合において、指定された値の直流電圧を発生する。ＤＣ試験部２８から発生された直流電圧は、入出力部２４を介して被試験デバイスに供給される。制御部３０は、パターン発生部２２、入出力部２４、判定部２６およびＤＣ試験部２８に対してパラメータの設定および動作の制御をする。

図２は、本実施形態に係る入出力部２４の構成を示す。入出力部２４は、インターフェイス部３２と、端子３４と、伝送線路３６と、静電保護部３８と、半導体スイッチ４０とを有する。

インターフェイス部３２は、被試験デバイスに対する信号出力及び被試験デバイスからの信号入力の少なくとも一方を行う。本実施形態においては、インターフェイス部３２は、ドライバ部５２と、コンパレータ部５４とを含む。ドライバ部５２は、パターン発生部２２から出力された試験信号を、伝送線路３６を介して被試験デバイスへと供給する。コンパレータ部５４は、被試験デバイスから出力された応答信号を伝送線路３６を介して受信して、応答信号の論理値を出力する。

端子３４は、被試験デバイスとケーブル等を介して接続される。伝送線路３６は、被試験デバイスと接続される端子３４と、インターフェイス部３２との間を電気的に接続する線路である。伝送線路３６は、インターフェイス部３２と被試験デバイスとの間でやり取りされる信号を伝送する。

静電保護部３８は、伝送線路３６に流れる静電気からインターフェイス部３２を保護する。静電保護部３８は、一例として、伝送線路３６とグランドとの間に設けられ、伝送線路３６に流れる静電気を充電するキャパシタ５６を含む。キャパシタ５６は、伝送線路３６に流れる静電気の電荷を蓄積して、インターフェイス部３２が静電破壊することを防止することができる。

半導体スイッチ４０は、伝送線路３６及び静電保護部３８の間に接続される。半導体スイッチ４０は、伝送線路３６と静電保護部３８との間を、制御部３０から供給される制御信号に応じて、オン（接続）状態またはオフ（切断）状態を切り替える。

半導体スイッチ４０は、一例として、伝送線路３６及び静電保護部３８の間を光信号に応じて接続または切断する光半導体リレーである。より具体的には、光半導体リレーは、光ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）リレーである。本実施形態においては、静電保護部３８内のキャパシタ５６は、一端がグランドに接続される。そして、半導体スイッチ４０は、伝送線路３６と、キャパシタ５６におけるグランドに接続されていない方の端との間を、オン状態またはオフ状態に切り替える。

制御部３０は、インターフェイス部３２から試験信号を被試験デバイスに供給して試験する場合、半導体スイッチ４０をオフ状態とする。これにより、半導体スイッチ４０は、伝送線路３６に接続される容量成分を無くして、伝送線路３６に伝送される信号の波形の劣化を小さくすることができる。

また、ＤＣ試験部２８は、半導体スイッチ４０及び静電保護部３８の間に接続される。従って、半導体スイッチ４０と静電保護部３８との間には、ＤＣ試験部２８により発生された直流電圧が印加される。そして、制御部３０は、ＤＣ試験部２８が被試験デバイスに直流電圧を供給して試験する場合、半導体スイッチ４０をオン状態とする。これにより、半導体スイッチ４０は、ＤＣ試験部２８が被試験デバイスに電圧を供給する場合にオンに切り換えられて、ＤＣ試験部２８から出力された直流電圧を伝送線路３６を介して被試験デバイスへと供給することができる。

また、半導体スイッチ４０は、ノーマリーオフのスイッチである。すなわち、半導体スイッチ４０は、制御信号が供給されていない状態において、オフ（切断）状態となっているスイッチである。従って、半導体スイッチ４０は、試験の開始前または終了後、および、当該試験装置１０に電源が印加されていない状態において、オフ状態となっている。

ここで、半導体スイッチ４０は、オフ状態において、被試験デバイスとの間で伝送される信号の最大電圧よりも高くインターフェイス部３２の耐圧よりも低い降伏電圧を有する。例えば、被試験デバイスとの間で伝送される信号の最大電圧が３０Ｖであり、インターフェイス部３２の耐圧が３００Ｖであれば、半導体スイッチ４０は、３０Ｖより高く３００Ｖより低い降伏電圧を有する。

このような、半導体スイッチ４０は、オフ状態において、伝送線路３６の電圧を降伏電圧以下に制限することができる。これにより、静電保護部３８および半導体スイッチ４０は、インターフェイス部３２に降伏電圧以上の電圧が印加させずに、インターフェイス部３２を保護することができる。また、半導体スイッチ４０は、オフ状態における降伏電圧が、被試験デバイスとの間で伝送される信号の最大電圧よりも高いので、被試験デバイスとの間で伝送される信号を静電保護部３８側に流れることを遮断できる。

また、半導体スイッチ４０のオフ容量は、小さい方が好ましい。入出力部２４は、半導体スイッチ４０のオフ容量が小さいほど、伝送線路３６に伝送される信号に与える影響を小さくすることができる。例えば、半導体スイッチ４０は、静電保護部３８の容量よりもオフ容量が小さい。

また、入出力部２４は、静電保護部３８内に蓄積された電荷をグランドへ放出させる機能を有してもよい。これにより、入出力部２４は、伝送線路３６に静電気が印加された場合に確実に電荷を静電保護部３８に蓄積させることができる。

以上のように本実施形態に係る試験装置１０によれば、半導体スイッチ４０（例えば光ＭＯＳリレー）を備えるので、低いコストでＥＳＤに対して内部の回路を保護をすることができる。また、本実施形態に係る試験装置１０によれば、インターフェイス部３２と被試験デバイスとの間で信号を伝送する場合には、半導体スイッチ４０がオフ状態となるので、伝送線路３６に容量成分が接続されずに、信号波形の劣化を小さくすることができる。

図３は、本実施形態に係る入出力部２４の他の構成例を示す。本実施形態において、入出力部２４は、インダクタ６２を更に有してもよい。

インダクタ６２は、半導体スイッチ４０及び伝送線路３６の間に接続される。インダクタ６２は、一例として、フェライトビーズインダクタである。フェライトビーズインダクタは、高周波領域においてはインダクタンス成分と比較して抵抗成分が支配的であり、低周波領域においては抵抗成分と比較してインダクタンス成分が支配的である。

より具体的には、インダクタ６２は、試験信号の周波数帯域より低い帯域（低周波帯域）において抵抗成分と比較してインダクタンス成分が支配的であり、試験信号の周波数帯域の周波数領域（高周波領域）においてインダクタンス成分と比較して抵抗成分が支配的である。これにより、インダクタ６２は、直流電圧の印加時において抵抗成分を無くした状態とし、試験信号の印加時においては抵抗成分を接続している状態とすることができる。

また、静電保護部３８は、キャパシタ５６に代えて、静電気をグランドへと放電するＥＳＤサプレッサ６４を含む構成であってもよい。ＥＳＤサプレッサ６４は、一例として、半導体スイッチ４０とグランドとの間に設けられる。ＥＳＤサプレッサ６４を含むことにより、静電保護部３８は、伝送線路３６に発生する静電気をより確実にグランドへと放電することができる。

図４は、本実施形態に係る入出力部２４の更に他の構成例を示す。また、静電保護部３８は、キャパシタ５６と、ＥＳＤサプレッサ６４とを含む構成であってもよい。この場合、キャパシタ５６とＥＳＤサプレッサ６４とは並列に接続され、半導体スイッチ４０とグランドとの間に設けられる。このように構成しても、静電保護部３８は、伝送線路３６に発生する静電気をより確実にグランドへと放電することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置
２０ 試験モジュール
２２ パターン発生部
２４ 入出力部
２６ 判定部
２８ ＤＣ試験部
３０ 制御部
３２ インターフェイス部
３４ 端子
３６ 伝送線路
３８ 静電保護部
４０ 半導体スイッチ
５２ ドライバ部
５４ コンパレータ部
５６ キャパシタ
６２ インダクタ
６４ ＥＳＤサプレッサ

Claims (10)

1. 被試験デバイスの試験において前記被試験デバイスとの間で信号を伝送する試験回路であって、
   前記被試験デバイスに対する信号出力及び前記被試験デバイスからの信号入力の少なくとも一方を行うインターフェイス部と、
   前記インターフェイス部に接続され、前記被試験デバイスとの間で信号を伝送する伝送線路と、
   前記伝送線路に流れる静電気から前記インターフェイス部を保護する静電保護部と、
   前記伝送線路及び前記静電保護部の間に接続されたノーマリーオフの半導体スイッチと、
   を備える試験回路。
2. 前記半導体スイッチは、前記静電保護部の容量よりもオフ容量が小さい請求項１に記載の試験回路。
3. 前記半導体スイッチは、前記被試験デバイスとの間で伝送される信号の最大電圧よりも高く前記インターフェイス部の耐圧よりも低い降伏電圧を有する請求項１または２に記載の試験回路。
4. 前記半導体スイッチ及び前記伝送線路の間に接続されたインダクタを更に備える請求項１から３のいずれか一項に記載の試験回路。
5. 前記半導体スイッチは、前記伝送線路及び前記静電保護部の間を光信号に応じて接続または切断する光半導体リレーである請求項１から４のいずれか一項に記載の試験回路。
6. 前記半導体スイッチ及び前記静電保護部の間に接続され、前記半導体スイッチを介して前記被試験デバイスに指定された電圧を供給するＤＣ試験部を更に備え、
   前記半導体スイッチは、前記ＤＣ試験部が前記被試験デバイスに電圧を供給する場合にオンに切り換えられる請求項１から５のいずれか一項に記載の試験回路。
7. 前記静電保護部は、静電気を充電するキャパシタを有する請求項１から６のいずれか一項に記載の試験回路。
8. 前記静電保護部は、静電気をグランドへと放電するＥＳＤサプレッサを有する請求項１から６のいずれか一項に記載の試験回路。
9. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに供給する試験信号を発生するパターン発生部と、
   前記試験信号を前記被試験デバイスへの出力する請求項１から８のいずれか一項に記載の試験回路と、
   を備える試験装置。
10. 外部の電子デバイスと接続又は切り離され、前記電子デバイスが接続された状態において前記電子デバイスとの間で信号を伝送するインターフェイス回路であって、
    前記電子デバイスに対する信号出力及び前記電子デバイスからの信号入力の少なくとも一方を行うインターフェイス部と、
    前記インターフェイス部に接続され、前記電子デバイスとの間で信号を伝送する伝送線路と、
    前記伝送線路に流れる静電気から前記インターフェイス部を保護する静電保護部と、
    前記伝送線路及び前記静電保護部の間に接続されたノーマリーオフの半導体スイッチと、
    を備えるインターフェイス回路。

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