JP2011519488A - マルチ電圧静電気放電保護 - Google Patents

Abstract

静電放電（ＥＳＤ）クランプ（４１、５１、６１、７１、８１、９１）であって、被保護半導体ＳＣ素子又はＩＣ（２４）の入力−出力（Ｉ／Ｏ）（２２）及び共通端子（ＧＮＤ）に渡って結合され、ＧＮＤ（２３）とＩ／Ｏ（２２）との間に結合されたソース−ドレイン（２６、２７）を有するＥＳＤトランジスタ（ＥＳＤＴ）（２５）、ゲート（２８）とソース（２６）との間に結合された第１の抵抗器（３０）、及びＥＳＤＴ本体（２９）とソース（２６）との間に結合された第２の抵抗器（３０）、を有する。抵抗器（３０、３２）に並列に、１又は複数のバイアス供給Ｖｂ、Ｖｂ’に結合されたゲート（３８、３８’）を有する制御トランジスタ（３５、３５’）がある。素子又はＩＣ（２４）の主電源線（Ｖｄｄ）は、Ｖｂ、Ｖｂ’のために都合のよい電源である。出荷、取り扱い、機器組み立て等の最中、Ｖｄｄがオフのとき、ＥＳＤトリガ電圧Ｖｔ１は低く、従ってＥＳＤの危険性が高いときに最大のＥＳＤ保護を提供する。Ｖｄｄが供給されるとき、Ｖｔ１は通常の回路動作への干渉を回避するのに十分大きい値まで上昇するが、依然としてＥＳＤ事象から保護する。通常動作中のＥＳＤＴ（２５）を通じた寄生漏れ量は、大幅に低減される。

Description

本発明は、概して電子素子の静電放電（ＥＳＤ）保護に関し、より詳細には半導体部品及び集積回路のＥＳＤ保護に関する。

近年の電子素子、特に半導体（ＳＣ）素子及び集積回路（ＩＣ）は、静電放電（ＥＳＤ）事象による損傷の危険性がある。人間又は機械又は両者によるＳＣ素子及びＩＣの取り扱いから生じる静電放電は、過剰電圧の元である。従って、入力／出力（Ｉ／Ｏ）並びにＳＣ素子及びＩＣ等の他の端子間にＥＳＤクランプ
（電圧制限素子）を設けることが一般的である。

図１は、回路２０の簡単な概略図である。回路２０では、ＥＳＤクランプ２１は入力／出力（Ｉ／Ｏ）端子２２とＳＣ素子若しくはＩＣのグランド又は共通端子２３との間に配置され、チップ上の他の素子を保護する。つまり、Ｉ／Ｏ端子２２と共通（例えば、「ＧＮＤ」）端子２３とに結合されている回路コア２４を保護する。Ｉ／Ｏ端子２２は、より一般的に「第１の端子」２２としても表され、入力及び出力に加えて他の機能を有してもよい。ＧＮＤ端子２３は、より一般的に「第２の端子」２３としても表され、共通又は基準電位又はバスとの接続に加えて他の機能を有してもよい。ＥＳＤクランプ２１内のツェナー・ダイオードの記号２１’は、ＥＳＤクランプ２１の記号が、外部端子２２、２３に存在する電圧に関係なく回路コア２４の両端に現れうる電圧を制限することであることを象徴的に示す。ＥＳＤクランプ２１は、実際のツェナー・ダイオードを有しもよいし有さなくてもよい。本願明細書で用いられるように、略語「ＧＮＤ」は、実際に接地帰路に結合されているか否かに関係なく、特定の回路又は電子素子の共通又は基準端子を表すことを意図している。略語「Ｉ／Ｏ」は、ＥＳＤクランプにより保護されるＳＣ素子又はＩＣの任意の端子を有することを意図している。

図２は、ＥＳＤクランプ２１の代わりに回路２０に挿入された従来のＥＳＤクランプ３１の内部構成要素を示す簡単な概略図である。ＥＳＤクランプ３１は、ソース２６とドレイン２７とゲート２８と本体接点２９と並列抵抗器３０、３２とを有する電界効果トランジスタ２５を有する。抵抗器３０は、ゲート２８から節点３４に結合され、またＧＮＤ端子２３及びソース２６にも結合される。抵抗器３２は、トランジスタ２５の本体接点２９から節点３４に結合され、またＧＮＤ端子２３及びソース２６にも結合される。端子２２、２３間の電圧が「トリガ電圧Ｖｔ１」と称される所定の限度より上昇するとき、トランジスタ２５はオンに切り替わり、望ましくは端子２２、２３間の電圧を、回路コア２４を損傷しうる値より低いレベルにクランプする。トランジスタ２５の横方向の大きさは、端子２２、２３間の電圧をトリガ電圧Ｖｔ１より高くさせずに、期待されるＥＳＤ電流をシンクできるように選択される。このようなＥＳＤクランプは、従来良く知られている。図３は、ＥＳＤクランプの標準的な電流−電圧特性の図である。図３では、Ｖｔ１はトリガ電圧と表され、電圧Ｖｈは保持電圧と表される。

本発明は、半導体部品及び集積回路のＥＳＤ保護を提供する。

第１の実施形態によると、電子素子が提供される。当該電子素子は、静電放電（ＥＳＤ）クランプ（４１、５１、６１、７１、８１、９１）を具現し、該ＥＳＤクランプは、当該電子素子に含まれる被保護半導体素子又は集積回路（２４）の第１の端子（２２）と第２の端子（２３）に渡って結合される。当該電子素子は、ソース（２６）とドレイン（２７）とゲート（２８）と本体（２９）とを有する第１のＥＳＤトランジスタ（２５）であって、前記第１のＥＳＤトランジスタのソース（２６）は前記第２の端子（２３）に結合され、前記第１のＥＳＤトランジスタのドレイン（２７）は前記第１の端子（２２）に結合される第１のＥＳＤトランジスタ（２５）、前記第１のＥＳＤトランジスタ（２５）のゲート（２８）とソース（２６）との間に結合される第１の抵抗器（３０）、前記第１のＥＳＤトランジスタ（２５）の本体（２９）とソース（２６）との間に結合される第２の抵抗器（３２）、及びソース（３６、３６’）とドレイン（３７、３７’）とゲート（３８、３８’）とを有する第１及び第２の制御トランジスタ（３５、３５’）であって、前記第１の制御トランジスタ（３５）のソース（３６）及びドレイン（３７）は前記第１の抵抗器（３０）に並列に結合され、前記第１の制御トランジスタ（３５）のゲート（３８）は第１のバイアス電圧に結合されるよう適応され、前記第２の制御トランジスタ（３５’）のソース（３６’）及びドレイン（３７’）は前記第２の抵抗器（３２）に並列に結合され、前記第２の制御トランジスタ（３５’）のゲート（３８’）は第２のバイアス電圧に結合されるよう適応される、第１及び第２の制御トランジスタ（３５、３５’）、を有する。

更なる実施形態によると、当該電子素子は、ソース（２６）とドレイン（２７）とゲート（２８）と本体（２９）とを有する第２のＥＳＤトランジスタ（２５）であって、該第２のＥＳＤトランジスタ（２５）のソース及びドレインは前記第１のＥＳＤトランジスタ（２５）のソース（２６）と前記第２の端子（２３）との間に直列に結合される第２のＥＳＤトランジスタ（２５）、該第２のＥＳＤトランジスタ（２５）のゲート（２８）とソース（２６）との間に結合される第３の抵抗器（３０）、前記第２のＥＳＤトランジスタ（２５）の本体（２９）とソース（２６）との間に結合される第４の抵抗器（３２）、及びソース（３６、３６’）とドレイン（３７、３７’）とゲート（３８、３８’）とを有する第３（３５）及び第４（３５’）の制御トランジスタであって、該第３の制御トランジスタのソース（３６）及びドレイン（３７）は前記第３の抵抗器に並列に結合され、前記第３の制御トランジスタ（３５）のゲートは第３のバイアス電圧に結合されるよう適応され、前記第４の制御トランジスタ（３５’）のソース（３６’）及びドレイン（３７’）は前記第４の抵抗器に並列に結合され、前記第４の制御トランジスタ（３５’）のゲート（３８’）は第４のバイアス電圧に結合されるよう適応される、第３及び第４の制御トランジスタ（３５、３５’）、を更に有する。

更に別の実施形態によると、前記第２のＥＳＤトランジスタ（２５）のドレイン（２７）は、前記第１のＥＳＤトランジスタ（２５）のソース（２６）に結合される。

更に別の実施形態によると、前記第２のＥＳＤトランジスタ（２５）のソース（２６）は、前記第１のＥＳＤトランジスタ（２５）のソース（２６）に結合される。

更に別の実施形態によると、前記第１及び第２のバイアス電圧は、Ｖｄｄから引き出され、Ｖｄｄは、被保護半導体素子又は集積回路の主電源線電圧である。

更に別の実施形態によると、当該電子素子は、前記第１及び第２のバイアス電圧の電源と前記第１及び第２の制御トランジスタ（３５、３５’）のゲート（３８、３８’）との間の１又は複数の低域通過フィルタ（５０１、５０２、５０３）、を更に有する。

更に別の実施形態によると、前記第１及び第２のバイアス電圧は、共通の電源から引き出され、単一の低域通過フィルタ（５０１、５０２、５０３）は、該共通の電源と前記第１（３５）及び第２（３５’）の制御トランジスタのゲート（３８、３８’）との間に設けられる。

追加の実施形態によると、前記１又は複数の低域通過フィルタ（５０１、５０２及び５０３）は、約８００メガヘルツより低い周波数の信号を実質的に通過させ、約８００メガヘルツより上の信号を実質的に減衰する。

更に追加の実施形態によると、前記１又は複数の低域通過フィルタ（５０１）は、該フィルタへ（５０１）の入力に渡る第１及び第２の端子を有する第１のキャパシタ（５２）、前記フィルタ（５０１）の出力に渡る第１及び第２の端子を有する第２のキャパシタ（５１）、及び前記第１のキャパシタ（５２）の第１の端子及び第２のキャパシタの第１の端子（５１）を結合する更なる抵抗器（３５）、を有する。

更に追加の実施形態によると、前記１又は複数の低域通過フィルタ（５０２、５０３）のそれぞれは、入力端子及び出力端子を有し、該フィルタは、第１及び第２の端子（５５、５７；５４、５６）を有するキャパシタ（５２、５１）であって、該キャパシタの第１の端子又は第２の端子（５５、５７；５４、５６）のうちの一方（５５、５４）は入力端子又は出力端子（５８）のうちの一方に結合されるキャパシタ（５２、５１）、該キャパシタ（５２、５１）の第１の端子又は第２の端子（５５、５７；５４、５６）のうちの他方（５４、５５）を前記フィルタの入力端子又は出力端子（５８）のうちの他方に結合する更なる抵抗器、を有する。

更に追加の実施形態によると、前記第１のバイアス電圧は、前記第１の制御トランジスタ（３５）のゲートの絶縁破壊電圧より低く、前記第２のバイアス電圧は、前記第２の制御トランジスタ（３５’）のゲートの絶縁破壊電圧より低い。

第２の態様によると、電子部品が提供され、当該電子部品は、当該電子部品に含まれる被保護半導体素子又は集積回路の第１の端子（２２）と第２の端子（２３）に渡って結合される縦列接続された静電放電（ＥＳＤ）クランプ（７１、８１、９１）を有し、当該電子部品は、直列に結合された少なくとも第１（４１−１、４１−１’）及び第２（４１−２）のＥＳＤクランプ段を有し、該第１及び第２のＥＳＤクランプ段のそれぞれ（４１−１、４１−１’；４１−２）は、ソース接点（２６）とドレイン接点（２７）とゲート接点（２８）と本体接点（２９）とを有するＥＳＤトランジスタ（２５）、該ＥＳＤトランジスタ（２５）のゲート接点（２８）とソース接点（２６）との間に結合される第１の抵抗器（３０）、前記ＥＳＤトランジスタ（２５）の本体接点（２９）とソース接点（２８）との間に結合される第２の抵抗器（３２）、ソース接点（３６）とドレイン接点（３７）とゲート接点（３８）とを有する第１の制御トランジスタ（３５）であって、該第１の制御トランジスタ（３５）のソース接点（３６）及びドレイン接点（３７）は前記第１の抵抗器（３０）に渡って結合され、該第１の制御トランジスタ（３５）のゲート接点（３８）は第１のバイアス電圧に結合されるよう適応される、第１の制御トランジスタ（３５）、及びソース接点（３６’）とドレイン接点（３７’）とゲート接点（３８’）とを有する第２の制御トランジスタ（３５’）であって、該第２の制御トランジスタ（３５’）のソース接点（３６’）及びドレイン接点（３７’）は前記第２の抵抗器（３２）に渡って結合され、該第２の制御トランジスタ（３５’）のゲート接点（３８’）は第２のバイアス電圧に結合されるよう適応される、第２の制御トランジスタ（３５’）、を有し、前記第１のＥＳＤクランプ段（４１−１、４１−１’）の前記ＥＳＤトランジスタ（２５）のソース接点（２６、３４）又はドレイン接点（２７、３３）は、前記第２の端子（２３）に結合され、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のドレイン接点（２７、３３）は、前記第１の端子（２２）に結合され、前記第１のＥＳＤクランプ段（４１−１、４１−１’）の前記ＥＳＤトランジスタ（２５）のドレイン接点（２７、３３）又はソース接点（２６、３４）は、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のソース接点（２６、３４）に結合される。

更なる実施形態によると、前記第１のＥＳＤクランプ段（４１−１、４１−１’）の前記制御トランジスタ（３５、３５’）のゲート接点（３８、３８’）は、一緒に結合され、第１のバイアス電圧に結合されるよう適応され、前記第２のＥＳＤクランプ段（４１−２）の前記制御トランジスタ（３５、３５’）のゲート接点（３８、３６’）は、一緒に結合され、第２のバイアス電圧に結合されるよう適応される。

更に別の実施形態によると、前記第１及び第２のバイパス電圧は異なる。

更に別の実施形態によると、前記第１及び第２のバイパス電圧は実質的に同一である。

更に別の実施形態によると、前記第１及び第２のバイアス電圧は、第１及び第２のバイアス供給接続（５８、５９）から得られ、前記第１（４１−１、４１−１’）及び第２（４１−２）のＥＳＤクランプ段の前記制御トランジスタ（３５、３５’）のゲート（３８、３８’）は、該第１のバイアス供給接続（５８）に結合されるよう適応され、前記縦列接続されたＥＳＤクランプ（７１、８１、９１）は、前記第１のＥＳＤクランプ段（４１−１、４１−１’）の前記ＥＳＤトランジスタ（２５）のドレイン（２７、３３）又はソース（２６、３４）と、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のソース（２５、３４）とに結合された第１の端部、及び前記第２のバイアス供給接続（５９）に結合されるよう適応された第２の端部、を有する。

第３の実施形態によると、電子装置が提供される。当該電子装置は、当該装置内の被保護半導体素子又は集積回路（２４）の第１の端子（２２）と第２の端子（２３）に渡って結合される双方向静電放電（ＥＳＤ）クランプ（９１）を有し、当該電子装置は、直列に結合された第１及び第２のＥＳＤクランプ段（４１−１’、４１−２）を有し、該第１及び第２のＥＳＤクランプ段のそれぞれ（４１−１’、４１−２）は、ソース（２６）とドレイン（２７）とゲート（２８）と本体（２９）とを有するＥＳＤトランジスタ（２５）、該ＥＳＤトランジスタ（２５）のゲート（２８）とソース（２６）との間に結合される第１の抵抗器（３０）、前記ＥＳＤトランジスタ（２５）の本体（２９）とソース（２６）との間に結合される第２の抵抗器（３２）、ソース（３６）とドレイン（３７）とゲート（３８）とを有する第１の制御トランジスタ（３５）であって、該第１の制御トランジスタ（３５）のソース（３６）及びドレイン（３７）は前記第１の抵抗器（３０）に渡って結合され、該第１の制御トランジスタ（３５）のゲート（３８）は第１のバイアス電圧に結合されるよう適応される、第１の制御トランジスタ（３５）、ソース（３６’）とドレイン（３７’）とゲート（３８’）とを有する第２の制御トランジスタ（３５’）であって、該第２の制御トランジスタ（３５’）のソース（３６’）及びドレイン（３７’）は前記第２の抵抗器（３２）に渡って結合され、該第２の制御トランジスタ（３５’）のゲート（３８’）は第２のバイアス電圧に結合されるよう適応される、第２の制御トランジスタ（３５’）、前記第１のＥＳＤクランプ段（４１−１’）の前記ＥＳＤトランジスタ（２５）のソース（２６）とドレイン（２７）との間に結合される第１のバイパス・ダイオード（９５）、及び前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のソース（２６）とドレイン（２７）との間に結合される第２のバイパス・ダイオード（９４）、を有し、前記第１のＥＳＤクランプ段（４１−１’）の前記ＥＳＤトランジスタ（２５）のドレイン（２７）は、前記第２の端子（２３）に結合され、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のドレイン（２７）は、前記第１の端子（２２）に結合され、前記第１（４１−１’）及び第２（４１−２）のＥＳＤクランプ段の前記ＥＳＤトランジスタ（２５、２５）のソース（２６、２６）は、一緒に結合される。

更なる実施形態によると、前記第１のＥＳＤクランプ段（４１−１’）の前記ＥＳＤトランジスタ（２５）のソース（２６）とドレイン（２７）との間に結合された前記第１のバイパス・ダイオード（９５）は、前記第１の端子（２２）に到来するＥＳＤ過渡電流が前記第２の端子（２３）に対して正のとき、前記第１のバイパス・ダイオード（９５）が導通し、それにより前記ＥＳＤ過渡電流の結果として生じる電流を主として前記第１のダイオード（９５）を通じて流し、前記第１のＥＳＤクランプ段（４１−１’）の前記ＥＳＤトランジスタ（２５）を実質的にバイパスさせるようにし、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）のソース（２６）とドレイン（２７）との間に結合された前記第２のバイアス・ダイオード（９４）は、前記第１の端子（２２）に到来するＥＳＤ過渡電流が前記第２の端子（２３）に対して負のとき、前記第２のバイパス・ダイオード（９４）を導通し、それにより前記ＥＳＤ過渡電流の結果として生じる電流を主として前記第２のダイオード（９４）を通じて流し、前記第２のＥＳＤクランプ段（４１−２）の前記ＥＳＤトランジスタ（２５）を実質的にバイパスさせるようにする。

更に別の実施形態によると、当該装置は、前記第１及び第２のバイアス電圧の一方又は両方と前記制御トランジスタ（３５、３５）のゲート（３８、３８’）との間に直列に結合されるよう適応された１又は複数の低域通過フィルタ（５０１、５０２、５０３）、を更に有する。

更に別の実施形態によると、前記１又は複数の低域通過フィルタ（５０１、５０２、５０３）の少なくとも幾つかは、直列抵抗器（５３）及び１又は複数のシャント・キャパシタ（５２、５１）を有する。

本発明は、以下の図面と関連して以下に説明される。図中の類似の数字は同様の要素を示す。

ＥＳＤクランプを用いて回路コアを静電放電（ＥＳＤ）事象から保護する一般的なＥＳＤ保護回路の簡単な概略図である。 従来のＥＳＤクランプの内部構成要素を示す簡単な概略図である。 例えば図２に示されたようなＥＳＤクランプの標準的な電流−電圧特性の図である。 本発明の実施形態によるＥＳＤクランプの内部構成要素を説明する簡単な概略図である。 本発明の更なる実施形態によるＥＳＤクランプの内部構成要素を説明する簡単な概略図である。 本発明の更に別の実施形態によるＥＳＤクランプの内部構成要素及びバイアス電圧システムを説明する簡単な概略図である。 回路に印加される異なる値のバイアス電圧Ｖｂで、図４−６の回路のＥＳＤ電流（アンペア）をＥＳＤ電圧（ボルト）の関数として描いた図である。 過渡漏れ電流（ミリアンペア）を時間（マイクロ秒）の関数として描いた図であり、短いデータ・パルスに従う種々のＥＳＤクランプの応答を示す。 本発明の更に別の実施形態による、図４−６のＥＳＤクランプの縦列構成を実施する高電圧ＥＳＤクランプの内部構成要素を説明する簡単な概略図である。 本発明の更に別の実施形態による、図４−６のＥＳＤクランプの縦列構成を実施する高電圧ＥＳＤクランプの内部構成要素を説明する簡単な概略図である。 本発明の更に別の実施形態による双方向ＥＳＤクランプの内部構成要素を説明する簡単な概略図である。

以下の詳細な説明は、現に単なる説明であり、本発明及び本発明の適用及び用途を限定することを意図しない。更に、如何なる表現又は示唆された、前述の技術分野、背景又は以下の詳細な説明で提示される理論によっても限定されることを意図しない。

説明の簡略化と明確化のため、図面は一般的な方法で構成を示し、良く知られた機能及び技術の説明及び詳細は本発明を不要に曖昧にすることを回避するために省略されうる。更に、図面中の構成要素は必ずしも縮尺通りではない。例えば、図中の幾つかの構成要素又は領域の寸歩は、他の構成要素又は領域に対して誇張され、本発明の実施形態の理解を向上させるのを助ける。

説明及び特許請求の範囲の用語「第１」、「第２」、「第３」、「第４」等がある場合は、類似する構成要素間で区別するために用いられており、必ずしも特定の逐次的又は時間的順序を表すものではない。理解されるべき点は、これらの用いられる用語が、本願明細書に記載された実施形態を例えば図示された又は本願明細書に記載された以外の他の順序で動作させるような適切な環境下で相互に交換可能であることである。更に、用語「有する／含む（ｃｏｍｐｒｉｓｅ、ｉｎｃｌｕｄｅ、ｈａｖｅ）」及びそれらの如何なる変形も、非排他的な含有を包含することを意図している。従って、構成要素の列挙を有する処理、方法、物品又は装置は、必ずしもこれらの構成要素に限定されず、明示的に列挙されない他の構成要素、又は該処理、方法、物品又は装置に内在する他の構成要素を有してもよい。本願明細書で用いられる用語「結合された」は、電気的又は非電気的方法で間接的又は直接的に接続されたとして定義される。

図２の回路は非常に効率的にＥＳＤ保護を提供しうるが、更なる改善が必要である。従って、改善されたＥＳＤクランプ回路、特に保護しようとするコア回路の寄生負荷が低減されたＥＳＤクランプ回路、異なる条件下で複数のＥＳＤトリガ電圧を提供しうるＥＳＤクランプ、及びＳＣ素子又はＩＣが不活性のとき、つまり通常電源に接続されていないときにより強靱な保護を提供しうるＥＳＤクランプを提供する必要がある。更に、本発明の他の好適な特徴及び特性は、添付の図面及びこの発明の背景を考慮して、以下の発明の詳細な説明及び添付の特許請求の範囲から明らかになるだろう。

説明の便宜上、本願明細書では、ＥＳＤクランプ装置はＮチャネル電界効果トランジスタを有すると想定する。しかし、これは限定を意図するものではなく、当業者は、Ｎ及びＰ半導体領域並びに印加電圧の極性の適切な交換により、Ｐチャネル素子も利用されうることを理解する。従って、種々の電界効果トランジスタ（ＦＥＴ）を用いる本願明細書の説明は、電源及び信号の極性の適切な変更により、何れの種類の素子にも適用されることを意図する。同様に、ＮＰＮ及びＰＮＰトランジスタがＮ及びＰチャネル素子の代わりに用いられうる。これが回路の動作又は調整に与える影響は少ない。

図４は、本発明の実施形態によるＥＳＤクランプ４１の内部構成要素を説明する簡単な概略図である。ＥＳＤクランプ４１は、ＥＳＤクランプ２１の代わりに汎用保護回路内で用いられる。ここで、節点３３はＩ／Ｏ端子２２に結合され、節点３４はＧＮＤ端子２３に結合される。ＥＳＤクランプ４１は、図２の従来のＥＳＤクランプ３１と異なり、ソース３６、３６’とドレイン３７、３７’とゲート３８、３８’とをそれぞれ有する更なるトランジスタ３５、３５’を有する。説明のため、トランジスタ３５、３５’は、以後、「制御トランジスタ」として単数又は複数で表される。何故なら、トランジスタ３５、３５’は、トリガ電圧Ｖｔ１を調整又は制御するために用いられうるからである。また、トランジスタ２５は、「ＥＳＤトランジスタ」として表される。何故なら、トランジスタ２５を通じてＥＳＤ過渡放電電流が流れることが意図されるからである。制御トランジスタ３５は、抵抗器３０に並列に結合される、つまり、抵抗器３０の第１の端及びＥＳＤトランジスタ２５のゲート２８に結合された節点４０から、抵抗器３０の他端及び節点３４に結合された節点４２に、結合される。また、制御トランジスタ３５は、ＥＳＤトランジスタ２５のソース２６及びＥＳＤクランプ４１のＧＮＤ端子２３に結合される。制御トランジスタ３５’は、抵抗器３２に並列に結合される、つまり、抵抗器３２の第１の端及びＥＳＤトランジスタ２５の本体接点２９に結合された節点４０’から、抵抗器３２の他端及び節点３４に結合された節点４２’に、結合される。また、制御トランジスタ３５’は、ＥＳＤトランジスタ２５のソース２６及びＥＳＤクランプ４１のＧＮＤ端子２３に結合される。ゲート３８、３８’は、ゲート節点３９、３９’を介して、バイアス供給端子４６、４６’でバイアス供給Ｖｂ、Ｖｂ’に結合される。図７と関連して更に完全に説明されるように、Ｖｂ、Ｖｂ’の値を変化させることは、ＥＳＤ回路のトリガ電圧Ｖｔ１を変化させる。つまり、Ｖｂ、Ｖｂ（の値が大きいほど、Ｖｔ１の値も高くなる。好適な実施形態では、Ｖｂ及びＶｂ’は、共通電源から得られ、実質的に同一である。しかし、他の実施形態では、別のバイアス電圧供給及び／又は異なるバイアス電圧値が用いられてもよい。

図５は、本発明の更なる実施形態による、ＥＳＤクランプ５１の内部構成要素を説明する簡単な概略図である。ＥＳＤクランプ５１は、ＥＳＤクランプ２１の代わりに汎用保護回路内で用いられる。ここで、節点３３はＩ／Ｏ端子２２に結合され、節点３４はＧＮＤ端子２３に結合される。図５のＥＳＤクランプ５１は、図４のＥＳＤクランプ４１と異なり、ＲＣフィルタ５０、５０’が追加され、Ｖｂ、Ｖｂ’又はＶｂ、Ｖｂ’へのリード線結合節点３９、３９’に現れうる如何なる高速過渡電流も除去する。フィルタ５０、５０’は、低域通過フィルタとして動作し、好都合なことに制御トランジスタ３５、３５’のゲート節点３９、３９’とバイアス端子４６、４６’との間にそれぞれ結合された直列抵抗器５３、５３’、及び節点５４、５４’；５５、５５’と共通節点４２、４２’との間に節点５６、５６’を介して、つまりゲート−ソース端子３８、３６及び３８’、３６’間に制御トランジスタ３５、３５’の節点３９、３９’及び４２、４２’を介して結合された１又は複数のシャント・キャパシタンス５１、５１’；５２、５２’を有する。Ｒ及びＣの所望の値は、回路コア２４（及びＥＳＤクランプ５１）の所望の動作周波数、及び期待される高調波又はバイアス供給Ｖｂ、Ｖｂ’に生じうる過渡電流に依存する。動作周波数が約８００メガヘルツの範囲かそれ以上のとき、フィルタ５０、５０’のＲ及びＣの都合のよい値は、有効に約２００≦Ｒ≦２００ｋオーム及び０≦Ｃ≦２ナノファラッドの範囲であり、好都合なことに約５ｋ≦Ｒ≦４０ｋオーム及び０≦Ｃ≦０．５ナノファラッドの範囲であり、望ましくは約５ｋ≦Ｒ≦２０ｋオーム及び０．１≦Ｃ≦０．５ナノファラッドの範囲である。Ｒ及びＣのより大きい又はより小さい値が、特定の回路又は素子の所望の動作特性、並びにバイアス供給及び結合リード線が晒されうる過渡電流に依存して用いられてもよい。別の言い方では、Ｒ及びＣは、ＲＣ時定数が予想される過渡電流パルスの幅又は節点５５、５５’に現れうる期間より長くなるように選択されるべきである。フィルタ５０、５０’は、抵抗器５３、５３’を有する「π」構成で２つのキャパシタンス５１、５２；５１’、５２’を有するとして示された。しかしながら、更なる実施形態では、フィルタ５０、５０’は、キャパシタンス５１、５２；５１’、５２’の一方又は他方を省略して、フィルタ５０、５０’がキャパシタンス５１、５１’及び抵抗器５２、５２’を有する「Ｌ」構成、又はキャパシタンス５２、５２’及び抵抗器５３、５３’を有する「Ｌ」構成を有するようにしてもよい。これは図６と関連して更に完全に説明される。低域通過フィルタの他の形式も、有用であり、本発明の範囲内であることが意図される。フィルタ５０、５０’は、バイアス供給Ｖｂ、Ｖｂ’及び関連する導体に、又はＶｄｄ及び端子４６、４６’がＶｄｄに結合されるときに関連する導体に現れうる高速過渡電流を除去する。キャパシタ５１、５１’及び／又は５２、５２’も、ＥＳＤクランプ５１及びコア回路２４が電力を供給されている間、制御トランジスタ３５、３５’をオン状態に維持するのを支援する。好適な実施形態では、フィルタ５０、５０’は特定の形式に含まれ、節点５４、５４’は端子４６、４６’を介してコア回路２４の公称供給電圧（Ｖｄｄ）バスに結合される。この場合、Ｖｂ＝Ｖｂ’＝Ｖｄｄであり、Ｖｄｄはコア回路２４の供給バス電圧である。しかしながら、他の実施形態では、異なるバイアス電圧源及び／又は異なるバイアス電圧値が用いられてもよい。上述のように、Ｖｂ、Ｖｂ’は、別個の電圧源又は共通電圧源から得られてもよい。更に、図５には別個のフィルタ５０、５０’が示されるが、他の構成が用いられてもよい。説明のため及び限定ではなく、望ましくはＶｂ＝Ｖｂ’が望ましい場合、単一のフィルタが電圧源Ｖｂ、Ｖｂ’、及び図６の例で示されたように節点５４、５４’に結合されたフィルタの出力に結合されてもよい。

図６は、本発明の更に別の実施形態によるＥＳＤクランプ６１の内部構成要素及びバイアス電圧フィルタ・システム５０’’を説明する簡単な概略図であり、更なる詳細を示す。図４−５では、バイアス供給Ｖｂ、Ｖｂ’への帰路はＧＮＤにより提供されると想定され、明示的に示されなかった。図６では、このような帰路が示される。図６には、示されるように、ＥＳＤクランプ６１のバイアス端子４６、４６’及び４７、４７’にそれぞれ結合されうる出力５８、５９を有する種々のフィルタ５０１、５０２、５０３（纏めて５０’’）及びＤＣ電圧源Ｖｂが示される。フィルタ５０１、５０２、５０３の何れか１つ及び関連するバイアス供給Ｖｂは、ＥＳＤクランプ６１と関連して用いられ、フィルタ及び関連するバイアス供給が制御トランジスタ５５、５５’のゲート３８、３８’に節点３９、３９’を介して結合されるようにする。本例では、共通のバイアス供給Ｖｂ及びフィルタ（５０１、５０２又は５０３）は、ＥＳＤクランプ６１に結合され、２つの制御トランジスタ３５、３５’が同一のバイアス電圧を受信するようにする。これは都合が良いが、他の実施形態では、制御トランジスタ３５、３５’は設計者の必要に応じて別個にバイアスされてもよい。

図７は、端子４６、４６’（及び４７、４７’）に印加される異なる値のバイアス電圧Ｖｂ＝Ｖｂ’で、図４−６の回路のＥＳＤ電流（アンペア）をＥＳＤ電圧（ボルト）の関数として描いた図６０である。この試験では、ＥＳＤトランジスタ２５に結合されたゲート抵抗器３０は約１５キロオームであり、ＥＳＤトランジスタ２５の本体に結合された本体抵抗器３２は約２０キロオームであり、ＥＳＤトランジスタ２５は約０．１３マイクロメートルの引き込みチャネル長及び約２．７マイクロメートルのチャネル幅を有する。矢印６２により示されるように、Ｖｔ１の観察値は、バイアス電圧Ｖｂ＝Ｖｂ’が増大するにつれて増大する。Ｖｔ１＝（Ｖｔ１−ａ）を有する軌跡６３は、Ｖｂ＝Ｖｂ’＝Ｖｄｄ＝０ボルトに対応する。つまり、ＥＳＤクランプ４１、５１、６１及びコア回路２４が電力を供給されない、つまりそれらは不活性（オフ）である。これは、ＳＣ素子又はＩＣが例えば機器の回路板に組み込まれている工程中にバルクで又は個々に人間により又は機械により取り扱われているときに、通常存在する状態である。この状況は、日常的な出荷の最中及び機器製造作業の最中の個々のＳＣ素子又はＩＣの輸送中、梱包中及び組み立て中に生じる。有利なことに、これらの環境下で、Ｖｂ＝Ｖｂ’＝Ｖｄｄ＝０に対する閾電圧Ｖｔ１は、最も低い値（Ｖｔ１−ａ）を有する。これは、如何なる動作電圧も、つまり如何なるＶｄｄもＥＳＤクランプ４１、５１又は６１を有する被保護素子又はＩＣに印加されていないときに、最大の保護が提供されることを保証する。従って、ＥＳＤクランプ４１、５１、６１が通常の回路動作により、例えばＩ／Ｏ端子に到来する大きいデータ・パルスにより活性化されうる如何なる危険性もないので、（Ｖｔ１−ａ）は、ＳＣ素子又はＩＣの動作中に許容されうる値よりも低くされる。軌跡６４−６６は、Ｖｂ＝Ｖｂ’が増大するときのＥＳＤクランプ４１、５１、６１の応答を示す。Ｖｂ＝Ｖｂ’＝０ボルトでは（Ｖｔ１−ａ）は４ボルトの直下であり、Ｖｂ＝Ｖｂ’＝１．５ボルトでは（Ｖｔ１−ｂ）は約５ボルトであり、またＶｂ＝Ｖｂ’＝３ボルトでは（Ｖｔ１−ｃ）は６．３ボルトの直下であり、Ｖｂ＝Ｖｂ’＝５ボルトでは（Ｖｔ１−ｄ）は約７３５ボルトであった。試験回路は図６に示された比較的低い電圧で動作するよう設計されたが、本発明はこのような電圧範囲に限定されず、バイアス電圧が制御トランジスタ３５、３５’のゲート３８、３８’の絶縁破壊電圧を超えないならば、抵抗器３０、３２及びバイアス電圧Ｖｂ、Ｖｂ’を調整することによりＶｔ１の如何なる所望の値又は範囲が提供されてもよい。図９―１０に例として示されたように、図４−６に示された種類の回路を縦列接続することにより、Ｖｔ１の更に高い値及び範囲を得ることができる。

図８は、過渡漏れ電流（ミリアンペア）を時間（マイクロ秒）の関数として描いた図６７であり、短いデータ・パルスに従う種々のＥＳＤクランプの電流応答を示す。如何なるＥＳＤ過渡電流も存在しない。これは、通常の回路動作をシミュレートし、通常動作中にＩ／Ｏピンに生じうる望ましくない負荷を、如何なるＥＳＤ過渡電流も存在しないとき、通常回路動作中に存在する信号及び従来のＥＳＤクランプ３１から生じうる過剰ワット損と共に示す。また、この望ましくない回路負荷及び過剰ワット損はＥＳＤクランプ４１、５１、６１の使用により回避されることが示される。如何なるＥＳＤ過渡電流も有さず通常回路動作中にＥＳＤクランプを通じて流れる如何なる電流も、望ましくないことに、回路動作に利益のない、ダイ又はＩＣのジュール熱及び電源負荷に貢献する浪費されるエネルギである。制御トランジスタ３５、３５’を有する及び有さない同一のＥＳＤトランジスタを用いて比較試験が行われることを保証するために、従来のＥＳＤクランプ３１の動作は、図４−６のＥＳＤクランプ４１、５１、６１の制御トランジスタ３５、３５’を停止することにより、シミュレートされた。軌跡６８は、制御トランジスタ３５、３５’がオフに切り替えられるようにＶｂ，Ｖｂ’＝０のとき、図４−６のＥＳＤクランプを通る過渡漏れ電流を示す。制御トランジスタ３５、３５’がオフに切り替えられていると、これらのＥＳＤクランプは、通常回路動作中、従来のＥＳＤクランプ３１と電気的に等価である。制御トランジスタ３５、３５’がオフに切り替えられていると、これらの回路のＥＳＤトランジスタ２５は、コア回路２４の通常動作中、図２の従来のＥＳＤクランプ３１のＥＳＤトランジスタ２５と同じように動作し、同一の寄生漏れ量を示す。本試験では、コア回路２４は電源を入れられるが（例えば、Ｖｄｄはコア回路２４のためにオンである）、Ｖｂ、Ｖｂ’＝０なので、制御トランジスタ３５、３５’はＥＳＤクランプ回路から効果的に除去される。留意すべき点は、軌跡６８では、従来型ＥＳＤクランプ３１に従って構成されるとき、Ｉ／Ｏ端子２２の一方又は他方に到来するデータ・パルスが、比較的長く継続する電流遷移を、ＥＳＤトランジスタ２５を通じて流すことである。電流パルス波、５２ミリアンペアより高いピーク値、約２０ミリアンペアの平均値を有し、減衰するのに約２０マイクロ秒を要する。これは、図２のＥＳＤクランプ３１と電気的に等価な従来型ＥＳＤクランプがＥＳＤ保護に用いられるとき、コア回路２４の通常動作中のチップ又はダイ内のワット損を有意に増大させる。軌跡６９は、Ｖｂ，Ｖｂ’をＶｄｄに結合することにより制御トランジスタ３５、３５がオンに切り替えられるときの、同一のＥＳＤトランジスタの過渡漏れ電流を示す。これらの状況下で、同一のＥＳＤトランジスタ２５では、ＥＳＤクランプ４１、５１、６１を通るピーク漏れ電流は、約９−１０ミリアンペアであるが、約０．５マイクロ秒より少なくゼロミリアンペアに近い零入力値まで減衰し、約０．１ミリアンペアの平均値を有する。過渡的な混乱の期間は約２０／０．５＝４０倍で減少し、平均過渡漏れ電流は２０／０．１＝２００倍で減少する。これらは、図２の従来のＥＳＤクランプ３１と比較して、図４−６の改善されたＥＳＤクランプ４１、５１、６１による性能の非常に重要な改善である。

図９、１０は、本発明の更に別の実施形態による、図４−６のＥＳＤクランプ４１、５１、６１の縦列構成を実施する高電圧ＥＳＤクランプ７１、８１の内部構成要素を説明する簡単な概略図である。説明の便宜上、縦列ＥＳＤクランプ７１、８１は、２つの直列に配置されたＥＳＤクランプ４１、つまり直列に結合された下側のＥＳＤクランプ４１−１及び上側のＥＳＤクランプ４１−２を有する。しかし、これは限定を目的とせず、ＥＳＤクランプ５１、６１も用いられうる。同一の参照符号は、図９−１０のＥＳＤクランプ４１−１及び４１−２内（及び図１１のＥＳＤクランプ４１−１’にも）の類似の要素に用いられる。しかし、これは単に説明の便宜のためであり、ＥＳＤクランプ４１−１、４１−２（及び４１−１’）の内部の類似する要素（例えば、要素２５−２９、３０−３４、３５−４２、３５’−４２’等）が同一であることに限定する又はそれを示すことを意図していない。幾つかの実施形態では、内部の類似する要素が実質的に同一のＥＳＤクランプをスタック又は縦列接続するのが都合がよい。他の実施形態では、スタック又は縦列接続されたＥＳＤクランプの種々の内部の類似する要素は、類似する機能を実行するが、設計者の必要に応じて、大きさ、形状、配置又は他の特性が異なってもよい。図９の縦列接続されたＥＳＤクランプ７１を参照すると、下側のＥＳＤクランプ４１−１の節点３４はＧＮＤ端子２３に結合され、上側のＥＳＤクランプ４１−２の節点３３はＩ／Ｏ端子２２に結合される。また、下側及び上側のＥＳＤクランプ４１−１及び４１−２の間にある節点３３、３４は結合される。つまり、下側のＥＳＤクランプ４１−１の節点３３は、上側のＥＳＤクランプ４１−２の節点３４に結合される。ＥＳＤクランプ７１を形成する２個の縦列接続されたＥＳＤクランプを有する効果は、およそ個々のＥＳＤクランプ４１−１と４１−２のＶｔ１の値の和により与えられる、より高い値のＶｔ１を提供することである。下側及び上側のＥＳＤクランプ段４１−１及び４１−２のゲート節点３９、３９’は、下側のＥＳＤクランプ段４１−１のために端子４６−１、４６−１’を介して、及び上側のＥＳＤクランプ段４１−２のために端子４６−１、４６−２’を介して、適切なバイアス供給に結合される。本願明細書に記載される如何なるバイアス構成が用いられてもよい。しかし、これは限定を意図せず、ＥＳＤクランプの設計者の要望及び所望の特性に従って他のバイアス構成も用いられうる。例えば、限定でなく、独立したバイアス供給Ｖｂ１、Ｖｂ１’；Ｖｂ２、Ｖｂ２’は、下側及び上側のクランプ段の節点３９、３９’及び３４に渡って供給されてもよい。或いは、限定でなく、バイアス端子４６−１、４６−１’は、一緒に結合され、図６に示される如何なる供給及びフィルタ構成５０’’に結合されてもよく、また端子４６−２、４６−２’は、一緒に結合され、図６に示される如何なる供給及びフィルタ構成５０’’又は例えばチャージ・ポンプにより供給されるより高い電圧を有する他のバイアス供給若しくは他の電圧増大構成に結合されてもよい。下側及び上側ＥＳＤクランプ段４１−１、４１−２の共通節点３４に対してゲート節点３９、３９’を適切にバイアスする如何なる手段が用いられてもよい。制御トランジスタ３５、３５’のゲート端子に印加されるバイアス電圧に関する唯一の制限は、トランジスタ３５、３５’のゲート誘電体の絶縁破壊電圧を超えず、制御トランジスタ３５、３５’のゲート電圧が増大するにつれＶｔ１が増大することに留意することである。

図１０の縦列接続されたＥＳＤクランプ８１を参照すると、ＥＳＤクランプ４１−１の節点３４はＧＮＤ端子２３に結合され、ＥＳＤクランプ４１−２の節点３３はＩ／Ｏ端子２２に結合される。また、間にある節点３３、３４は節点８２を介して結合される。つまり、ＥＳＤクランプ４１−１の節点３３は、節点８２を介してＥＳＤクランプ４１−２の節点３４に結合される。ＥＳＤクランプ８１を形成する２個の縦列接続されたＥＳＤクランプを有する効果は、およそ個々のＥＳＤクランプ４１−１と４１−２のＶｔ１の値の和により与えられる、より高い値のＶｔ１を提供することである。また、ＥＳＤクランプ８１は、ＥＳＤクランプ４１−１及び４１−２の両方の制御トランジスタ３５、３５’をバイアスするために単一のバイアス供給が用いられる状況を示すが、これは限定を意図せず、他の実施形態では、本願明細書に記載された如何なる種類のバイアス構成が他のバイアス構成と同様に用いられてもよい。縦列接続されたＥＳＤクランプ８１の例では、両方のＥＳＤクランプ段４１−１及び４１−２のゲート節点３９、３９’は共通バイアス入力端子４６に結合される。共通バイアス入力端子４６は、バイアス供給及び図６に示されるフィルタ構成５０’’の何れの端子５８に結合されてもよい。同様に、ＥＳＤクランプ段４１−１及び４１−２の基準節点３４はバイアス帰還端子４７に結合される。バイアス帰還端子４７は、バイアス供給及び図６に示されるフィルタ構成５０’’の何れの端子５９に結合されてもよい。通常回路動作中（如何なるＥＳＤ過渡電流も存在しない）、ＥＳＤトランジスタ２５はオフなので、節点８２は浮遊している。従って、望ましくは、上側のＥＳＤクランプ段４１−２の節点３４をバイアス帰還端子４７に結合する抵抗器８３が設けられ、上側のＥＳＤクランプ段４１−２のゲート節点３９、３９’に現れるバイアス電圧が決定される。

図１１は、本発明の更に別の実施形態による双方向ＥＳＤクランプ９１の内部構成要素を説明する簡単な概略図である。双方向ＥＳＤクランプ９１は、それぞれ図４のＥＳＤクランプ４１に類似する直列に結合されたＥＳＤクランプ段４１−１’及び４１−２を有する。しかし、クランプ５１、６１も用いられうる。双方向ＥＳＤクランプ９１は、図９―１０の縦列接続されたＥＳＤクランプ７１、８１と異なり、下側のＥＳＤクランプ４１−１’が図９−１０のクランプ段４１−１に対してひっくり返されているか又は１８０度回転されており、バイパス・ダイオードが追加されている。双方向ＥＳＤクランプ９１では、下側のＥＳＤクランプ段４１−１’の節点３３はＧＮＤ端子２３に結合され、下側のＥＳＤクランプ段４１−１’の節点３４は節点９２を介して上側のＥＳＤクランプ４１−２の節点３４に結合され、上側のＥＳＤクランプ段４１−２の節点３３はＩ／Ｏ端子２２に結合される。バイパス・ダイオード９４は、節点３４から（節点９２を介して）上側のＥＳＤクランプ段４１−２の節点３３に結合される。また、バイパス・ダイオード９５は、節点３４から（節点９２を介して）下側のＥＳＤクランプ段４１−１’の節点３３に結合される。バイパス・ダイオード９４、９５の機能は、ＥＳＤクランプ段をバイパスすることである。バイパス・ダイオード９４、９５は、到来するＥＳＤ過渡電流の極性に従ってＥＳＤクランプ段に関連付けられる。例えば、正のＥＳＤ過渡電流がＩ／Ｏ端子２２に到来した場合（及び／又は負の過渡電流がＧＮＤ端子２３に到来した場合）、上側のＥＳＤクランプ段４１−２は通常の方法で動作し、下側のＥＳＤクランプ段４１−１’はバイパス・ダイオード９５によりバイパスされる。例えば、負のＥＳＤ過渡電流がＩ／Ｏ端子２２に到来した場合（及び／又は正の過渡電流がＧＮＤ端子２３に到来した場合）、下側のＥＳＤクランプ段４１−１’は通常の方法で動作し、上側のＥＳＤクランプ段４１−２はバイパス・ダイオード９４によりバイパスされる。このように、双方向ＥＳＤ保護が提供される。

少なくとも１つの例である実施形態が上述の発明の詳細な説明で提示されたが、多数の変形が存在することが理解されるべきである。また、理解されるべき点は、例である実施形態又は例である複数の実施形態は単なる例であり、如何様にも本発明の範囲、適用性又は構成を限定することを意図していないことである。むしろ、上述の詳細な説明は、本発明の例である実施形態を実施するための便利な指針を当業者に提供するだろう。添付の特許請求の範囲及びそれらの法的等価物に示された本発明の範囲から逸脱することなく、例である実施形態に記載された要素の機能及び構成に種々の変更がなされてよいことが理解される。

Claims (20)

1. 電子素子であって、
   当該電子素子に含まれる被保護半導体素子又は集積回路の第１の端子と第２の端子に渡って結合される静電放電（ＥＳＤ）クランプを具現し、
   当該電子素子は、
   ソースとドレインとゲートと本体とを有する第１のＥＳＤトランジスタであって、該第１のＥＳＤトランジスタのソースは前記第２の端子に結合され、該第１のＥＳＤトランジスタのドレインは前記第１の端子に結合される第１のＥＳＤトランジスタ、
   該第１のＥＳＤトランジスタのゲートとソースとの間に結合される第１の抵抗器、
   前記第１のＥＳＤトランジスタの本体とソースとの間に結合される第２の抵抗器、及び
   ソースとドレインとゲートとを有する第１及び第２の制御トランジスタであって、該第１の制御トランジスタのソース及びドレインは前記第１の抵抗器に並列に結合され、前記第１の制御トランジスタのゲートは第１のバイアス電圧に結合されるよう適応され、前記第２の制御トランジスタのソース及びドレインは前記第２の抵抗器に並列に結合され、前記第２の制御トランジスタのゲートは第２のバイアス電圧に結合されるよう適応される、第１及び第２の制御トランジスタ、
   を有する電子素子。
2. ソースとドレインとゲートと本体とを有する第２のＥＳＤトランジスタであって、該第２のＥＳＤトランジスタのソース及びドレインは前記第１のＥＳＤトランジスタのソースと前記第２の端子との間に直列に結合される第２のＥＳＤトランジスタ、
   該第２のＥＳＤトランジスタのゲートとソースとの間に結合される第３の抵抗器、
   前記第２のＥＳＤトランジスタの本体とソースとの間に結合される第４の抵抗器、及び
   ソースとドレインとゲートとを有する第３及び第４の制御トランジスタであって、該第３の制御トランジスタのソース及びドレインは前記第３の抵抗器に並列に結合され、前記第３の制御トランジスタのゲートは第３のバイアス電圧に結合されるよう適応され、前記第４の制御トランジスタのソース及びドレインは前記第４の抵抗器に並列に結合され、前記第４の制御トランジスタのゲートは第４のバイアス電圧に結合されるよう適応される、第３及び第４の制御トランジスタ、
   を更に有する請求項１に記載の電子素子。
3. 前記第２のＥＳＤトランジスタのドレインは、前記第１のＥＳＤトランジスタのソースと結合される、
   ことを特徴とする請求項２に記載の電子素子。
4. 前記第２のＥＳＤトランジスタのソースは、前記第１のＥＳＤトランジスタのソースと結合される、
   ことを特徴とする請求項２に記載の電子素子。
5. 前記第１及び第２のバイアス電圧は、Ｖｄｄから引き出され、
   Ｖｄｄは、被保護半導体素子又は集積回路の主電源線電圧である、
   ことを特徴とする請求項１に記載の電子素子。
6. 前記第１及び第２のバイアス電圧の電源と前記第１及び第２の制御トランジスタのゲ―トとの間の１又は複数の低域通過フィルタ、
   を更に有する請求項１に記載の電子素子。
7. 前記第１及び第２のバイアス電圧は、共通の電源から引き出され、
   単一の低域通過フィルタは、該共通の電源と前記第１及び第２の制御トランジスタのゲートとの間に設けられる、
   ことを特徴とする請求項６に記載の電子素子。
8. 前記１又は複数の低域通過フィルタは、約８００メガヘルツより低い周波数の信号を実質的に通過させ、約８００メガヘルツより上の信号を実質的に減衰する、
   ことを特徴とする請求項６に記載の電子素子。
9. 前記１又は複数の低域通過フィルタは、
   該フィルタへの入力に渡る第１及び第２の端子を有する第１のキャパシタ、
   前記フィルタへの出力に渡る第１及び第２の端子を有する第２のキャパシタ、及び
   前記第１のキャパシタの第１の端子と前記第２のキャパシタの第１の端子とを結合する更なる抵抗器、
   を有する請求項６に記載の電子素子。
10. 前記１又は複数の低域通過フィルタのそれぞれは、入力端子及び出力端子を有し、
    該フィルタは、
    第１及び第２の端子を有するキャパシタであって、該キャパシタの第１の端子又は第２の端子のうちの一方は該フィルタの入力端子又は出力端子のうちの一方に結合されるキャパシタ、
    該キャパシタの第１の端子又は第２の端子のうちの他方を前記フィルタの入力端子又は出力端子のうちの他方に結合する更なる抵抗器、
    を有する、
    ことを特徴とする請求項６に記載の電子素子。
11. 前記第１のバイアス電圧は、前記第１の制御トランジスタのゲートの絶縁破壊電圧より低く、
    前記第２のバイアス電圧は、前記第２の制御トランジスタのゲートの絶縁破壊電圧より低い、
    ことを特徴とする請求項１に記載の電子素子。
12. 電子部品であって、
    当該電子部品に含まれる被保護半導体素子又は集積回路の第１の端子と第２の端子に渡って結合される縦列接続された静電放電（ＥＳＤ）クランプを有し、
    当該電子部品は、直列に結合された少なくとも第１及び第２のＥＳＤクランプ段を有し、
    該第１及び第２のＥＳＤクランプ段のそれぞれは、
    ソース接点とドレイン接点とゲート接点と本体接点とを有するＥＳＤトランジスタ、
    該ＥＳＤトランジスタのゲート接点とソース接点との間に結合される第１の抵抗器、
    前記ＥＳＤトランジスタの本体接点とソース接点との間に結合される第２の抵抗器、
    ソース接点とドレイン接点とゲート接点とを有する第１の制御トランジスタであって、該第１の制御トランジスタのソース接点及びドレイン接点は前記第１の抵抗器に渡って結合され、該第１の制御トランジスタのゲート接点は第１のバイアス電圧に結合されるよう適応される、第１の制御トランジスタ、及び
    ソース接点とドレイン接点とゲート接点とを有する第２の制御トランジスタであって、該第２の制御トランジスタのソース接点及びドレイン接点は前記第２の抵抗器に渡って結合され、該第２の制御トランジスタのゲート接点は第２のバイアス電圧に結合されるよう適応される、第２の制御トランジスタ、
    を有し、
    前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのソース接点又はドレイン接点は、前記第２の端子に結合され、
    前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのドレイン接点は、前記第１の端子に結合され、
    前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのドレイン接点又はソース接点は、前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのソース接点に結合される、
    ことを特徴とする電子部品。
13. 前記第１のＥＳＤクランプ段の前記制御トランジスタのゲート接点は、一緒に結合され、第１のバイアス電圧に結合されるよう適応され、
    前記第２のＥＳＤクランプ段の前記制御トランジスタのゲート接点は、一緒に結合され、第２のバイアス電圧に結合されるよう適応される、
    ことを特徴とする請求項１２に記載の電子部品。
14. 前記第１及び第２のバイアス電圧は、異なる、
    ことを特徴とする請求項１３に記載の電子部品。
15. 前記第１及び第２のバイアス電圧は、実質的に同一である、
    ことを特徴とする請求項１３に記載の電子部品。
16. 前記第１及び第２のバイアス電圧は、第１及び第２のバイアス供給接続から得られ、
    前記第１及び第２のＥＳＤクランプ段の前記制御トランジスタのゲートは、該第１のバイアス供給接続に結合されるよう適応され、
    前記縦列接続されたＥＳＤクランプは、
    前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのドレイン又はソースと、前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースとに結合された第１の端部、及び
    前記第２のバイアス供給接続に結合されるよう適応された第２の端部、
    を有する、
    ことを特徴とする請求項１２に記載の電子部品。
17. 電子装置であって、
    当該装置内の被保護半導体素子又は集積回路の第１の端子と第２の端子に渡って結合される双方向静電放電（ＥＳＤ）クランプを有し、
    当該電子装置は、直列に結合された第１及び第２のＥＳＤクランプ段を有し、
    該第１及び第２のＥＳＤクランプ段のそれぞれは、
    ソースとドレインとゲートと本体とを有するＥＳＤトランジスタ、
    該ＥＳＤトランジスタのゲートとソースとの間に結合される第１の抵抗器、
    前記ＥＳＤトランジスタの本体とソースとの間に結合される第２の抵抗器、
    ソースとドレインとゲートとを有する第１の制御トランジスタであって、該第１の制御トランジスタのソース及びドレインは前記第１の抵抗器に渡って結合され、該第１の制御トランジスタのゲートは第１のバイアス電圧に結合されるよう適応される、第１の制御トランジスタ、
    ソースとドレインとゲートとを有する第２の制御トランジスタであって、該第２の制御トランジスタのソース及びドレインは前記第２の抵抗器に渡って結合され、該第２の制御トランジスタのゲート接点は第２のバイアス電圧に結合されるよう適応される、第２の制御トランジスタ、
    前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースとドレインとの間に結合される第１のバイパス・ダイオード、及び
    前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースとドレインとの間に結合される第２のバイパス・ダイオード、
    を有し、
    前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのドレインは、前記第２の端子に結合され、
    前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのドレインは、前記第１の端子に結合され、
    前記第１及び第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースは、一緒に結合される、
    ことを特徴とする電子装置。
18. 前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースとドレインとの間に結合された前記第１のバイパス・ダイオードは、前記第１の端子に到来するＥＳＤ過渡電流が前記第２の端子に対して正のとき、前記第１のバイパス・ダイオードが導通し、それにより前記ＥＳＤ過渡電流の結果として生じる電流を主として前記第１のダイオードを通じて流し、前記第１のＥＳＤクランプ段の前記ＥＳＤトランジスタを実質的にバイパスさせるようにし、
    前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタのソースとドレインとの間に結合された前記第２のバイアス・ダイオードは、前記第１の端子に到来するＥＳＤ過渡電流が前記第２の端子に対して負のとき、前記第２のバイパス・ダイオードを導通し、それにより前記ＥＳＤ過渡電流の結果として生じる電流を主として前記第２のダイオードを通じて流し、前記第２のＥＳＤクランプ段の前記ＥＳＤトランジスタを実質的にバイパスさせるようにする、
    ことを特徴とする請求項１７に記載の電子装置。
19. 前記第１及び第２のバイアス電圧の一方又は両方と前記制御トランジスタのゲートとの間に直列に結合されるよう適応された１又は複数の低域通過フィルタ、
    を更に有する請求項１７に記載の電子装置。
20. 前記１又は複数の低域通過フィルタの少なくとも幾つかは、直列抵抗器及び１又は複数のシャント・キャパシタを有する、
    ことを特徴とする請求項１９に記載の電子装置。

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