JP2013128250A - 通信装置及び通信方法 - Google Patents
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Abstract
【解決手段】通信装置は、IF回路とSW回路とを含む。SW回路は、各グループに属するポートを有するIF回路の識別情報を記憶する第2のメモリから、フレームが示すグループに属するポートを有するIF回路の識別情報を取得し、該IF回路を宛先としてフレームのコピーを生成し、該当するIF回路に送信する。IF回路は、各グループに属するポートの識別情報を記憶する第1のメモリから、SW回路から受信したフレームが示すグループに属するポートの識別情報を取得し、該フレームに付与された送信元情報が示すポート以外のポートから、該フレームのコピーを送信する。
【選択図】図6
Description
たパケット系ネットワークの利用が進んでいる。ここでは、パケットと呼ばれる一まとまりの単位で、データが送受信されるネットワークをパケット系ネットワークと称する。尚、本明細書においては、パケットとフレームとは同義であるとする。
ある。
。TPIDは、Ethernet(登録商標) Typeの一種であり、VLAN IDが後段に格納されていることを示すIDである。TPIDには、例えば、IEEE802.1Qを示す0x8100が設定される。TPIDは、2バイトのフィールドである。VLAN IDには、ユーザが属するVLANを特定するためのVLAN ID値が格納される。VLANタグは、連続してスタックすることができる。
第1のプロセッサと、
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第
1のメモリと、
を含む複数のインタフェース回路と、
第2のプロセッサと、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
データブロックを各インタフェース回路に送信する中継回路と、
を含むスイッチ回路と、
を備え、
前記スイッチ回路における前記第2のプロセッサは、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成し、
前記各インタフェース回路における第1のプロセッサは、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情
報と、該データブロックを受信した受信ポートの識別情報と、を送信元情報として付与
し、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成し、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止し、
前記データブロックのコピーを宛先のポートから送信する。
第1実施形態では、複数のポートからのフレームのコピーの送信に用いられるリソースを低減可能とするために、同一VLANに属するポートを1つのマルチキャストグループとしてグループ化して管理する通信装置について説明する。マルチキャストグループは、「グループ」の一例である。また、1つのVLANを1つのマルチキャストグループと定義する場合には、VLANも「グループ」の一例である。ただし、「グループ」は、VLANに限られず、例えば、IPマルチキャストグループ等も含まれる。
図5は、通信装置100のIFカード1とSWカード2とのハードウェア構成の一例を示す図である。第1実施形態における通信装置100は、例えば、図2に示される例と同様に、複数のIFカード1,SWカード2,制御カード3を備える。
ータ通信プロセッサ等の、通信にかかるデータの処理を行うプロセッサである。データ処理用プロセッサ103は、PHY/MAC回路101によって符号化されたフレーム,SWカード2から転送されてきたフレームを処理する。このとき、必要に応じて、データ処理用プロセッサ103は、メモリ102に記憶されている情報を読み出す。データ処理用プロセッサ103は、「第1のプロセッサ」の一例である。
御用プロセッサ104は、PHY/MAC回路101,メモリ102,データ処理用プロセッサ103の管理を行う。制御用プロセッサ104は、SWカード2,他のIFカード1,制御カード3にそれぞれ備えられている制御用プロセッサと制御用バス5によって接続されている。また、制御用プロセッサ104は、通信装置100全体の制御を行う制御カード3に含まれる制御用プロセッサからの指示に従って、PHY/MAC回路101,メモリ102,データ処理用プロセッサ103の制御を行う。
ア構成には、図5に示されるものに限られず、例えば、図5に示される構成に加えて、FPGA(Field Programmable Gate Array),ICロジック素子等が含まれてもよい。ま
た、制御用プロセッサ104とデータ処理用プロセッサ103とは、1つのプロセッサであってもよい。
用バス205にそれぞれ接続されている。SWカード2は、「スイッチ回路」の一例である。「スイッチ回路」の一例には、SWカード2の他に、SWカード2がマザーボード又はマザーカードと一体化されている場合には、マザーボード又はマザーカード上の該当するチップ,回路も含まれる。
IFカード1のVLAN受信回路12,IFコピー抑止回路14,フレームコピー制御回路15は、例えば、図5には図示されていない、1つ又は複数のICロジック素子,FPGA等に実現される回路であってもよい。そのため、図6では、VLAN受信回路12,IFコピー抑止回路14,フレームコピー制御回路15がデータ処理用プロセッサ103によるソフトウェアの実行によって実現される機能である場合についても、便宜的に、それぞれ回路として説明する。
の項目を有する。Vビットは、該当エントリの有効性を示すフラグである。第1実施形態では、Vビットに0が格納されている場合には、該当エントリは無効であることが示される。外部から受信されたフレームに含まれるVLAN IDと受信ポートとに該当するエントリが無効である場合には、IFカード1のVLAN受信回路12によって、該当フレームは廃棄される。また、第1実施形態では、Vビットに1が格納されている場合には、該当エントリは有効であることが示される。外部から受信されたフレームに含まれるVLAN IDと受信ポートとに該当するエントリが有効である場合には、IFカード1のVLAN受信回路12によって、該当エントリのMGIDが受信フレームの装置内フレームヘッダに格納される。装置内フレームヘッダについては後述する。
でVLAN IDの重複があり、ポート番号によって契約ユーザが識別される場合がある。この場合には、ポート番号とVLAN IDとの組み合わせ(契約ユーザとVLAN IDとの組み合わせ)に応じてMGIDが割り当てられてもよい。また、例えば、通信装置100が2段のVLANタグが付与されたフレームを扱う場合には、2段のVLANタグに含まれる2つのVLAN IDの組み合わせに応じて、MGIDが割り当てられてもよい。MGIDには、VLAN IDと同じ番号が用いられてもよいし、異なる番号が用いられてもよい。MGIDは、「グループ識別情報」の一例である。
れる。
1である場合には、エージングビットは0に上書きされる。また、エントリのエージングビットが0である場合には、該当エントリのVビットが0に上書きされ、該当エントリが無効化される。
キャストグループ内にフラッディングされないことが示される。すなわち、受信フレームは、転送先のポートが1つである、ユニキャスト転送されるフレームであることが示される。また、第1実施形態では、Mビットが1である場合には、該当フレームがマルチキャストグループ内にフラッディングされることが示される。Mビットは、初期設定として、マルチキャストグループ内にフラッディングされないフレームであることを示す値(Mビット=0)に設定される。なお、フレームがマルチキャストグループ内でフラッディングされることを、以降、マルチキャスト転送と称する。なお、このマルチキャスト転送には、例えば、SWカード2から全IFカード1にフレームが転送されるブロードキャスト転送も含まれることとする。
されるMGIDを書き込む。装置内ヘッダの宛先IFカード番号と宛先ポート番号とは、空のままである。VLAN受信回路12は、「付与回路」の一例である。
えば、該当エントリのエージングビットを1(該当エントリの生存を示す値)に上書きして、該当エントリの生存時間をリセットする。
信フレームの装置内ヘッダに含まれるMビットが0である場合には(OP1:No)、受信フレームが該当MGIDのマルチキャストグループにフラッディングされないフレームであることが示され、処理がOP2に進む。
ループへ不参加であることを示すように、IF-MGIDテーブル16のエントリのリー
ド値が書き換えられる。更新後の、IF−MGIDテーブル16のエントリのリード値が、IFコピー抑止回路14のコピー抑止判定結果となる。次に処理がOP8に進む。
図13Aは、第1実施形態における通信装置100の動作例を示す図である。図13Aに示される各IFカード及びSWカードは、上述のIFカード1及びSWカード2と同様の構成を有する。図13Aでは、VLAN ID=10のVLANについて、該当VLANに属するポートの宛先情報が表示されている。図13Aでは、C0P0,C1P1,C2P0,C3P0,C3P1がVLAN ID=10のVLANに属しており、MGID=1のマルチキャストグループに参加している。
1、MGIDに1が格納される。また、IFカード#0の制御用プロセッサ104によって、IFカード#0のIF−MGIDテーブル16は、MGID=1のエントリのポート#1に対応する項目に1が格納され、C0P1がMGID=1のマルチキャストグループに参加することを示すように更新される。
第1実施形態では、通信装置100において、マルチキャストグループを導入し、SWカード2にSW−MGIDテーブル25,各IFカード1にIF−MGIDテーブル16を備える。各IFカード1は、マルチキャストグループ単位で、マルチキャストグループに参加する自IFカード1内のポート、すなわち、マルチキャストグループ内のフラッディングのフレームの送信先ポートを管理する。また、SWカード2は、マルチキャストグループ単位で、マルチキャストグループに参加するポートを有するIFカード1、すなわち、マルチキャストグループ内のフラッディングのフレームの送信先IFカードを管理する。また、各IFカード1は、装置内フレームヘッダに送信元ポート番号の情報を付与し、IFカード1において送信元ポートへのフレームの送信を抑止する。そのため、例えば、図13C,図13E,図13G,図13I,図13Jの例で示されるように、VLANを1つのマルチキャストグループとした場合には、各IF−MGIDテーブル16,SW−MGIDテーブル25において、1つのVLANに対するエントリは1つである。これに対して、従来は、1つのVLANに対して、IFカードの区別なく、該当VLANに属するポートごとに宛先情報が1つのテーブル内に存在した(図4参照)。したがって、第1実施形態によれば、通信装置100において必要とされるテーブルエントリ数や管理情報量を削減することができ、メモリの使用量を低減することができる。また、通信装置100は、テーブルエントリ数や管理情報量が削減された分、より多くのVLANやポートを収容することができる。
第2実施形態における通信装置では、SWカードからIFカードへの不要なフレーム転送が省かれる。不要なフレーム転送には、例えば、フレームがフラッディングされる場合に、該当マルチキャストグループに参加するポートが該当フレームの受信ポート1つだけであるIFカード1への、SWカード2からの該当フレームのコピーの送信がある。第2実施形態において、第1実施形態と共通する説明は省略される。
第2実施形態の動作例における通信装置100bの設定は、図13Aに示される例と同様の設定である。図18Aは、第2実施形態の動作例における、IFカード#0のVLANテーブルの例である。図18Bは、第2実施形態の動作例における、IFカード#0のIF−MGIDテーブルの例である。図18Cは、第2実施形態の動作例における、IFカード#1のVLANテーブルの例である。図18Dは、第2実施形態の動作例における、IFカード#1のIF−MGIDテーブルの例である。図18Eは、第2実施形態の動作例における、IFカード#2のVLANテーブルの例である。図18Fは、第2実施形態の動作例における、IFカード#2のIF−MGIDテーブルの例である。図18Gは、第2実施形態の動作例における、IFカード#3のVLANテーブルの例である。図18Hは、第2実施形態の動作例における、IFカード#3のIF−MGIDテーブルの例である。なお、第2実施形態の動作例におけるSWカードのSW−MGIDテーブルは、図13Jと同様である。
、実際には、IFカード#0では、ポート#0がMGID=1のマルチキャストグループに参加している。
第2実施形態における通信装置100bでは、コピー抑止ビットを用いて、SWカード2bにおいてIFカード1へのフレームのコピーの送信の抑止を判定する。これによって、通信装置100bでは、SWカード2bからIFカード1への不要なフレームのコピーの送信を省くことができ、SWカード2bとIFカード1とを接続するデータ用バス6(図5)の帯域を節約することができる。
第1実施形態及び第2実施形態では、フレームを受信した受信ポートから、再度同じフレームが送信されることを防ぐために、SWカードから受信されるフレームは、受信ポートを有するIFカードにおいて、廃棄される。第3実施形態では、通信装置は、ユニキャスト転送のフレームが、SWカードから、該当フレームの受信ポートを有するIFカード(送信元IFカード)へ再度送信されることを省く。なお、第3実施形態では、第1実施形態,第2実施形態と共通する説明は省略される。
第3実施形態では、SWカード2cの送信フィルタ回路27によって、ユニキャスト転送のフレームのSWカード2cから、該フレームの受信ポートを有するIFカード1への転送を省くことができる。これによって、SWカード2cと各IFカード1間の帯域消費を低減することができる。なお、第3実施形態の通信装置100cは、第2実施形態の通信装置100bに、送信フィルタ回路27を追加した構成であるが、これに限られず、通信装置は、第1実施形態の通信装置100に送信フィルタ回路27を追加した構成としてもよい。
第4実施形態では、フレームのコピーは、IFカードにおいては行われず、SWカードにおいて一元的に行われる。なお、第4実施形態では、第1実施形態,第2実施形態,及び第3実施形態と共通する説明は省略される。
ームがマルチキャスト転送される場合には、MACテーブル制御回路22は装置内ヘッダのMビットを(マルチキャスト転送を示す値)に書き換え、フレームをフレームコピー制御回路24dに送信する。
第4実施形態では、VLAN受信回路とVLANテーブルとがSWカードに備えられ、SWカードにおいて一元的にフレームコピーが行われる。処理負荷が高く、回路規模が複雑になるフレームコピー処理をSWカードにおいて一元的に行うことによって、IFカードの構成を容易に且つ低コストにすることができる。
第1実施形態,第2実施形態,第3実施形態,第4実施形態では、VLANを取り扱う通信装置に、本開示を適用する例について説明された。本発明は、例えば、IPマルチキャストアドレスによってマルチキャスト通信を行う通信装置についても適用可能である。この場合には、第1−4実施形態における、VLANをIPマルチキャストグループに,VLAN IDをIPマルチキャストグループIDに,MACテーブルをルーティングテーブルに,など、適宜対応する要素を置き換えることによって、該通信装置を実現可能である。
(付記1)
第1のプロセッサと、
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第1のメモリと、
を含む複数のインタフェース回路と、
第2のプロセッサと、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
データブロックを各インタフェース回路に送信する中継回路と、
を含むスイッチ回路と、
を備え、
前記スイッチ回路における前記第2のプロセッサは、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成し、
前記各インタフェース回路における第1のプロセッサは、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情
報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与 し、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成し、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止し、
前記データブロックのコピーを宛先のポートから送信する、
通信装置。
(付記2)
前記各インタフェース回路における第1のプロセッサは、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示されるグループ識別情報と、該グループ識別情報のグループに属するポートとを読み出し、
前記スイッチ回路から受信したデータブロックに付与されるインタフェースの識別情報と自身が含まれるインタフェース回路の識別情報とが一致するか否かを判定し、前記データブロックに付与されるインタフェース回路の識別情報と前記自身が含まれるインタフェース回路の識別情報とが一致する場合には、前記第1のメモリから読み出したポートから前記送信元情報に合致するポートを除くポートを宛先とする前記データブロックのコピーを生成する、
付記1に記載の通信装置。
(付記3)
前記スイッチ回路における前記第2のプロセッサは、
データブロックによって示されるグループ識別情報のグループに属するポートを1つしか有さないインタフェース回路から、該グループ識別情報を示すデータブロックを受信した場合に、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する、
付記1又は2に記載の通信装置。
(付記4)
前記インタフェース回路における第1のプロセッサは、データブロックを受信した該ポートが、該インタフェース回路において、該データブロックによって示されるグループ識
別情報のグループに属する唯一のポートである場合に、該データブロックにコピー抑止情報を付与し、
前記スイッチ回路における前記第2のプロセッサは、各インタフェース回路から受信したデータブロックに前記コピー抑止情報が付与されている場合に、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する、
付記3に記載の通信装置。
(付記5)
前記スイッチ回路の前記第2プロセッサは、前記第2のメモリから、前記インタフェース回路から受信したデータブロックによって示されるグループ識別情報のグループに属するポートを有するインタフェース回路を読み出し、
前記データブロックに前記コピー抑止情報が付与されている場合に、前記第2のメモリから読み出したインタフェース回路から、前記データブロックに付与されているインタフェース回路の識別情報に合致するインタフェース回路を除く、該インタフェース回路を宛先とする前記データブロックのコピーを生成する、
付記4に記載の通信装置。
(付記6)
前記スイッチ回路は、
データブロックの宛先端末の端末識別情報と、該宛先端末が接続するポートの識別情報と、該ポートを有するインタフェース回路の識別情報と、を含む宛先情報を記憶する第3のメモリをさらに有し、
前記第2のプロセッサは、
各インタフェース回路から受信したデータブロックに含まれる宛先端末の端末識別情報に対応するポートの識別情報とインタフェース回路の識別情報とを、前記第3のメモリから取得し、
前記データブロックによって示されるインタフェース回路の識別情報と、前記データブロックに付与された送信元情報のポートの識別情報とが、前記第3のメモリから取得したインタフェース回路の識別情報とポートの識別情報とに合致する場合に、前記データブロックを廃棄する、
付記1から5のいずれか一つに記載の通信装置。
(付記7)
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第
1のメモリと、
を含む複数のインタフェース回路と、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
を含むスイッチ回路と、
を備え、
前記スイッチ回路は、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成する第2のコピー回路と、
前記データブロックのコピーを宛先のインタフェース回路に送信する中継回路と、
を有し、
前記各インタフェース回路は、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与する付与回路と、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成する第1のコピー
回路と、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止する第1の抑止回路と、
前記データブロックのコピーを宛先のポートから送信する送信回路と、
を有する通信装置。
(付記8)
前記第1のコピー回路は、前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示されるグループ識別情報のグループに属するポートを読み出し、読み出したポートに対する該データブロックのコピーを生成し、
前記第1の抑止回路は、前記スイッチ回路から受信したデータブロックに付与されるインタフェース回路の識別情報と自身が含まれるインタフェース回路の識別情報とが一致するか否かを判定し、前記データブロックに付与されるインタフェースの識別情報と前記自身が含まれるインタフェース回路の識別情報とが一致する場合には、前記第1のコピー回路によって前記第1のメモリから読み出されたポートから、前記送信元情報に合致するポートを除くことによって、前記第1のコピー回路による、前記送信元情報に合致するポートを宛先とする前記データブロックのコピーの生成を抑止する、
付記7に記載の通信装置。
(付記9)
前記スイッチ回路は、
データブロックによって示されるグループ識別情報のグループに属するポートを1つしか有さないインタフェース回路から、該グループ識別情報を示すデータブロックを受信した場合に、前記第2のコピー回路による、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する第2の抑止回路をさらに有する、
付記7又は8に記載の通信装置。
(付記10)
前記インタフェース回路の前記付与回路は、データブロックを受信した該ポートが、該インタフェース回路において、該データブロックによって示されるグループ識別情報のグループに属する唯一のポートである場合に、該データブロックにコピー抑止情報を付与し、
前記スイッチ回路の前記第2の抑止回路は、各インタフェース回路から受信したデータブロックに前記コピー抑止情報が付与されている場合に、前記第2のコピー回路による、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する、
付記9に記載の通信装置。
(付記11)
前記スイッチ回路の前記第2のコピー回路は、前記第2のメモリから、前記インタフェース回路から受信したデータブロックによって示されるグループ識別情報に属するポートを有するインタフェース回路を読み出し、読み出したインタフェース回路に対して、前記データブロックのコピーを生成し、
前記第2の抑止回路は、前記データブロックに前記コピー抑止情報が付与されている場合に、前記第2のコピー回路によって前記第2のメモリから読み出されたインタフェース回路から、前記データブロックに付与されているインタフェース回路の識別情報に合致するインタフェース回路を除くことによって、前記第2のコピー回路による、該インタフェース回路を宛先とする前記データブロックのコピーの生成を抑止する、
付記10に記載の通信装置。
(付記12)
前記スイッチ回路は、
データブロックの宛先端末の端末識別情報と、該宛先端末が接続するポートの識別情報と、該ポートを有するインタフェース回路の識別情報と、を含む宛先情報を記憶する第3のメモリと、
各インタフェース回路からの受信データブロックに含まれる宛先端末の端末識別情報に対応するポート情報とインタフェース情報とを、前記第3のメモリから、取得する取得回路と、
前記データブロックによって示されるインタフェース回路の識別情報と、前記データブロックに付与された送信元情報のポートの識別情報とが、前記取得回路によって取得されたインタフェース情報とポート情報とに合致する場合に、前記データブロックを廃棄するフィルタ回路と、
をさらに備える
付記7から11のいずれか一つに記載の通信装置。
(付記13)
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第1
のメモリと、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与する付与回路と、
前記第1のメモリから、スイッチ回路から受信したデータブロックによって示される
グループ識別情報に対応するポートを取得し、取得したポートを宛先とする前記データ
ブロックのコピーを生成するコピー回路と、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止する抑止回路と、
前記データブロックのコピーを宛先のポートから送信する送信回路と、
を有するインタフェース回路。
(付記14)
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第
1のメモリと、
を含む複数のインタフェース回路と、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
データブロックを各インタフェース回路に送信する中継回路と、
を含むスイッチ回路と、
を備える通信装置において、
前記スイッチ回路が、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成し、
前記各インタフェース回路が、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情
報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与 し、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成し、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止し、
前記データブロックのコピーを宛先のポートから送信する、
通信方法。
(付記15)
複数のポートを有する複数のインタフェース回路と接続するスイッチ回路であって、
グループ単位で、該グループの識別情報と該グループに属するポートのインタフェース
回路の識別情報とポートの識別情報と、を記憶するメモリと、
前記メモリから、各インタフェース回路から受信したデータブロックによって示される
グループ識別情報に対応付けられているポートのインタフェース回路の識別情報とポー
トの識別情報とを取得し、前記データブロックを受信したインタフェース回路の識別情
報とポートの識別情報とが取得したインタフェース回路の識別情報とポートの識別情報
とに合致しない場合に、取得したインタフェース回路とポートとを宛先とするデータブ
ロックのコピーを生成するコピー回路と、
前記データブロックのコピーを宛先のインタフェース回路に送信する中継回路と、
を備えるスイッチ回路。
1,1d IFカード
11,11d,101 PHY/MAC回路
12,28 VLAN受信回路
13,13b,29 VLANテーブル
14 IFコピー抑止回路
15 フレームコピー制御回路
16 IF−MGIDテーブル
2,2b,2c,2d SWカード
21,201 SW回路
22 MACテーブル制御回路
23 MACテーブル
24,24d フレームコピー制御回路
25,25d SW−MGIDテーブル
26 SWコピー抑止回路
27 送信フィルタ回路
102,202 メモリ
103,206 データ処理用プロセッサ
104,203 制御用プロセッサ
Claims (5)
- 第1のプロセッサと、
複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートの識別情報とを
記憶する第1のメモリと、
を含む複数のインタフェース回路と、
第2のプロセッサと、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路の識別情報とを記憶する第2のメモリと、
データブロックを各インタフェース回路に送信する中継回路と、
を含むスイッチ回路と、
を備え、
前記スイッチ回路における前記第2のプロセッサは、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成し、
前記各インタフェース回路における第1のプロセッサは、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情
報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与 し、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成し、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止し、
前記データブロックのコピーを宛先のポートから送信する、
通信装置。 - 前記スイッチ回路における前記第2のプロセッサは、
データブロックによって示されるグループ識別情報のグループに属するポートを1つしか有さないインタフェース回路から、該グループ識別情報を示すデータブロックを受信した場合に、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する、
請求項1に記載の通信装置。 - 前記インタフェース回路における第1のプロセッサは、データブロックを受信した該ポートが、該インタフェース回路において、該データブロックによって示されるグループ識別情報のグループに属する唯一のポートである場合に、該データブロックにコピー抑止情報を付与し、
前記スイッチ回路における前記第2のプロセッサは、各インタフェース回路から受信したデータブロックに前記コピー抑止情報が付与されている場合に、該インタフェース回路を宛先とする該データブロックのコピーの生成を抑止する、
請求項2に記載の通信装置。 - 複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第
1のメモリと、
を含む複数のインタフェース回路と、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
を含むスイッチ回路と、
を備え、
前記スイッチ回路は、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成する第2のコピー回路と、
前記データブロックのコピーを宛先に送信する中継回路と、
を有し、
前記各インタフェース回路は、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与する付与回路と、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成する第1のコピー
回路と、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止する第1の抑止回路と、
前記データブロックのコピーを宛先のポートから送信する送信回路と、
を有する通信装置。 - 複数のポートと、
グループ単位で、該グループの識別情報と該グループに属するポートとを記憶する第
1のメモリと、
を含む複数のインタフェース回路と、
グループ単位で、該グループの識別情報と該グループに属するポートを有するインタフェース回路とを記憶する第2のメモリと、
データブロックを各インタフェース回路に送信する中継回路と、
を含むスイッチ回路と、
を備える通信装置において、
前記スイッチ回路が、
前記第2のメモリから、各インタフェース回路から受信したデータブロックによって
示されるグループ識別情報に対応付けられているインタフェース回路の識別情報を取得
し、取得したインタフェース回路の識別情報に合致するインタフェース回路を宛先とす
る前記データブロックのコピーを生成し、
前記各インタフェース回路が、
ポートから受信したデータブロックに、自身が含まれるインタフェース回路の識別情報と、該データブロックを受信した該ポートの識別情報と、を送信元情報として付与し、
前記第1のメモリから、前記スイッチ回路から受信したデータブロックによって示さ
れるグループ識別情報に対応するポートの識別情報を取得し、取得したポートの識別情
報に合致するポートを宛先とする前記データブロックのコピーを生成し、
前記スイッチ回路から受信したデータブロックに付与されている送信元情報に合致す
るポートを有するか否かを判定し、該送信元情報に合致するポートを有する場合には、
該データブロックに付与されているポートの識別情報に合致するポートを宛先とする、
該データブロックのコピーの生成を抑止し、
前記データブロックのコピーを宛先のポートから送信する、
通信方法。
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