JP2013063891A - SiCエピタキシャルウエハおよびそれを用いたSiC半導体素子 - Google Patents
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Abstract
【解決手段】4°以下のオフ角を有するSiC基板2と、SiC基板2の主面4に形成され、その表面10に0.5nm以上の高さのステップバンチング9が形成されたSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1において、ステップバンチング9の線密度を40cm−1以下にする。
【選択図】図6
Description
SiC半導体は、通常、SiCインゴットから切り出す際に、(0001)面から所定のオフ角を付ける。切り出されたウエハは研磨などの加工が施され、加工面上にエピタキシャル層が形成されたエピタキシャルウエハの状態で使用される。SiCエピタキシャル層の成長過程では、オフ角により生じる原子ステップとテラスとよぶ原子平坦面からなる表面に成長の結晶核が生成する。結晶核は熱力学的エネルギーによりテラス上を拡散し、ステップ端で安定化する。このような成長メカニズムはステップフローと呼ばれる。理想的には、成長初期のテラス幅を保ったまま成長するため、SiCの分子1層分の高さのステップも同様に保たれるが、実際には、ウエハ表面の欠陥の有無や、成長温度や成長中の雰囲気などの熱力学的な要因が影響して、結晶核の拡散速度に不均一性が生じて、テラス幅も不均一になる。テラス幅が狭くなるところでは、ステップが集まって束になり(以降、ステップバンチングと呼ぶ)、SiCの分子2層分以上の高さになる。
その一方で、非特許文献2では、SiCエピタキシャルウエハの表面のステップバンチングの線密度は、SiCエピタキシャル層形成時の温度およびC/Si比(C(炭素)とSi(シリコン)との供給比)に依存しており、C/Si比=0.5以下にすれば、ステップバンチングの発生を防止できると報告されている。
このSiCエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、BJT(バイポーラトランジスタ)、pnダイオード、サイリスタ、IGBT(Insulated gate bipolar transistor)などの各種SiC半導体素子を動作させた場合でも、ステップバンチングの線密度が40cm−1以下であるため、SiCエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のSiC半導体素子を提供することができる。
また、前記SiC基板の前記主面は、(0001)面に対して[11−20]軸方向に前記4°以下のオフ角で傾斜した面であってもよいし、(0001)面に対して[−1100]軸方向に前記4°以下のオフ角で傾斜した面であってもよい。
また、前記SiC基板の前記主面は、前記4°以下のオフ角で当該SiCインゴットから切り出されたSiCベアウエハの切り出し面を、研削、ラッピングなどの機械加工した後、研磨(主にCMP)またはプラズマエッチングによる削り量が500nm以上であることが好ましい。
これにより、SiC基板の主面に、基底面転位のピットを適切なサイズで形成することができる。そのため、SiCウエハのSiCエピタキシャル層の基底面転位密度(BPD密度)を小さくすることができる。たとえば、エピタキシャル成長の際に基底面転位はSiCベアウエハからエピタキシャル層へ伝播してしまうが、基底面転位の場所に適切なサイズのピットが形成されていると、基底面転位はオフ角の方向以外には伝播できなくなり、前記SiCエピタキシャル層の基底面転位密度を10cm−2以下にすることができる。その結果、素子の特性、たとえば、オン抵抗低減、pnダイオードなどのバイポーラ動作の順方向電圧上昇の抑制に効果がある。
また、前記SiCエピタキシャル層は4H−SiCからなることが好ましく、その窒素濃度が5×1016cm−3以下であることが好ましい。
そして、本発明のSiC半導体素子は、上記した本発明のSiCエピタキシャルウエハを用いて形成されている。そのため、SiCエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。
図1は、本発明の一実施形態に係るSiCエピタキシャルウエハの概略図である。図2は、SiCエピタキシャル層における厚さとキャリア濃度との相関図である。図3は、SiCエピタキシャル層における厚さとオン抵抗との相関図である。
SiCエピタキシャルウエハ1は、4H−SiCからなり、SiC基板2と、SiC基板2に積層されたSiCエピタキシャル層3とを含む。SiC基板2の厚さt1は、たとえば、200μm〜500μmであり、SiCエピタキシャル層3の厚さt2は、SiC基板2よりも薄く、たとえば、5μm以上、好ましくは、4μm〜100μmである。また、SiCエピタキシャル層3の窒素濃度は、たとえば、5×1016cm−3以下である。SiCエピタキシャル層3の厚さと窒素濃度をこの範囲にすることにより、図2に示すように、300Vから10kVの耐圧を確保することができる。
・Eb:絶縁破壊電界
Siでは3×105V/m、SiCでは3×106V/m
・q:電荷素量=1.6×10−19C
・ND:キャリア濃度
・W:エピタキシャル層の厚さ
・ε0:真空の誘電率=8.85×10−12F/m
・εs:比誘電率
Siでは11.8、SiCでは9.7
キャリア濃度NDについては、n型SiCの場合、キャリア濃度≒窒素濃度であるので、SiCエピタキシャル層3の窒素濃度をキャリア濃度とした。SiCエピタキシャル層3の窒素濃度は、エピタキシャル成長条件で調整することができる。たとえば、エピタキシャル成長中にSiH4流量に対する窒素流量の割合を増加することによって、窒素濃度(キャリア濃度)を増加させることができる。
図3では、X軸:SiCエピタキシャル層3の厚さW、Y軸:SiCエピタキシャル層3のオン抵抗SRとするXY平面に、互いに等しい耐圧Vbのプロットをつなぐことによって得られた6つの等耐圧線(600V、900V、1200V、3300V、6600Vおよび10kV)が示されている。また、参考として、耐圧が600VのSiデバイスの等耐圧線も示されている。
・q:電荷素量=1.6×10−19C
・ND:キャリア濃度
・W:エピタキシャル層の厚さ
・μ:移動度
Siでは1.4×103cm2V−1s−1、SiCでは900cm2V−1s−1
なお、SiCは、同一の組成で様々な積層構造をとる結晶多形(ポリタイプ)を示す材料であり、数100種類以上のポリタイプが存在する。この実施形態では、SiCエピタキシャルウエハ1は、4H−SiCに限らず、たとえば、3C−SiC、2H−SiC、6H−SiC、15R−SiCなどであってもよい。これらの中では、6H−SiCなどの六方晶SiCが好ましい。
(0001)、[11−20]などの表現は、いわゆるミラー指数であり、SiC結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図4および図5を参照して説明することができる。
図4に示すように、4H−SiCの結晶構造は、六方晶系で近似することができ、1つのシリコン原子に対して4つの炭素原子が結合している。4つの炭素原子は、シリコン原子を中央に配置した正四面体の4つの頂点に位置している。これらの4つの炭素原子は、1つのシリコン原子が炭素原子に対して[0001]軸方向に位置し、他の3つの炭素原子がシリコン原子に対して[000−1]軸側に位置している。
また、[0001]軸に垂直であり、かつ(0001)面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、a1軸[2−1−10]、a2軸[−12−10]およびa3軸[−1−120]である。
六角柱の各頂点を通る上記6本の軸の各間において、その両側の各軸に対して30°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、a1軸と[11−20]軸との間から時計回りに順に、[10−10]軸、[1−100]軸、[0−110]軸、[−1010]軸、[−1100]軸および[01−10]軸である。これらの軸を法線とする各面(六角柱の側面)は、(0001)面および(000−1)面に対して直角な結晶面である。
図6(a)(b)は、図1のSiCエピタキシャルウエハの要部拡大図であり、図6(a)は平面図、図6(b)は断面図であって、図6(a)の切断線A−Aでの断面を示している。図7は、SiC基板のオフ角とステップ成長幅との関係を示すグラフである。
図8(a)(b)は、ステップバンチングの線密度を説明するための図である。
ステップバンチング9と基底面転位11との対応関係は、たとえば、図9に示すように、SiCエピタキシャル層3の表面10を、溶融KOH(水酸化カリウム)でウエットエッチングしてエッチピット12を形成し、当該エッチピット12がステップバンチング9の線上に形成されることを確認することにより証明できる。
しかしながら、SiC基板2にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融KOHの温度が10℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融KOHを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位(TSD:Threading Screw Dislocation)や貫通刃状転位(TED:Threading Edge Dislocation)のエッチピットも出現するので、SiC基板2の主面4の凹凸が数μm以上の大きさになる。その結果、SiCエピタキシャル層3の形成後の表面凹凸も大きくなる。そのため、SiCエピタキシャル層3にデバイスを形成する前に、SiCエピタキシャル層3の表面10を平坦化するための加工が必要であるが、平坦化加工の際に、SiCエピタキシャル層3の表面10にダメージを与えてしまう。
次に、図10を参照して、SiCエピタキシャルウエハの製造方法を具体的に説明する。
まず、図10(a)に示すように、六方晶SiCインゴット13を用意する。次に、当該SiCインゴット13を、(0001)面に対して[11−20]軸方向に4°以下のオフ角θを付けて切り出すことにより、複数枚のSiCベアウエハ14を得る。次に、SiCベアウエハ14の切り出し面15((0001)面)を、ラップ加工などの機械加工により研磨する。
<CMP条件>
・研磨速度:0.01nm/h〜0.5nm/h、好ましくは、0.1nm/h
<エッチング条件 ICP(Inductively Coupled Plasma:誘導結合型プラズマ)>
・圧力:200Pa〜400Pa、好ましくは、400Pa
・原料ガス(流量):ArもしくはO2を30sccmおよびCF4を60sccm、またはCl2単独で100sccm
・RFパワー:100W〜1000W、好ましくは、500W
・基板バイアス:10W〜100W、好ましくは、50W
・エッチングレート:10nm/min〜200nm/min、好ましくは、50nm/min
プラズマエッチングが好ましい理由は、SiCは非常に硬い材料であるため、ダメージの少ないCMPで500nm以上除去するには数時間必要であるが、プラズマエッチングでは20分程度の短時間で済むためである。一方、SiCベアウエハ14の切り出し面15が受けるダメージについては、SiなどのSiCよりも柔らかい材料では大きなダメージを受けるおそれがあるが、SiCは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。
たとえばCMPにより除去を行った場合には、除去後、SiCエピタキシャル層3の形成前に、CMPにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。CMPにより発生するパーティクルは、SiCエピタキシャル層3の表面10でステップをバンチングさせる原因となるためである。
乾燥工程では、SiC基板2が乾燥するにつれて、その主面4にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、SiCエピタキシャル層3でのステップバンチング9の発生を確実に抑えることができる。
<酸化条件>
・酸化温度:1000℃〜1400℃、好ましくは、1100℃〜1300℃
・雰囲気:O2、NO、N2O、NO2、AirおよびH2O、好ましくは、O2、NO、N2O、NO2
・酸化時間:2h〜48h、好ましくは、8h
・酸化膜厚:10nm〜2000nm、好ましくは、20nm〜80nm、具体的に好ましくは、ドライ酸化法で40nm
その後、フッ酸(HF)を用いて、酸化膜16を除去する。
次に、図10(d)に示すように、SiC基板2上に、SiCエピタキシャル層3を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。
<SiCエピタキシャル層の形成条件>
・成長温度:1600℃〜1700℃
・圧力:10kPa〜15kPa
・H2流量:100slm〜200slm
・原料ガス:SiH4、C3H8、N2
・成長速度:1μm/h〜20μm/h
・C/Si供給比:1.0〜10.0、好ましくは、1.3〜2.0
SiCエピタキシャル層3を成長させることにより、図1のSiCエピタキシャルウエハ1を得ることができる。
また、ステップバンチング9は、上述したように、SiCエピタキシャル層3のBPD密度を小さくしても減らすことができる。この実施形態では、酸化膜16の形成工程および除去工程を行うことにより、SiC基板2の主面4に基底面転位11のピットを数nmから数μmの範囲の適切なサイズで形成できるので、表面の凹凸への影響を少なく、SiCエピタキシャル層3のBPD密度を小さくすることができる。
しかしながら、SiC基板2のSi面(0001)面にSiCをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、SiCエピタキシャル層3の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のC/Si比を高くすることが好ましいが、そうすると、SiCエピタキシャル層3の表面10に発生するステップバンチング9の線密度が大きくなるという不具合がある。
すなわち、非特許文献2にあるように、高いC/Si比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング9の線密度が1000cm−1以上と非常に高くなるため、デバイス用途には不適切であった。
以上のSiCエピタキシャルウエハ1は、たとえば、各種SiC半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型MOSFET、およびプレーナゲート型MOSFETの例を示す。
SiC半導体素子としてのショットキーバリアダイオード21は、n+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のSiC基板2と、n−型(たとえば、濃度が5×1014〜5×1016cm−3)のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。これらにドーピングされたn型不純物としては、たとえば、N(窒素)、P(リン)、As(ひ素)などを使用できる。
また、SiCエピタキシャル層3の表面10((0001)Si面)には、SiCエピタキシャル層3の一部を活性領域23として露出させるコンタクトホール24を有し、当該活性領域23を取り囲むフィールド領域25を覆うフィールド絶縁膜26が形成されている。フィールド絶縁膜26は、SiO2(酸化シリコン)からなるが、窒化シリコン(SiN)など、他の絶縁物からなっていてもよい。このフィールド絶縁膜26上には、アノード電極27が形成されている。
このショットキーバリアダイオード21によれば、従来に比べて、リーク電流が1桁以上低減できることが確認できた。
SiC半導体素子としてのトレンチゲート型MOSFET31は、n+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のSiC基板2と、n−型(たとえば、濃度が5×1014〜5×1016cm−3)のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。
SiCエピタキシャル層3の表面10((0001)Si面)近傍(表層部)には、p型(たとえば、濃度がたとえば、1×1016cm−3〜1×1019cm−3)のボディ領域33が形成されている。SiCエピタキシャル層3において、ボディ領域33に対してSiC基板2側の部分は、エピタキシャル成長後のままの状態が維持された、n−型のドレイン領域34である。
ゲートトレンチ35の内面およびSiCエピタキシャル層3の表面10には、ゲートトレンチ35の内面全域を覆うようにゲート絶縁膜36が形成されている。そして、ゲート絶縁膜36の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ35内にゲート電極37が埋設されている。
また、SiCエピタキシャル層3には、その表面10からソース領域38を貫通し、ボディ領域33に接続されるp+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のボディコンタクト領域39が形成されている。
ソース電極42とドレイン電極32との間(ソース−ドレイン間)に所定の電位差を発生させた状態で、ゲート電極37に所定の電圧(ゲート閾値電圧以上の電圧)を印加することにより、ゲート電極37からの電界によりボディ領域33におけるゲート絶縁膜36との界面近傍にチャネルを形成することができる。これにより、ソース電極42とドレイン電極32との間に電流を流すことができ、トレンチゲート型MOSFET31をオン状態にさせることができる。
また、SiCエピタキシャル層3のステップバンチング9は、MOSFET31の酸化膜16界面においてキャリアの散乱要因になるため、ステップバンチング9の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング9の線密度を従来に比べて1/50に小さくすることができるので、キャリア移動度を向上させることができる。
SiC半導体素子としてのプレーナゲート型MOSFET51は、n+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のSiC基板2と、n−型(たとえば、濃度が5×1014〜5×1016cm−3)のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。
SiCエピタキシャル層3の表面10((0001)Si面)近傍(表層部)には、p型(たとえば、濃度が、1×1016cm−3〜1×1019cm−3)のボディ領域53がウェル状に形成されている。SiCエピタキシャル層3において、ボディ領域53に対してSiC基板2側の部分は、エピタキシャル成長後のままの状態が維持された、n−型のドレイン領域54である。
ソース領域55の内側には、p+型(たとえば、濃度が1×1018cm−3〜1×1021cm−3)のボディコンタクト領域56が形成されている。ボディコンタクト領域56は、ソース領域55を深さ方向に貫通し、ボディ領域53に接続されている。
ゲート絶縁膜57上には、たとえばポリシリコンからなるゲート電極58が形成されている。ゲート電極58は、ゲート絶縁膜57を挟んでボディ領域53の周縁部に対向している。
ソース電極61とドレイン電極52との間(ソース−ドレイン間)に所定の電位差を発生させた状態で、ゲート電極58に所定の電圧(ゲート閾値電圧以上の電圧)を印加することにより、ゲート電極58からの電界によりボディ領域53におけるゲート絶縁膜57との界面近傍にチャネルを形成することができる。これにより、ソース電極61とドレイン電極52との間に電流を流すことができ、プレーナゲート型MOSFET51をオン状態にさせることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、SiC基板2の主面4(基板表面)は、図17(a)(b)に示すように、(0001)面に対して[−1100]軸のオフ方向に4°以下のオフ角θで傾斜していてもよい。
また、図示は省略するが、この実施形態のSiCエピタキシャルウエハ1を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング9の線密度が高いと、表面10再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のSiCエピタキシャルウエハ1を用いれば、SiCエピタキシャル層3のステップバンチング9の線密度および残留電子濃度が低い上に、高いC/Si比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。
また、前述のショットキーバリアダイオード21、トレンチゲート型MOSFET31およびプレーナゲート型MOSFET51に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード21において、p型の部分がn型であり、n型の部分がp型であってもよい。
(1)実施例1
4H−SiCインゴットを、(0001)面に対して[11−20]軸方向に4°のオフ角θを付けて切り出すことによりSiCベアウエハを得た。次に、SiCベアウエハの切り出し面((0001)面)をラップ加工で研磨した。機械加工後、SiCベアウエハの切り出し面((0001)面)を、CMPにより500nm以上除去した。その後、機能水を用いてメガソニック洗浄し、イオナイザで乾燥させた後、SiC基板の主面に、C/Si比=1.3〜2.0の範囲でSiCエピタキシャル層を成長させた(厚さ5μm 600V耐圧対応)。以上より得られたSiCエピタキシャルウエハのステップバンチングの線密度を測定したところ、40cm−1以下であった。
(2)実施例2
4H−SiCインゴットを、(0001)面に対して[−1100]軸方向に4°のオフ角θを付けて切り出したこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(3)実施例3
4H−SiCインゴットを、(0001)面に対して[11−20]軸方向に2°のオフ角θを付けて切り出したこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(4)実施例4
機械加工後、SiCベアウエハの切り出し面((0001)面)を、プラズマエッチングにより500nm以上除去したこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(5)実施例5
CMPによる500nm以上の除去後に、SiC基板の主面をドライ酸化することにより酸化膜(厚さ40nm)を形成する工程と、その後、当該酸化膜をHFで除去する工程を行ったこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(6)実施例6
プラズマエッチングによる500nm以上の除去後に、SiC基板の主面をドライ酸化することにより酸化膜(厚さ40nm)を形成する工程と、その後、当該酸化膜をHFで除去する工程を行ったこと以外は、実施例4と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(7)実施例7
SiC基板の主面に、C/Si比=1.3〜2.0の範囲で、1200V耐圧対応のSiCエピタキシャル層を成長させたこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(8)実施例8
SiC基板の主面に、C/Si比=1.3〜2.0の範囲で、2400V耐圧対応のSiCエピタキシャル層を成長させたこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(9)実施例9
SiC基板の主面に、C/Si比=1.3〜2.0の範囲で、3300V耐圧対応のSiCエピタキシャル層を成長させたこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
(10)実施例10
SiC基板の主面に、C/Si比=1.3〜2.0の範囲で、6600V耐圧対応のSiCエピタキシャル層を成長させたこと以外は、実施例1と同様の作業を行なうことにより、SiCエピタキシャルウエハを作製した。このSiCエピタキシャルウエハのステップバンチングの線密度も、40cm−1以下であった。
2 SiC基板
3 SiCエピタキシャル層
4 (SiC基板の)主面
5 テラス面
6 ステップ面
7 レイヤ
8 ステップライン
9 ステップバンチング
10 (SiCエピタキシャル層の)表面
11 基底面転位
12 エッチピット
13 SiCインゴット
14 SiCベアウエハ
15 切り出し面
16 酸化膜
21 ショットキーバリアダイオード
22 カソード電極
23 活性領域
24 コンタクトホール
25 フィールド領域
26 フィールド絶縁膜
27 アノード電極
28 JTE構造
31 トレンチゲート型MOSFET
32 ドレイン電極
33 ボディ領域
34 ドレイン領域
35 ゲートトレンチ
36 ゲート絶縁膜
37 ゲート電極
38 ソース領域
39 ボディコンタクト領域
40 層間絶縁膜
41 コンタクトホール
42 ソース電極
51 プレーナゲート型MOSFET
52 ドレイン電極
53 ボディ領域
54 ドレイン領域
55 ソース領域
56 ボディコンタクト領域
57 ゲート絶縁膜
58 ゲート電極
59 層間絶縁膜
60 コンタクトホール
61 ソース電極
Claims (13)
- 4°以下のオフ角を有するSiC基板と、
前記SiC基板の主面に形成され、その表面に0.5nm以上の高さのステップバンチングが形成されたSiCエピタキシャル層とを含み、
前記ステップバンチングの線密度が40cm−1以下である、SiCエピタキシャルウエハ。 - 前記SiC基板の前記主面は、(0001)面に対して[11−20]軸方向に前記4°以下のオフ角で傾斜した面である、請求項1に記載のSiCエピタキシャルウエハ。
- 前記SiC基板の前記主面は、(0001)面に対して[−1100]軸方向に前記4°以下のオフ角で傾斜した面である、請求項1に記載のSiCエピタキシャルウエハ。
- 前記SiC基板の前記主面は、前記4°以下のオフ角で当該SiCインゴットから切り出されたSiCベアウエハの切り出し面を機械加工した後、研磨またはプラズマエッチングにより500nm以上除去することにより形成されている、請求項1〜3のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiCベアウエハの前記切り出し面は、その機械加工前および/または機械加工後、研磨前および/または研磨後、プラズマエッチング前および/またはプラズマエッチング後の少なくともいずれかのタイミングに、ドライ酸化法またはウエット酸化法により処理されている、請求項4に記載のSiCエピタキシャルウエハ。
- 前記SiC基板は4H−SiCからなる、請求項1〜5のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiC基板の前記主面はSi面である、請求項1〜6のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiCエピタキシャル層の基底面転位密度が、10cm−2以下である、請求項1〜7のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記ステップバンチングの線密度が5cm−1である、請求項1〜8のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiCエピタキシャル層は4H−SiCからなる、請求項1〜9のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiCエピタキシャル層の窒素濃度が、5×1016cm−3以下である、請求項1〜10のいずれか一項に記載のSiCエピタキシャルウエハ。
- 前記SiCエピタキシャル層の厚さが3μm以上である、請求項1〜11のいずれか一項に記載のSiCエピタキシャルウエハ。
- 請求項1〜12のいずれか一項に記載のSiCエピタキシャルウエハを用いて形成されている、SiC半導体素子。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015114961A1 (ja) * | 2014-01-31 | 2015-08-06 | 住友電気工業株式会社 | 炭化珪素エピタキシャル基板および炭化珪素エピタキシャル基板の製造方法 |
CN105133017A (zh) * | 2015-07-08 | 2015-12-09 | 宁波工程学院 | 调控SiC纳米阵列密度的方法 |
WO2015186791A1 (ja) * | 2014-06-06 | 2015-12-10 | ローム株式会社 | SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置 |
WO2016125404A1 (ja) * | 2015-02-02 | 2016-08-11 | 富士電機株式会社 | 炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置 |
CN107208311A (zh) * | 2015-02-18 | 2017-09-26 | 新日铁住金株式会社 | 碳化硅单晶块的制造方法和碳化硅单晶块 |
JP2020520087A (ja) * | 2017-04-20 | 2020-07-02 | ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 規定どおりに配向された改質線を有するウェハの製造方法 |
US11443946B2 (en) | 2020-01-09 | 2022-09-13 | Kabushiki Kaisha Toshiba | Method for manufacturing silicon carbide base body, method for manufacturing semiconductor device, silicon carbide base body, and semiconductor device |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4912064A (en) * | 1987-10-26 | 1990-03-27 | North Carolina State University | Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon |
JPH11176709A (ja) * | 1997-12-10 | 1999-07-02 | Denso Corp | 半導体装置作成用炭化珪素基板の製造方法 |
JP2005064392A (ja) * | 2003-08-19 | 2005-03-10 | Neomax Co Ltd | SiC単結晶基板の製造方法 |
JP2005286038A (ja) * | 2004-03-29 | 2005-10-13 | Shikusuon:Kk | 炭化珪素基板およびその製造方法 |
JP2006032655A (ja) * | 2004-07-16 | 2006-02-02 | Kyoto Univ | 炭化珪素基板の製造方法 |
JP2006321707A (ja) * | 2005-04-22 | 2006-11-30 | Bridgestone Corp | 炭化ケイ素単結晶ウェハ及びその製造方法 |
JP2007269627A (ja) * | 2002-03-19 | 2007-10-18 | Central Res Inst Of Electric Power Ind | 基板から継続するマイクロパイプを低減させるSiC結晶の製造方法およびSiC結晶、SiC単結晶膜、SiC半導体素子、SiC単結晶基板および電子デバイス、ならびにSiCバルク結晶の製造方法 |
JP2008260650A (ja) * | 2007-04-11 | 2008-10-30 | Toyota Motor Corp | SiC単結晶エピタキシャル薄膜の成長方法 |
JP2009200335A (ja) * | 2008-02-22 | 2009-09-03 | Sumitomo Electric Ind Ltd | 基板、エピタキシャル層付基板および半導体装置 |
WO2010090024A1 (ja) * | 2009-02-04 | 2010-08-12 | 日立金属株式会社 | 炭化珪素単結晶基板およびその製造方法 |
US20110045281A1 (en) * | 2009-08-20 | 2011-02-24 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Reduction of basal plane dislocations in epitaxial sic |
JP2011049496A (ja) * | 2009-08-28 | 2011-03-10 | Showa Denko Kk | SiCエピタキシャルウェハ及びその製造方法 |
-
2012
- 2012-04-09 JP JP2012088699A patent/JP5999687B2/ja active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4912064A (en) * | 1987-10-26 | 1990-03-27 | North Carolina State University | Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon |
JPH11176709A (ja) * | 1997-12-10 | 1999-07-02 | Denso Corp | 半導体装置作成用炭化珪素基板の製造方法 |
JP2007269627A (ja) * | 2002-03-19 | 2007-10-18 | Central Res Inst Of Electric Power Ind | 基板から継続するマイクロパイプを低減させるSiC結晶の製造方法およびSiC結晶、SiC単結晶膜、SiC半導体素子、SiC単結晶基板および電子デバイス、ならびにSiCバルク結晶の製造方法 |
JP2005064392A (ja) * | 2003-08-19 | 2005-03-10 | Neomax Co Ltd | SiC単結晶基板の製造方法 |
JP2005286038A (ja) * | 2004-03-29 | 2005-10-13 | Shikusuon:Kk | 炭化珪素基板およびその製造方法 |
JP2006032655A (ja) * | 2004-07-16 | 2006-02-02 | Kyoto Univ | 炭化珪素基板の製造方法 |
JP2006321707A (ja) * | 2005-04-22 | 2006-11-30 | Bridgestone Corp | 炭化ケイ素単結晶ウェハ及びその製造方法 |
JP2008260650A (ja) * | 2007-04-11 | 2008-10-30 | Toyota Motor Corp | SiC単結晶エピタキシャル薄膜の成長方法 |
JP2009200335A (ja) * | 2008-02-22 | 2009-09-03 | Sumitomo Electric Ind Ltd | 基板、エピタキシャル層付基板および半導体装置 |
WO2010090024A1 (ja) * | 2009-02-04 | 2010-08-12 | 日立金属株式会社 | 炭化珪素単結晶基板およびその製造方法 |
US20110045281A1 (en) * | 2009-08-20 | 2011-02-24 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Reduction of basal plane dislocations in epitaxial sic |
JP2011049496A (ja) * | 2009-08-28 | 2011-03-10 | Showa Denko Kk | SiCエピタキシャルウェハ及びその製造方法 |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015114961A1 (ja) * | 2014-01-31 | 2015-08-06 | 住友電気工業株式会社 | 炭化珪素エピタキシャル基板および炭化珪素エピタキシャル基板の製造方法 |
JP2015230998A (ja) * | 2014-06-06 | 2015-12-21 | ローム株式会社 | SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置 |
WO2015186791A1 (ja) * | 2014-06-06 | 2015-12-10 | ローム株式会社 | SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置 |
CN106536793A (zh) * | 2015-02-02 | 2017-03-22 | 富士电机株式会社 | 碳化硅半导体装置的制造方法以及碳化硅半导体装置 |
WO2016125404A1 (ja) * | 2015-02-02 | 2016-08-11 | 富士電機株式会社 | 炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置 |
JPWO2016125404A1 (ja) * | 2015-02-02 | 2017-04-27 | 富士電機株式会社 | 炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置 |
US10208400B2 (en) | 2015-02-02 | 2019-02-19 | Fuji Electric Co., Ltd. | Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device |
CN107208311A (zh) * | 2015-02-18 | 2017-09-26 | 新日铁住金株式会社 | 碳化硅单晶块的制造方法和碳化硅单晶块 |
CN107208311B (zh) * | 2015-02-18 | 2019-12-10 | 昭和电工株式会社 | 碳化硅单晶块的制造方法和碳化硅单晶块 |
CN105133017B (zh) * | 2015-07-08 | 2016-11-02 | 宁波工程学院 | 调控SiC纳米阵列密度的方法 |
CN105133017A (zh) * | 2015-07-08 | 2015-12-09 | 宁波工程学院 | 调控SiC纳米阵列密度的方法 |
JP2020520087A (ja) * | 2017-04-20 | 2020-07-02 | ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 規定どおりに配向された改質線を有するウェハの製造方法 |
JP7250695B2 (ja) | 2017-04-20 | 2023-04-03 | ジルテクトラ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 規定どおりに配向された改質線を有するウェハの製造方法 |
US11869810B2 (en) | 2017-04-20 | 2024-01-09 | Siltectra Gmbh | Method for reducing the thickness of solid-state layers provided with components |
US11443946B2 (en) | 2020-01-09 | 2022-09-13 | Kabushiki Kaisha Toshiba | Method for manufacturing silicon carbide base body, method for manufacturing semiconductor device, silicon carbide base body, and semiconductor device |
Also Published As
Publication number | Publication date |
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