JP2007311557A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1導電型の第1の半導体層18と、前記第1の半導体層18の上面に設けられた第2導電型の第2の半導体層14と、前記第2の半導体層14を貫通して前記第1の半導体層18に達する複数の第1のトレンチ20と、前記第1のトレンチ20の内壁面に設けられたゲート絶縁膜24と、前記ゲート絶縁膜24を介して前記第1のトレンチ20内を充填するゲート電極26とを備える。前記第2の半導体層14の上面から前記PN接合面21までの距離が、前記第1のトレンチ間20のほぼ中央部で最も近接となることを特徴とする。
【選択図】図1
Description
図1は、本発明の第1の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図である。ここでは、トレンチゲート型半導体装置の一例としてトレンチゲート型MISトランジスタを用いて説明する。
図1に示すように、N+型半導体基板10上には、第1の半導体結晶層としてのN−型エピタキシャル層12が設けられる。N+型半導体基板10は、トレンチゲート型MISトランジスタのドレイン領域13となる。N−型エピタキシャル層12内の上部には、第2の半導体層としてのP型ベース層14が設けられる。P型ベース層14の表面部には、選択的にN+型ソース領域16が設けられる。N+型半導体基板10の上面とP型ベース層14の底面との間に挟まれたN−型エピタキシャル層12の部分は、トレンチゲート型MISトランジスタのN−型ドリフト層(第1の半導体層)18となる。
トレンチゲート型MISトランジスタの動作について図1を用いて説明する。この動作において、N+型ソース領域16及びP+型ベースコンタクト領域30は接地されている。また、ドレイン領域13であるN+型半導体基板10には、ドレイン電極34を介して所定の正電圧が印加されている。なお、図示しないチャネルストッパ電極に対しても、ドレイン電極34と同じ正電圧が印加される。
次に、図3〜図9は、本実施形態にかかるトレンチゲート型MISトランジスタの各製造工程を示す断面図である。
上述したように、本実施形態では、P型ベース層14の底面に凸部形状22が設けられている。この凸部形状22は、図1に示すように、N−型エピタキシャル層12の上面から第1のトレンチの側壁に隣接するP型ベース層14の底部までの距離(Lt)が、第1のトレンチ20間のほぼ中央部におけるN−型エピタキシャル層12の上面からP型ベース層14の底面までの距離(Lb)よりも長くなるように設計されている。言い換えれば、この凸部形状22は、N−型エピタキシャル層12の上面からPN接合面21までの距離が、第1のトレンチ20間で最も近接となるように設計されている。また、凸部形状22は、PN接合面21におけるP+型ベースコンタクト領域30に対応する位置に設けられていると言い換えることもできる。また、上述のN−型エピタキシャル層12の上面は、P型ベース層14の上面といいかえることもできる。
図10は、本発明の第2の実施形態にかかるトレンチゲート型半導体装置の断面構造を例示する模式図である。ここでは、トレンチゲート型半導体装置の一例としてトレンチゲート型MISトランジスタを用いて説明する。
素子の構造において、トレンチゲート電極26の上部とN+型ソース領域16の露出した部分とを覆うように層間絶縁膜28を設ける記載まで第1の実施形態と同じなので説明を省略する。
半導体装置の動作については、第1の実施形態と同様なのでここでは省略する。
次に、図11〜図13は、本実施形態にかかるトレンチゲート型MISトランジスタの各製造工程を示す断面図である。製造方法において、層間絶縁膜44を形成する工程までは第1の実施形態と同じなので説明を省略する。
上述したように、本実施形態においても、P型ベース層14の底面に凸部形状22が設けられている。この凸部形状22は、図10に示すように、N−型エピタキシャル層12の上面から第1のトレンチの側壁に隣接するP型ベース層14の底部までの距離(Lt)が、第1のトレンチ20間のほぼ中央部におけるN−型エピタキシャル層12の上面からP型ベース層14の底面までの最も近接する距離(Lb)よりも長くなるように設計されている。言い換えれば、この凸部形状22は、N−型エピタキシャル層12の上面からPN接合面21までの距離が、第1のトレンチ20間のほぼ中央部で最も近接となるように設計されている。また、凸部形状22は、PN接合面21におけるP+型ベースコンタクト領域30に対応する位置に設けられていると言い換えることもできる。また、上述のN−型エピタキシャル層12の上面は、P型ベース層14の上面といいかえることもできる。
12 N−型エピタキシャル層
13 ドレイン領域
14 P型ベース層
16 N+型ソース領域
18 N型ドリフト層
20 第1のトレンチ
21 PN接合面
22 凸部形状
24 ゲート絶縁膜
25 導電性ポリシリコン
26 トレンチゲート電極
28 層間絶縁膜
30 P+型ベースコンタクト領域
32 ソース電極
34 ドレイン電極
Claims (5)
- 第1導電型の第1の半導体層と、
前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、
前記第2の半導体層を貫通して前記第1の半導体層に達する複数の第1のトレンチと、
前記第1のトレンチの内壁面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第1のトレンチ内を充填するゲート電極とを備え、
前記第1の半導体層と前記第2の半導体層との間にPN接合面を有し、前記第2の半導体層の上面から前記PN接合面までの距離が、前記第1のトレンチ間のほぼ中央部で最も近接となることを特徴とする半導体装置。 - 隣り合う前記第1のトレンチ間に設けられた第2のトレンチと、前記第2のトレンチの底部に設けられ、且つ前記第2の半導体層と電気的に接続された第2導電型のコンタクト領域とを、更に備えたことを特徴とする請求項1記載の半導体装置。
- 第1導電型の第1の半導体層と、
前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、
前記第2の半導体層を貫通して前記第1の半導体層に達する複数の第1のトレンチと、
前記第1のトレンチの内壁面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第1のトレンチ内を充填するゲート電極と、
前記第2の半導体層の上面部に選択的に設けられた複数の第1導電型の第1の拡散領域と、前記第2の半導体層内で前記第1の拡散領域間に設けられた第2導電型のコンタクト領域とを備え、
前記第1の半導体層と前記第2の半導体層との間にPN接合面を有し、前記PN接合面における前記コンタクト領域に対応する位置に凸部形状を有することを特徴とする半導体装置。 - 第1導電型の第1の半導体結晶層の上面に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜に複数の第1の開口部を形成し、その後前記第1の開口部内に露出した前記第1の半導体結晶層を一部除去して複数の第1のトレンチを形成する工程と、
前記第1の開口部を設けられた前記第1の絶縁膜を後退させることにより第2の絶縁膜を形成するとともに、前記第1のトレンチ上方のコーナー部を露出する工程と、
前記第1のトレンチの内壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第1のトレンチの内部にゲート電極用部材を充填する工程と、
前記第1の半導体結晶層の上方側から前記第2の絶縁膜をマスクとしてイオン注入法により第2導電型の第1の不純物と第1導電型の第2の不純物を各々前記コーナー部と前記ゲート電極用部材とに導入する工程と、
前記コーナー部と前記ゲート電極用部材とに導入した前記第1の不純物と前記第2の不純物とを熱拡散させることにより、前記ゲート電極用部材を第1導電型に導体化し、且つ前記第1の半導体結晶層内に第2導電型の第2の半導体層を形成し、且つ前記コーナー部に第1導電型の拡散領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第1のトレンチ及び前記コーナー部及び前記第2の絶縁膜の上方を覆うように層間絶縁膜を形成する工程と、隣り合う前記第1のトレンチ間の上方に対応する、前記層間絶縁膜の一部に第2の開口部を形成し、その後前記第2の開口部内に露出した前記第1の半導体結晶層を一部除去して第2のトレンチを形成する工程と、前記第2の開口部を設けられた前記層間絶縁膜をマスクとして第2導電型のイオン注入法を実施することにより前記第2の半導体層と電気的に接続された第2導電型のコンタクト領域を形成する工程とを、更に備えたことを特徴とする請求項4記載の半導体装置の製造方法。
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