JP2012129645A

JP2012129645A - コンパレータ、それを利用したスイッチングレギュレータの制御回路、スイッチングレギュレータ、電子機器

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Publication number: JP2012129645A
Application number: JP2010277374A
Authority: JP
Inventors: Manabu Oyama; 学大山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-12-13
Filing date: 2010-12-13
Publication date: 2012-07-05
Anticipated expiration: 2030-12-13
Also published as: US20120146599A1; TW201234781A; CN102541142A; CN102541142B; US8766616B2; JP5735792B2; TWI535215B

Abstract

【課題】新規な出力論理を有するコンパレータを提供する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮを基準電圧Ｖ_ＲＥＦと比較する。差動増幅回路１０は、その制御端子に基準電圧Ｖ_ＲＥＦが印加された第１入力トランジスタＭｉ１と、その制御端子に入力電圧Ｖ_ＩＮが印加された第２入力トランジスタＭｉ２を含む。出力段２０は、差動増幅回路１０の出力信号Ｖ_ｘを受け、それに応じた信号を比較結果を示す出力信号Ｓ_ＯＵＴとして出力する。フィードバック回路３０は、出力段２０の出力信号Ｓ_ＯＵＴを受け、出力信号Ｓ_ＯＵＴが第１レベルから第２レベルに遷移すると、出力信号Ｓ_ＯＵＴが第２レベルに戻るように、差動増幅回路１０または出力段２０にフィードバックする。
【選択図】図１

Description

本発明は、コンパレータに関する。

電子回路において、２つの電圧を比較するコンパレータが利用される。コンパレータは、２つの入力電圧Ｖ１、Ｖ２を比較し、比較結果を示す出力信号を生成する。一般的なコンパレータの出力信号は、Ｖ１＞Ｖ２のとき第１レベル（たとえばハイレベル）、Ｖ１＜Ｖ２のとき第２レベル（たとえばローレベル）となる。

しかしながら、コンパレータの用途によっては、このような出力信号ではなく、別の出力信号が必要となる場合もある。具体的には、２つの電圧のうち、一方の電圧Ｖ１が、他方の電圧Ｖ２よりも低くなると直ちに第１レベル（たとえばハイレベル）に遷移し、その後、２つの電圧Ｖ１、Ｖ２の大小関係にかかわらず、直ちに第２レベル（ローレベル）に戻るような出力信号を生成可能なコンパレータがあれば便宜である。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、新規な出力論理を有するコンパレータの提供にある。

本発明のある態様は、入力電圧を基準電圧と比較するコンパレータに関する。コンパレータは、その制御端子に基準電圧が印加された第１入力トランジスタと、その制御端子に入力電圧が印加された第２入力トランジスタを含む差動増幅回路と、差動増幅回路の出力信号を受け、それに応じた信号を比較結果を示す出力信号として出力する出力段と、出力段の出力信号を受け、当該出力信号が第１レベルから第２レベルに遷移すると、出力信号が第２レベルに戻るように、差動増幅回路または出力段にフィードバックするフィードバック回路と、を備える。

この態様によると、コンパレータの出力信号のレベルが遷移すると、ただちにフィードバック回路によって、コンパレータの出力信号をもとのレベルに戻すことができる。つまり、入力電圧と基準電圧がクロスするとレベル遷移が発生し、その後ただちにもとのレベルに戻る出力信号を生成できる。

本発明の別の態様は、スイッチングトランジスタおよび同期整流用トランジスタを備える降圧型スイッチングレギュレータの制御回路に関する。制御回路は、スイッチングトランジスタおよび同期整流用トランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、パルス幅変調信号のデューティ比を、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と近づくように調節するパルス幅変調器と、スイッチングトランジスタおよび同期整流用トランジスタのオン、オフを指示するパルス周波数変調信号を生成するパルス周波数変調器であって、パルス周波数変調信号のデューティ比を、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧に近づくように調節するパルス周波数変調器と、パルス幅変調信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタを駆動する第１モードと、パルス周波数変調信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタを駆動する第２モードと、を切りかえるモード制御部と、を備える。モード制御部は、出力電圧に応じたフィードバック電圧を第１入力端子に受け、所定の基準電圧を第２入力端子に受ける、上述のコンパレータと、スイッチングトランジスタのゲート信号がスイッチングトランジスタのオフを示す期間において、コンパレータの出力信号が、フィードバック電圧が基準電圧より低いことを示すレベルに遷移すると、第２モードから第１モードに切りかえる判定部と、を備える。

この態様によると、スイッチングレギュレータの出力電圧のリップルを低減できる。

本発明のさらに別の態様は、スイッチングレギュレータである。このスイッチングレギュレータは、上述の制御回路を備える。

本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチングレギュレータを備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、新規な出力論理を有するコンパレータを提供できる。

第１の実施の形態に係るコンパレータの構成を示す回路図である。図１のコンパレータの動作を示すタイムチャートである。図１のコンパレータの変形例を示す回路図である。第２の実施の形態に係るコンパレータの構成を示す回路図である。図４のコンパレータの変形例を示す回路図である。スイッチングレギュレータを備える電子機器の構成を示す回路図である。図６のスイッチングレギュレータのパルス周波数変調器に関連する回路図である。図７のパルス周波数変調器の動作を示すタイムチャートである。図９（ａ）、（ｂ）は、第２モードから第１モードへの切りかえ判定の動作を示すタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係るコンパレータ１００の構成を示す回路図である。コンパレータ１００は、第１入力端子Ｐ１に入力された基準電圧Ｖ_ＲＥＦと、第２入力端子Ｐ２に入力された入力電圧Ｖ_ＩＮとを比較し、比較結果に応じた出力信号Ｓ_ＯＵＴを出力端子Ｐ３から出力する。第１入力端子Ｐ１は非反転入力端子（＋）であり、第２入力端子Ｐ２は反転入力端子（−）であり、コンパレータ１００は、入力電圧Ｖ_ＩＮが基準電圧Ｖ_ＲＥＦより低くなるとアサート（ハイレベル）される出力信号Ｓ_ＯＵＴを生成する。

コンパレータ１００は、入力段に設けられた差動増幅回路１０と、出力段２０と、フィードバック回路３０を備える。

差動増幅回路１０は、入力差動対１１、カレントミラー回路１２、テイル電流源１４を備える。差動増幅回路１０は一般的な構成である。入力差動対１１は、第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２を含む。第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第１入力トランジスタＭｉ１の制御端子（ゲート）は、第１入力端子Ｐ１と接続され、基準電圧Ｖ_ＲＥＦが印加される。第２入力トランジスタＭｉ２のゲートは第２入力端子Ｐ２と接続され、基準電圧Ｖ_ＲＥＦが印加される。

カレントミラー回路１２は、入力差動対１１に負荷として接続される。トランジスタＭ１１、Ｍ１２のゲート同士は接続され、それらのソース同士も接続されている。トランジスタＭ１１のゲートドレイン間は接続される。つまりトランジスタＭ１１がカレントミラー回路１２の入力側となる。カレントミラー回路１２は、第１入力トランジスタＭｉ１に流れる電流をその入力側に受けるように、入力差動対１１と接続される。テイル電流源１４は、入力差動対１１にテイル電流Ｉ_ｔを供給する。

出力段２０は、差動増幅回路１０の出力電圧Ｖ_ｘを受け、それに応じた信号を出力信号Ｓ_ＯＵＴとして出力する。具体的には出力段２０は、入力差動対１１とカレントミラー回路１２の接続点Ｎ_ｘの電圧Ｖ_ｘを受け、それに応じた出力信号Ｓ_ＯＵＴを出力する。図１において、出力段２０は、第２入力トランジスタＭｉ２とカレントミラー回路１２の接続点Ｎ_ｘの電圧を受ける。出力段２０の構成は特に限定されないが、たとえばバイアス電流源２２、出力トランジスタ２４、インバータ２６を備える。出力トランジスタ２４のゲートには、差動増幅回路１０からの電圧Ｖ_ｘが入力される。バイアス電流源２２は、出力トランジスタ２４のドレインと接続され、出力トランジスタ２４にバイアス電流を供給する。インバータ２６は、出力トランジスタ２４のドレインＮ_ｙの電圧Ｖ_ｙを受け、それをハイレベル／ローレベル２値の出力信号Ｓ_ＯＵＴに変換して出力する。

フィードバック回路３０は、出力段２０の出力信号Ｓ_ＯＵＴを受け、出力信号Ｓ_ＯＵＴがネゲートを示すレベル（ローレベル）からアサートを示すレベル（ハイレベル）に遷移すると、出力信号Ｓ_ＯＵＴがネゲートを示すローレベルレベルに戻るように、差動増幅回路１０または出力段２０にフィードバックする。図１においてフィードバック回路３０は、出力信号Ｓ_ＯＵＴを差動増幅回路１０の入力部にフィードバックする。

フィードバック回路３０は、フィードバックトランジスタ３２およびフィードバック制御回路３４を備える。フィードバックトランジスタ３２は、第１入力トランジスタＭｉ１と同型、つまりＰチャンネルＭＯＳＦＥＴであり、第１入力トランジスタＭｉ１と並列に設けられている。フィードバック制御回路３４は、出力段２０の出力信号Ｓ_ＯＵＴにもとづき、フィードバックトランジスタ３２を制御する。具体的にはフィードバック制御回路３４はインバータであり、出力段２０の出力信号Ｓ_ＯＵＴを反転してフィードバックトランジスタ３２のゲートに出力する。

フィードバックトランジスタ３２は、３入力の差動増幅回路の一部と把握することもできる。この場合、フィードバック制御回路３４は、出力信号Ｓ_ＯＵＴを３入力差動増幅回路の入力端子のひとつにフィードバックすると理解できる。

以上がコンパレータ１００の構成である。続いてその動作を説明する。図２は、図１のコンパレータ１００の動作を示すタイムチャートである。時刻ｔ０において、入力電圧Ｖ_ＩＮは基準電圧Ｖ_ＲＥＦより高く、テイル電流Ｉ_ｔは、主として第１入力トランジスタＭｉ１側に流れている。このとき出力信号Ｓ_ＯＵＴはローレベルである。フィードバック信号Ｓ３はハイレベルであり、フィードバックトランジスタ３２はオフしている。

入力電圧Ｖ_ＩＮが低下するにしたがい、第２入力トランジスタＭｉ２に流れる電流が増加する。そして時刻ｔ１に入力電圧Ｖ_ＩＮが基準電圧Ｖ_ＲＥＦとクロスすると、その後第２入力トランジスタＭｉ２側に流れる電流の方が大きくなり、差動増幅回路１０の出力電圧Ｖ_ｘが上昇する。出力電圧Ｖ_ｘが上昇すると、電圧Ｖ_ｙは低下する。電圧Ｖ_ｙがインバータ２６のしきい値電圧より低くなると、出力信号Ｓ_ＯＵＴはアサート（ハイレベル）される。時刻ｔ１からｔ２には、ある遅延τ１が存在する。

出力信号Ｓ_ＯＵＴがハイレベルに遷移すると、これによりフィードバック信号Ｓ３がローレベル（接地電圧０Ｖ）に遷移し、フィードバックトランジスタ３２が強くオンする。その結果、それまで第２入力トランジスタＭｉ２に支配的に流れていたテイル電流Ｉ_ｔがフィードバックトランジスタ３２に流れるようになり、差動増幅回路１０の出力電圧Ｖ_ｘは急峻に低下する。出力電圧Ｖ_ｘが低下すると、出力信号Ｓ_ＯＵＴは、ある伝搬遅延τ２後の時刻ｔ３にローレベルに遷移する。そしてフィードバックトランジスタ３２はオフとなる。

以上がコンパレータ１００の動作である。このコンパレータ１００によれば、一方の電圧Ｖ_ＩＮが、他方の電圧Ｖ_ＲＥＦよりも低くなると直ちにアサート（ハイレベル）され、その後、２つの電圧Ｖ１、Ｖ２の大小関係にかかわらず、直ちにネゲート（ローレベル）される出力信号Ｓ_ＯＵＴを生成できる。

図３は、図１のコンパレータの変形例を示す回路図である。図３において、トランジスタＭ１２のゲートソース間が接続されおり、カレントミラー回路１２はトランジスタＭ１２側が入力となっている。差動増幅回路１０ａは、第１入力トランジスタＭｉ１と、カレントミラー回路１２の出力側のトランジスタＭ１１の接続点Ｎ_ｘの電圧Ｖ_ｘを、出力段２０ａに出力する。図３の電圧Ｖ_ｘは、図１の電圧Ｖ_ｘと反対の向きに変化する。図３の出力段２０ａは、図１のインバータ２６に代えてバッファ２８を備える。バッファ２８によって、出力の論理レベルが図１と等価になる。

図３のコンパレータ１００ａも、図１のコンパレータ１００と同様に、ローレベル（ネゲート）からハイレベル（アサート）に遷移すると、直ちにローレベル（ネゲート）にもどる出力信号Ｓ_ＯＵＴを生成できる。

（第２の実施の形態）
図４は、第２の実施の形態に係るコンパレータ１００ｂの構成を示す回路図である。コンパレータ１００ｂは、第１の実施の形態と同様に、第１入力端子Ｐ１に入力された基準電圧Ｖ_ＲＥＦと、第２入力端子Ｐ２に入力された入力電圧Ｖ_ＩＮとを比較し、比較結果に応じた出力信号Ｓ_ＯＵＴを出力端子Ｐ３から出力する。第１入力端子Ｐ１は、非反転入力端子（＋）であり、第２入力端子Ｐ２は反転入力端子（−）である。

第１の実施の形態では、フィードバック回路３０が差動増幅回路１０の入力に、出力信号Ｓ_ＯＵＴをフィードバックした。これに対して第２の実施の形態では、フィードバック回路３０ｂが出力段２０の入力ＩＮに、出力信号Ｓ_ＯＵＴをフィードバックする。図４の差動増幅回路１０および出力段２０の構成は図１のそれらと同様である。

フィードバック回路３０ｂは、フィードバックトランジスタ３２ｂと、フィードバック制御回路３４ｂを含む。フィードバックトランジスタ３２ｂは、ＮチャンネルＭＯＳＦＥＴであり、出力段２０の入力端子ＩＮと、固定電圧端子である接地端子の間に設けられる。フィードバック制御回路３４ｂは、出力段２０の出力信号Ｓ_ＯＵＴを、そのままの論理でフィードバックトランジスタ３２ｂのゲートに出力する。

以上がコンパレータ１００ｂの構成である。続いてその動作を説明する。
入力電圧Ｖ_ＩＮが基準電圧Ｖ_ＲＥＦより低くなると、差動増幅回路１０の出力電圧Ｖ_ｘが上昇し、出力信号Ｓ_ＯＵＴはハイレベルに遷移する。これをうけて、フィードバックトランジスタ３２ｂのゲート電圧Ｓ３がハイレベルに遷移し、フィードバックトランジスタ３２ｂがオンし、出力段２０の入力電圧Ｖ_ｘがプルダウンされ、急激に低下する。入力電圧Ｖ_ｘが低下すると、出力信号Ｓ_ＯＵＴはローレベルに遷移する。

このように、図４のコンパレータ１００ｂも、図１のコンパレータ１００と同様に変化する出力信号Ｓ_ＯＵＴを生成できる。

図５は、図４のコンパレータの変形例を示す回路図である。差動増幅回路１０ａおよび出力段２０ａは、図３のそれらと同様である。フィードバックトランジスタ３２ｃは、ＰチャンネルＭＯＳＦＥＴであり、出力段２０ａの入力端子ＩＮと固定電圧端子である電源端子Ｖ_ＤＤの間に設けられる。フィードバック制御回路３４ｃは、出力段２０ａの出力信号Ｓ_ＯＵＴにもとづき、フィードバックトランジスタ３２ｃを制御する。具体的にはフィードバック制御回路３４ｃは、出力段２０ａの出力信号Ｓ_ＯＵＴを反転してフィードバックトランジスタ３２ｃのゲートに出力するインバータを含む。

以上がコンパレータ１００ｃの構成である。続いてその動作を説明する。
入力電圧Ｖ_ＩＮが基準電圧Ｖ_ＲＥＦより低くなると、差動増幅回路１０ａの出力電圧Ｖ_ｘが低下し、出力信号Ｓ_ＯＵＴはハイレベルに遷移する。これをうけて、フィードバックトランジスタ３２ｃのゲート電圧Ｓ３がローレベルに遷移し、フィードバックトランジスタ３２ｃがオンし、出力トランジスタ２４の入力電圧Ｖ_ｘがプルアップされ、急激に上昇する。入力電圧Ｖ_ｘが上昇すると、出力信号Ｓ_ＯＵＴはローレベルに遷移する。

このように、図５のコンパレータ１００ｃも、図４のコンパレータ１００ｂと同様に変化する出力信号Ｓ_ＯＵＴを生成できる。

以上、いくつかの実施の形態および変形例にもとづき、コンパレータについて説明した。図１〜図５では、ＰチャンネルＭＯＳＦＥＴの差動対を有する差動増幅回路を説明したが、差動対がＮチャンネルＭＯＳＦＥＴで構成されてもよい。この場合、ＰチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴを置換するとともに、電源端子と接地端子を天地反転すればよい。

また、実施の形態および変形例では、コンパレータの出力信号が正論理、つまりアサートがハイレベル、ネゲートがローレベルとなる構成を説明したが、本発明はそれに限定されず、アサートがローレベル、ネゲートがハイレベルとなる負論理の出力信号にも適用できる。この場合、信号のレベルを適宜反転させたり、あるいはトランジスタのＰチャンネルとＮチャンネルを入れ替えればよい。
当業者であればこれらの変形も、本発明の範囲に含まれることが理解される。

続いて、図１〜図５のコンパレータの好適なアプリケーションを説明する。図６は、スイッチングレギュレータを備える電子機器の構成を示す回路図である。
電子機器１は、たとえば携帯電話端末、デジタルカメラ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）をはじめとする電池駆動型のデバイスである。電子機器１は、スイッチングレギュレータ４および負荷２を備える。スイッチングレギュレータ４は降圧型スイッチングレギュレータであり、図示しない電池もしくは電源アダプタから直流の入力電圧Ｖ_ＩＮを受け、それを降圧して安定化された出力電圧Ｖ_ＯＵＴを生成し、負荷２に供給する。負荷２は、ＤＳＰ（Digital Signal Processor）、液晶ドライバ、オーディオ回路をはじめとする電子回路であるが、特に限定されない。

スイッチングレギュレータ４は、制御回路６、インダクタＬ１、出力キャパシタＣ１を備える。スイッチングトランジスタＭ１および同期整流用トランジスタＭ２は制御回路６に内蔵される場合を示すが、これらは制御回路６の外部に設けられたディスクリート素子であってもよい。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む出力回路のトポロジーは一般的な同期整流型スイッチングレギュレータと同様である。

制御回路６は、２つの変調器を有する。第１の変調器は、パルス幅変調器２０２であり、第２の変調器はパルス周波数変調器２０４である。パルス幅変調器２０２は、重負荷状態においてアクティブとなり、パルス幅変調（ＰＷＭ）信号Ｓ_ＰＷＭを生成し、ドライバ１２０に供給する。一方、パルス周波数変調器２０４は、軽負荷状態においてアクティブとなり、パルス周波数変調（ＰＦＭ）信号Ｓ_ＰＦＭを生成し、ドライバ１２０に供給する。ドライバ１２０は、重負荷状態において、ＰＷＭ信号Ｓ_ＰＷＭにもとづいて、軽負荷状態においてＰＦＭ信号Ｓ_ＰＦＭにもとづいて、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２を駆動する。

パルス幅変調器２０２は、いわゆるヒステリシス制御方式の変調器であり、コンパレータ（エラーコンパレータ）１２２とフィードバック回路１２４を含む。抵抗Ｒ１、Ｒ２は、スイッチングレギュレータ４の出力電圧Ｖ_ＯＵＴを分圧する。コンパレータ１２２は、分圧された出力電圧Ｖ_ＯＵＴ’を基準電圧Ｖ_ＲＥＦと比較する。フィードバック回路１２４は、フィードバックキャパシタＣ_ＦＢ、フィードバック抵抗Ｒ_ＦＢを含み、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点ＬＸに生ずるスイッチング電圧Ｖ_ＬＸを、コンパレータ１２２の反転入力端子に重畳する。スイッチＳＷ１がオンのときパルス幅変調器２０２がアクティブとなる。ＰＷＭ信号Ｓ_ＰＷＭのデューティ比は、スイッチングレギュレータ４の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくように調節される。なお、パルス幅変調器２０２の構成は特に限定されず、オシレータを用いた別の構成の変調器であってもよい。

パルス周波数変調器２０４は、ＰＦＭ信号Ｓ_ＰＦＭのデューティ比（周波数）を、スイッチングレギュレータ４の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦと一致するように調節する。
たとえばパルス周波数変調器２０４は、ピーク電流モードの変調器であり、パルス周波数変調器２０４は、コンパレータ１２２に加えて制御回路２０８を備える。

コンパレータ１２２は、分圧された出力電圧Ｖ_ＦＢを基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより低くなるとハイレベルとなる比較信号Ｓ１０１を生成する。制御回路２０８は、比較信号Ｓ１０１がハイレベルとなると、その後、ある期間、周波数変調信号Ｓ_ＰＦＭをハイレベルとして、スイッチングトランジスタＭ１をオンする。これにより出力電圧Ｖ_ＯＵＴが上昇する。続いてある期間、同期整流用トランジスタＭ２をオフする。その後、周波数変調信号Ｓ_ＰＦＭがローレベルになるとスイッチングトランジスタＭ１と同期整流用トランジスタＭ２が両方オフとなる。そうすると、出力電圧Ｖ_ＯＵＴが緩やかに低下していき、再び比較信号Ｓ１０１がハイレベルとなる。パルス周波数変調器２０４はこの動作を繰り返し、間欠的にスイッチングトランジスタＭ１をオンすることで、出力電圧Ｖ_ＯＵＴのボトムレベルを基準電圧Ｖ_ＲＥＦに安定化させる。

モード制御部２０６は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を、ＰＷＭ信号Ｓ_ＰＷＭにもとづいて駆動する第１モード（重負荷モード）と、ＰＦＭ信号Ｓ_ＰＦＭにもとづいて駆動する第２モード（軽負荷モード）を切りかえる。モード制御部２０６は、第２モードから第１モードへの切りかえ判定に、コンパレータ１２２の出力信号Ｓ１０１を利用する。モード制御部２０６は、スイッチングトランジスタＭ１のゲート信号ＰＧがスイッチングトランジスタＭ１のオフを示す期間、つまりゲート信号ＰＧのハイレベルにおいて、コンパレータ１２２の出力信号Ｓ１０１が、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより低いことを示すレベル（ハイレベル）に遷移すると、第２モードから第１モードに切りかえる。

たとえばモード制御部２０６は、ＡＮＤゲート２１０と、フリップフロップ２１２を含む。ＡＮＤゲート２１０は、ゲート信号ＰＧとコンパレータ１２２の出力信号Ｓ１０１の論理積を生成する。フリップフロップ２１２は、ＡＮＤゲート２１０の出力をラッチする。なおモード制御部２０６の構成は、これに限定されず、上述の判定が行える構成であればよい。

図７は、図６のスイッチングレギュレータ４のパルス周波数変調器２０４に関連する回路図である。パルス周波数変調器２０４は、主として、コンパレータ１２２に加えて、ピーク電流検出回路１４０、ゼロ電流検出回路１５０を備える。
比較信号Ｓ１０１がハイレベルとなると、スイッチングトランジスタＭ１をオンする。スイッチングトランジスタＭ１がオンの期間、ピーク電流検出回路１４０がイネーブルとなる。ピーク電流検出回路１４０は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｌが所定のピーク電流Ｉ_ＰＥＡＫに達すると、信号ＩＣＯＭＰ＿Ｐをアサート（ハイレベル）する。

電流源１４２は、ピーク電流Ｉ_ＰＥＡＫに対応する基準電流Ｉ_ＲＥＦを生成する。トランジスタ１４４のオン抵抗をＲ_ＯＮ１とすると、基準電圧ＶＲＥＦ＿Ｐ＝Ｖ_ＩＮ−Ｉ_ＲＥＦ×Ｒ_ＯＮ１が発生する。
スイッチングトランジスタＭ１のオン抵抗をＲ_Ｍ１とすると、スイッチング端子ＬＸの電圧Ｖ_ＬＸは、
Ｖ_ＬＸ＝Ｖ_ＩＮ−Ｒ_Ｍ１×Ｉ_Ｌ
で与えられる。コンパレータ１４６は、電圧Ｖ_ＬＸとＶＲＥＦ＿Ｐを比較することにより、コイル電流Ｉ_Ｌをピーク電流Ｉ_ＰＥＡＫと比較する。ＯＲゲート１４８は、コンパレータ１４６の出力と信号Ｓ_ＰＦＭの論理和をとり、信号ＩＣＯＭＰ＿Ｐを生成する。

ゼロ電流検出回路１５０は、同期整流用トランジスタＭ２がオンの期間、イネーブルとなる。ゼロ電流検出回路１５０は、同期整流用トランジスタＭ２に流れる電流Ｉ_Ｌがゼロ付近のしきい値まで低下すると、信号ＩＣＯＭＰ＿Ｎをアサート（ハイレベル）する。ゼロ電流検出回路１５０は、電流源１５２、トランジスタ１５４、コンパレータ１５６、ＡＮＤゲート１５８を備える。ゼロ電流検出回路１５０の構成は、ピーク電流検出回路１４０を天地反転したものであるから説明を省略する。

そして、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が両方オフの状態が続き、出力電圧Ｖ_ＯＵＴが低下する。再びフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下すると、比較信号Ｓ１０１がアサートされ、スイッチングトランジスタＭ１がオンする。

ワンショット回路１３０は、比較信号Ｓ１０１を受け、そのポジティブエッジを始点として所定期間アサート（ハイレベル）される信号Ｓ１０２を生成する。フリップフロップＦＦ１の出力は、信号Ｓ１０２がアサートされるとハイレベルとなる。インバータ１６０は、フリップフロップＦＦ１の出力を反転し、ＰＦＭ信号Ｓ_ＰＦＭを生成する。信号Ｓ_ＰＦＭは、ドライバ１２０を介してスイッチングトランジスタＭ１のゲートに入力される。つまり、比較信号Ｓ１０１がアサートされると、スイッチングトランジスタＭ１がオンする。

フリップフロップＦＦ１のリセット端子には、ＩＣＯＭＰ＿Ｐ信号が入力される。ＩＣＯＭＰ＿Ｐ信号によってフリップフロップＦＦ１の出力信号はローレベルに戻る。つまり、コイル電流Ｉ_Ｌがピーク電流Ｉ_ＰＥＡＫに達するとスイッチングトランジスタＭ１はオフする。

フリップフロップＦＦ２の出力は、ＩＣＯＭＰ＿Ｎ信号がアサートされるとハイレベルとなる。フリップフロップＦＦ２は、同期整流用トランジスタＭ２のゲート信号ＮＧに応じてリセットされる。インバータ１６２は、フリップフロップＦＦ２の出力を反転する。ＡＮＤゲート１６４は、ＰＦＭ信号Ｓ_ＰＦＭとインバータ１６２の出力Ｓ１０３の論理積を示す信号Ｓ１０４を生成する。ドライバ１２０は、信号Ｓ１０４に応じて同期整流用トランジスタＭ２を駆動する。

以上がパルス周波数変調器２０４の具体的な構成例である。図８は、図７のパルス周波数変調器２０４の動作を示すタイムチャートである。

図６に戻る。図１〜図５で説明したコンパレータは、図６のコンパレータ１２２に好適に利用できる。なぜならコンパレータ１２２は、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより高くなったことを検出する必要はなく、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦよりも低くなったことを検出できれば十分だからである。

図６のコンパレータ１２２として、図１〜図５のコンパレータを用いることの利点を説明する。この利点は、コンパレータ１２２に通常の出力論理を有する一般的なコンパレータを用いた場合の動作との対比によって明確となる。図９（ａ）、（ｂ）は、第２モードから第１モードへの切りかえ判定の動作を示すタイムチャートである。図９（ａ）は、一般的な出力論理のコンパレータを用いた場合の動作を、図９（ｂ）は、図１〜図５のコンパレータを用いた場合の動作を示す。

図９（ａ）を参照する。従来のコンパレータを用いると、コンパレータ１２２の出力Ｓ１０１がハイレベルとなった後、コンパレータ１２２自体の遅延によって、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより高くなっているにもかかわらず、コンパレータ１２２の出力Ｓ１０１はハイレベルを持続する。その結果、負荷を駆動するのに十分な出力電圧が生成されているにもかかわらず、第１モードへの切りかえ判定がなされ、効率が悪化する。

これに対して、図１〜図５のコンパレータを用いると、比較信号Ｓ１０１はハイレベルに遷移した後、直ちにローレベルに遷移する。したがって、第１モードへ切りかえることなく、第２モードを持続することができ、高効率動作が実現できる。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…コンパレータ、１０…差動増幅回路、１１…入力差動対、１２…カレントミラー回路、１４…テイル電流源、Ｍｉ１…第１入力トランジスタ、Ｍｉ２…第２入力トランジスタ、２０…出力段、２２…バイアス電流源、２４…出力トランジスタ、２６…インバータ、２８…バッファ、３０…フィードバック回路、３２…フィードバックトランジスタ、３４…フィードバック制御回路、Ｐ１…第１入力端子、Ｐ２…第２入力端子、Ｐ３…出力端子、１…電子機器、２…負荷回路、４…スイッチングレギュレータ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１２０…ドライバ、１２２…コンパレータ、２０２…パルス幅変調器、２０４…パルス周波数変調器、２０６…モード制御部、１４０…ピーク電流検出回路、１５０…ゼロ電流検出回路。

Claims

入力電圧を基準電圧と比較するコンパレータであって、
その制御端子に前記基準電圧が印加された第１入力トランジスタと、その制御端子に前記入力電圧が印加された第２入力トランジスタを含む差動増幅回路と、
前記差動増幅回路の出力信号を受け、それに応じた信号を比較結果を示す出力信号として出力する出力段と、
前記出力段の出力信号を受け、当該出力信号がネゲートを示すレベルからアサートを示すレベルに遷移すると、前記出力信号が前記ネゲートを示すレベルに戻るように、前記差動増幅回路または前記出力段にフィードバックするフィードバック回路と、
を備えることを特徴とするコンパレータ。
前記フィードバック回路は、
前記第１入力トランジスタと並列に設けられたフィードバックトランジスタと、
前記出力段の出力信号にもとづき、前記フィードバックトランジスタを制御するフィードバック制御回路と、
を含むことを特徴とする請求項１に記載のコンパレータ。
前記第１、第２入力トランジスタおよび前記フィードバックトランジスタはＰチャンネルＭＯＳＦＥＴであり、
前記フィードバック制御回路は、前記出力段の出力信号を反転して前記フィードバックトランジスタのゲートに出力するインバータを含むことを特徴とする請求項２に記載のコンパレータ。
前記フィードバック回路は、
前記出力段の入力端子と固定電圧端子の間に設けられたフィードバックトランジスタと、
前記出力段の出力信号にもとづき、前記フィードバックトランジスタを制御するフィードバック制御回路と、
を含むことを特徴とする請求項１に記載のコンパレータ。
前記フィードバックトランジスタは、前記出力段の入力端子と電源端子の間に設けられたＰチャンネルＭＯＳＦＥＴであり、
前記フィードバック制御回路は、前記出力段の出力信号を反転して前記フィードバックトランジスタのゲートに出力するインバータを含むことを特徴とする請求項４に記載のコンパレータ。
前記フィードバックトランジスタは、前記出力段の入力端子と接地端子の間に設けられたＮチャンネルＭＯＳＦＥＴであり、
前記フィードバック制御回路は、前記出力段の出力信号を前記フィードバックトランジスタのゲートに出力することを特徴とする請求項４に記載のコンパレータ。
スイッチングトランジスタおよび同期整流用トランジスタを備える降圧型スイッチングレギュレータの制御回路であって、
前記スイッチングトランジスタおよび前記同期整流用トランジスタのオン、オフを指示するパルス幅変調信号を生成するパルス幅変調器であって、前記パルス幅変調信号のデューティ比を、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス幅変調器と、
前記スイッチングトランジスタおよび前記同期整流用トランジスタのオン、オフを指示するパルス周波数変調信号を生成するパルス周波数変調器であって、前記パルス周波数変調信号のデューティ比を、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が基準電圧と一致するように調節するパルス周波数変調器と、
前記パルス幅変調信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタを駆動する第１モードと、前記パルス周波数変調信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタを駆動する第２モードと、を切りかえるモード制御部と、
を備え、
前記モード制御部は、
前記出力電圧に応じたフィードバック電圧を第１入力端子に受け、所定の基準電圧を第２入力端子に受ける、請求項１から６のいずれかに記載のコンパレータと、
前記スイッチングトランジスタのゲート信号が前記スイッチングトランジスタのオフを示す期間において、前記コンパレータの出力信号が、前記フィードバック電圧が前記基準電圧より低いことを示すレベルに遷移すると、前記第２モードから前記第１モードに切りかえる判定部と、
を備えることを特徴とする制御回路。
請求項７に記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
請求項８に記載のスイッチングレギュレータを備えることを特徴とする電子機器。