JP2022165745A - Ｄｃ／ｄｃコンバータおよびその制御回路、ならびに電子機器 - Google Patents

Abstract

【課題】ＤＣ／ＤＣコンバータの制御回路の消費電流を削減する。【解決手段】パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００の出力が目標状態に近づくようにパルス変調される制御パルス信号ＨＧ，ＬＧを生成する。ドライバ回路２４０は、制御パルス信号ＨＧ，ＬＧに応じてハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動する。内部レギュレータ２３０は、パルス変調器２１０およびドライバ回路２４０に電源電圧ＶＲＥＧを供給する。内部レギュレータ２３０は、制御回路２００の動作状態に応じてその動作電流が切りかえ可能に構成される。【選択図】図１

Description

本開示は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。

スマートホンや、タブレットコンピュータなどの民生機器、車載機器、ＯＡ機器、産業機器をはじめとするさまざまな電子機器には、電池電圧や外部電源電圧よりも低い、または高い電源電圧を必要とする回路部品が搭載される。このような回路部品に適切な電源電圧を供給するために、降圧ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）や昇圧ＤＣ／ＤＣコンバータが利用される。

特開２０１４－１１７０４２号公報 特開２０１９－０３７１１６号公報

電気機器の消費電力を削減するために、ＤＣ／ＤＣコンバータの効率を改善することが求められており、そのためには、ＤＣ／ＤＣコンバータの制御回路の消費電流を削減することが必要である。

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、消費電流を削減したＤＣ／ＤＣコンバータの制御回路の提供にある。

本開示のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調される制御パルス信号を生成するパルス変調器と、制御パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、パルス変調器およびドライバ回路に電源電圧を供給する内部レギュレータと、を備える。内部レギュレータは、制御回路の動作状態に応じてその動作電流が切りかえ可能に構成されている。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本開示のある態様によれば、ＤＣ／ＤＣコンバータの消費電流を削減できる。

図１は、実施形態に係るＤＣ／ＤＣコンバータのブロック図である。 図２は、図１のＤＣ／ＤＣコンバータの動作を説明する図である。 図３は、比較技術に係るＤＣ／ＤＣコンバータの動作波形図である。 図４は、一実施例に係る制御回路のブロック図である。 図５は、図４のＤＣ／ＤＣコンバータの軽負荷時の動作波形図である。 図６は、制御回路のブロック図である。 図７は、一実施例に係る内部レギュレータの回路図である。 図８は、オペアンプの構成例を示す回路図である。 図９は、差動アンプの構成例を示す回路図である。 図１０は、差動アンプの別の構成例を示す回路図である。 図１１は、差動アンプの別の構成例を示す回路図である。 図１２は、オペアンプの別の構成例を示す回路図である。 図１３は、オペアンプの構成例を示す回路図である。 図１４は、オペアンプの別の構成例を示す回路図である。 図１５は、アダプティブな位相補償回路付きの内部レギュレータの一例を示す回路図である。 図１６は、アダプティブな位相補償回路付きの内部レギュレータの別の一例を示す回路図である。 図１７は、アダプティブな位相補償回路付きの内部レギュレータの別の一例を示す回路図である。 図１８は、アダプティブな位相補償回路の内部レギュレータの別の一例を示す回路図である。 図１９は、実施形態に係る降圧ＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

この概要は、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。

一実施形態に係るＤＣ／ＤＣコンバータの制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調される制御パルス信号を生成するパルス変調器と、制御パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、パルス変調器およびドライバ回路に電源電圧を供給する内部レギュレータと、を備える。内部レギュレータは、制御回路の動作状態に応じてその動作電流が切りかえ可能に構成されている。

ＤＣ／ＤＣコンバータの制御回路は、パルス変調器やドライバ回路、保護回路をはじめとする複数の回路ブロック（機能ブロック）と、複数の回路ブロックに電源電圧を供給する内部レギュレータを備えている。ここで制御回路は、負荷の状態に応じて内部ステートが変化し、いくつかの回路ブロックは、内部ステートに応じて、動作が停止したり、動作速度の低下と引き換えに動作電流が減小するように構成される。つまり、内部レギュレータの出力電流の量や、内部レギュレータに要求される応答特性は、制御回路の内部ステートに応じて動的に変化するといえる。そこで、内部レギュレータの出力電流が減少する状況、および／または、要求される応答速度が低下する状況等において、内部レギュレータの動作電流を減少させることにより、制御回路の消費電力を削減することができる。

「内部レギュレータの動作電流」とは、内部レギュレータに定常的に流れている電流と把握してもよいし、内部レギュレータの全消費電流から、内部レギュレータの出力電流を減じた電流と把握してもよい。内部レギュレータの動作電流には、オペアンプの初段の差動アンプのテイル電流、増幅段のバイアス電流などが含まれる。

一実施形態において、ＤＣ／ＤＣコンバータのスイッチングが停止する休止期間において、内部レギュレータの動作電流が減少してもよい。ＤＣ／ＤＣコンバータは、軽負荷状態において、スイッチング期間と休止期間を交互に繰り返す間欠モードで動作する。休止期間では、制御回路内の多くの回路ブロックが停止状態もしくは性能を落とした状態となっている。この休止期間において、内部レギュレータの動作電流を削減することで、ＤＣ／ＤＣコンバータの性能を低下させずに、消費電力を削減できる。

一実施形態において、内部レギュレータは、内部レギュレータの出力電圧にもとづくフィードバック信号と、フィードバック信号の目標信号を受ける差動アンプと、差動アンプの出力に応じて内部レギュレータの出力電圧を出力する出力段と、を含んでもよい。

一実施形態において、差動アンプのテイル電流の量が、制御回路の動作状態に応じて切りかえ可能であってもよい。

一実施形態において、出力段のバイアス電流の量が、制御回路の動作状態に応じて切りかえ可能であってもよい。

一実施形態において、内部レギュレータは位相補償回路を含み、位相補償回路の回路定数が、動作電流に応じて可変に構成されてもよい。内部レギュレータの動作電流をダイナミックに変化させる場合において、すべての動作電流範囲において系の安定性を確保しうる位相補償条件を見いだすことは極めて困難である。そこで、動作電流に応じて位相補償の回路定数を切り替えることにより、位相補償が容易となる。

一実施形態において、内部レギュレータは、位相補償用キャパシタを含み、位相補償用キャパシタの容量値が、制御回路の動作状態に応じて切りかえ可能であってもよい。

一実施形態において、内部レギュレータは、位相補償用抵抗を含み、位相補償用抵抗の抵抗値が、制御回路の動作状態に応じて切りかえ可能であってもよい。

一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明あるいは開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明あるいは開示の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図１は、実施形態に係るＤＣ／ＤＣコンバータ１００のブロック図である。ＤＣ／ＤＣコンバータ１００は、降圧型ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）であり、入力ライン（入力端子）１０２に直流の入力電圧Ｖ_ＩＮを受け、出力ライン（出力端子）１０４に接続される負荷に、入力電圧Ｖ_ＩＮよりも電圧レベルが低い出力電圧Ｖ_ＯＵＴを供給する。ＤＣ／ＤＣコンバータ１００は、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化する定電圧出力型である。

ＤＣ／ＤＣコンバータ１００は、制御回路２００とその周辺回路１１０を備える。ＤＣ／ＤＣコンバータ１００は同期整流型であり、周辺回路１１０は、インダクタＬ１、出力キャパシタＣ１を含む。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、スイッチングトランジスタであり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、バイポーラトランジスタであってもよい。

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬは、制御回路２００の外部に設けられるディスクリート素子であってもよく、その場合、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬは、周辺回路１１０を構成することになる。

制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であり、入力ピンＶＩＮ、スイッチングピンＳＷ、接地ピンＧＮＤ、フィードバックピンＦＢを備える。入力ピンＶＩＮには、入力電圧Ｖ_ＩＮが供給される。スイッチングピンＳＷには、外付けのインダクタＬ１が接続され、接地ピンＰＧＮＤは接地される。ハイサイドトランジスタＭＨは、入力ピンＶＩＮとスイッチングピンＳＷの間に設けられ、ローサイドトランジスタＭＬは、スイッチングピンＳＷと接地ピンＰＧＮＤの間に設けられる。フィードバックピンＦＢには、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴにもとづくフィードバック信号Ｖ_ＦＢが入力される。たとえばフィードバック信号Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴを抵抗Ｒ１，Ｒ２によって分圧した電圧信号である。

制御回路２００は、主として、パルス変調器２１０、ロジック回路２２０、内部レギュレータ２３０、ドライバ回路２４０、検出回路２５０、保護回路２６０を備える。

パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴを示すフィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくようにパルス変調される制御パルス信号ＨＧ，ＬＧを生成する。フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに安定化されるとき、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。

パルス変調器２１０の構成や制御方式は特に限定されず、パルス幅変調やパルス周波数変調、パルス密度変調などが例示される。また、パルス変調器２１０は、エラーアンプを利用した制御方式、たとえば、電圧モードの制御を行ってもよいし、ピーク電流モードあるいは平均電流モードの制御を行ってもよい。あるいはパルス変調器２１０は、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御などの、リップル制御を行ってもよい。

パルス変調器２１０は、エラーアンプやコンパレータなどを含むアナログ部分２１０Ａと、ロジック部分２１０Ｂを含みうる。パルス変調器２１０のロジック部分２１０Ｂは、ロジック回路２２０に含まれる。

ロジック回路２２０は、制御回路２００を統合的に制御するコントロールロジックである。ロジック回路２２０の一部分はパルス変調器２１０のロジック部分２１０Ｂであり、パルス変調器２１０のアナログ部分２１０Ａが生成する信号にもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。ロジック部分２１０Ｂは、制御パルス信号ＨＧ，ＬＧの生成に際して、検出回路２５０の出力を参照してもよい。

検出回路２５０としては、ハイサイドトランジスタＭＨやローサイドトランジスタＭＬ、あるいはインダクタＬ１に流れる電流の量を検出するもの、電流の極性（向き）が反転したことを検出するもの、電流がゼロとなったことを検出するものなどが例示される。どのような検出回路を実装するかは、パルス変調器２１０の制御方式に応じて選択される。

またロジック回路２２０は、保護回路２６０の出力に応じて、ＤＣ／ＤＣコンバータ１００の動作を停止する。保護回路２６０は、制御回路２００や周辺回路１１０における異常状態を検出する。保護回路２６０は、低電圧ロックアウト（ＵＶＬＯ：Under Voltage LockOut）回路や、サーマルシャットダウン（ＴＳＤ：Thermal ShutDown）回路、過電流保護（ＯＣＰ：Over Current Protection）回路、過電圧保護（ＯＶＰ：Over Voltage Protection）回路、短絡保護回路（ＳＣＰ：Short Circuit Protection）回路などが例示される。

ドライバ回路２４０は、パルス変調器２１０が生成する制御パルス信号ＨＧ，ＬＧにもとづいて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動する。ドライバ回路２４０は、ハイサイドドライバ２４２およびローサイドドライバ２４４を含む。ハイサイドドライバ２４２は、制御パルス信号ＨＧにもとづいてハイサイドトランジスタＭＨのゲート信号Ｖ_ＨＧを生成し、ローサイドドライバ２４４は、制御パルス信号ＬＧにもとづいてローサイドトランジスタＭＬのゲート信号Ｖ_ＬＧを生成する。

内部レギュレータ２３０は、入力電圧Ｖ_ＩＮを受け、所定の電圧レベルに安定化された定電圧（内部定電圧Ｖ_ＲＥＧ）を生成する。パルス変調器２１０、ロジック回路２２０、ドライバ回路２４０、検出回路２５０、保護回路２６０など（以下、それぞれを回路ブロックと総称する）は内部レギュレータ２３０の負荷回路２３２であり、内部定電圧Ｖ_ＲＥＧを電源電圧として動作する。

ロジック回路２２０は、制御回路２００の動作状態に応じて、制御回路２００の内部ステートを切りかえる。複数の回路ブロックそれぞれの一部分あるいは前部は、内部ステートごとに、オン（イネーブル）、オフ（ディセーブル）が切り換え可能であり、したがって各回路ブロックの電源電流は、内部ステートに応じて変化する。

ここで、複数の回路ブロックの電源電流の合計は、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}であるから、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}は、内部ステートに応じて変化する。

内部レギュレータ２３０には、制御回路２００の内部ステートに応じた制御信号Ｓｃｔｒｌが入力されている。内部レギュレータ２３０は、その動作電流（内部電流）Ｉ_{ＲＥＧＩＮＴ}が、制御信号Ｓｃｔｒｌに応じて、言い換えると、制御回路２００の内部ステートに応じて切りかえ可能に構成されている。

内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}は、内部レギュレータ２３０に定常的に流れている電流と把握してもよい。別の観点から見ると、動作電流Ｉ_{ＲＥＧＩＮＴ}は、内部レギュレータ２３０の全消費電流（つまり入力電流Ｉ_ＣＣ１）から、内部レギュレータの出力電流Ｉ_{ＲＥＧＯＵＴ}を減じた電流と把握してもよい。

以上がＤＣ／ＤＣコンバータ１００の基本構成である。続いてその動作を説明する。図２は、図１のＤＣ／ＤＣコンバータ１００の動作を説明する図である。ここでは簡単のために、制御回路２００の内部ステートは、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}が相対的に大きい（Ｉ_１とする）第１状態φ１と、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}が相対的に小さい（Ｉ_２とする）第２状態φ２で変化するものとする。

内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}は、２つの電流量で切りかえ可能となっており、第１状態φ１では、相対的に多い動作電流Ｉ_３で動作し、第２状態φ２では、相対的に少ない動作電流Ｉ_４で動作する。

内部レギュレータ２３０の消費電流Ｉ_ＣＣ１は、負荷回路２３２に供給される出力電流Ｉ_{ＲＥＧＯＵＴ}と、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}の合計である。第２状態φ２では、負荷回路２３２に流れる電流Ｉ_{ＲＥＧＯＵＴ}を減小させるだけでなく、内部レギュレータ２３０の内部電流Ｉ_{ＲＥＧＩＮＴ}を減少させることにより、内部レギュレータ２３０の消費電流Ｉ_ＣＣ１を減らすことができる。

ＤＣ／ＤＣコンバータ１００の利点は比較技術との対比によって明確となる。図３は、比較技術に係るＤＣ／ＤＣコンバータの動作波形図である。比較技術では、内部レギュレータ２３０は、常に一定の動作電流Ｉ_３で動作する。

比較技術では、制御回路２００の内部ステートが第２状態φ２となったときに、内部レギュレータ２３０の消費電流Ｉ_ＣＣ１は、Ｉ_２＋Ｉ_３となる。

つまり、図２の実施形態では、比較技術に比べて、第２状態φ２における消費電流Ｉ_ＣＣ１を、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}の減少分（Ｉ_３－Ｉ_４）だけ、減らすことができる。

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図４は、一実施例に係る制御回路２００のブロック図である。この構成では、ハイサイドトランジスタＭＨはＮチャンネルであり、制御回路２００はブートストラップ端子ＢＳＴを有する。ブートストラップ端子ＢＳＴとスイッチング端子ＳＷの間には、ブートストラップ用キャパシタＣ２が外付けされる。またブートストラップ端子ＢＳＴには、ダイオードＤ２（またはスイッチ）を介して、定電圧Ｖ_ＲＥＧが供給される。

ハイサイドドライバ２４２は、ブートストラップ端子ＢＳＴの電圧Ｖ_ＢＳＴをハイレベル、スイッチング端子ＳＷの電圧Ｖ_ＳＷをローレベルとして、ハイサイドトランジスタＭＨのゲート信号を生成する。

基準電圧源２０２は、たとえばバンドギャップリファレンス回路を含み、温度や電源電圧に依存しない基準電圧Ｖ_ＲＥＦを生成する。

ソフトスタート回路２０４は、制御回路２００の起動時に、０Ｖから時間とともに緩やかに上昇するソフトスタート信号Ｖ_ＳＳを生成する。

パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが、ソフトスタート信号Ｖ_ＳＳと基準電圧Ｖ_ＲＥＦのうち低い方と一致するように、制御パルス信号ＨＧ，ＬＧを生成する。つまり、起動直後において、Ｖ_ＳＳ＜Ｖ_ＲＥＦの間は、出力電圧Ｖ_ＯＵＴはソフトスタート信号Ｖ_ＳＳのスロープにしたがって緩やかに上昇し、出力キャパシタＣ１に対する突入電流が防止される。その後、Ｖ_ＳＳ＞Ｖ_ＲＥＦとなると、出力電圧Ｖ_ＯＵＴは基準電圧Ｖ_ＲＥＦに比例する目標電圧レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化される。

制御回路２００は、図１の検出回路２５０に対応して、ゼロクロス検出回路２５１を備える。ゼロクロス検出回路２５１は、ローサイドトランジスタＭＬがオンの区間において、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬがゼロとなったこと（ゼロクロス）を検出し、ゼロクロス検出信号ＺＸＣＭＰをアサート（ハイレベル）する。ゼロクロス検出回路２５１の構成は特に限定されず、公知技術を用いればよい。たとえばゼロクロス検出回路２５１は、スイッチング端子ＳＷの電圧Ｖ_ＳＷを所定のしきい値と比較するコンパレータを含んでもよい。

ロジック回路２２０は、軽負荷間欠モードをサポートする。ロジック回路２２０は、軽負荷間欠モードにおいて、ゼロクロス検出信号ＺＸＣＭＰがアサートされるたびにローサイドトランジスタＭＬをターンオフする。軽負荷間欠モードの制御は、パルス周波数変調（ＰＦＭ：Pulse Frequency Modulation）モードとも称される。

制御回路２００は、ＵＶＬＯ回路２６１、ＴＳＤ回路２６２、ＯＶＰ回路２６３、ＳＣＰ回路２６４、ＯＣＰ回路２６５を備える。これらは図１における保護回路２６０に相当する。ＵＶＬＯ回路２６１は、入力電圧Ｖ_ＩＮをしきい値と比較し、低電圧ロックアウト状態を検出すると、ＵＶＬＯ信号をアサートする。ＴＳＤ回路２６２は、温度が所定のしきい値を越えると、ＴＳＤ信号をアサートする。ＯＶＰ回路２６３は、フィードバック信号Ｖ_ＦＢが過電圧検出用のしきい値を越えると、ＯＶＰ信号をアサートする。ＳＣＰ回路２６４は、フィードバック信号Ｖ_ＦＢがショート検出用のしきい値を下回ると、ＳＣＰ信号をアサートする。ＯＣＰ回路２６５は、インダクタＬ１に流れる電流が過電流しきい値を越えると、ＯＣＰ信号をアサートする。ロジック回路２２０は、ＵＶＬＯ信号、ＴＳＤ信号、ＯＶＰ信号、ＳＣＰ信号、ＯＣＰ信号のいずれかがアサートされると、適切な保護処理を実行する。

パワーグッド回路２０６は、フィードバック信号Ｖ_ＦＢを所定のしきい値と比較し、フィードバック信号Ｖ_ＦＢが正常な電圧レベルに到達しているか否かを判定する。パワーグッド回路２０６は、判定結果に応じて、オープンドレインのトランジスタ２０７のオン、オフを切りかえて、パワーグッド端子ＰＧＤに接続される外部のマイコン等に通知する。

この実施例において、パルス変調器２１０は、ＰＦＭモードの変調器であり、そのアナログ部分２１０Ａは、エラーアンプ２１２、コンパレータ２１４、オン時間タイマー２１６、リップル注入回路２１８を含む。

エラーアンプ２１２は、フィードバック信号Ｖ_ＦＢと、基準電圧Ｖ_ＲＥＦおよびソフトスタート信号Ｖ_ＳＳのうち低い一方との誤差を増幅する。エラーアンプ２１２の出力Ｖ_ＥＲＲは、フィードバック信号Ｖ_ＦＢのボトムレベルを規定する。

リップル注入回路２１８は、フィードバック信号Ｖ_ＦＢにリップル成分Ｖ_ＲＩＰを重畳する。コンパレータ２１４は、リップル成分が重畳されたフィードバック信号Ｖ_ＦＢ’を、エラーアンプ２１２の出力Ｖ_ＥＲＲと比較し、比較結果を示す信号ＣＯＭＰＯＵＴを出力する。

コンパレータ出力信号ＣＯＭＰＯＵＴは、フィードバック信号Ｖ_ＦＢ’がエラーアンプ２１２の出力Ｖ_ＥＲＲまで低下するとアサート（たとえばハイレベル）される。

オン時間タイマー２１６は、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、設定されたオン時間Ｔ_ＯＮを計測する。オン時間Ｔ_ＯＮは一定時間としてもよいが、スイッチング周波数を安定化するために、入力電圧Ｖ_ＩＮおよび出力電圧Ｖ_ＯＵＴの少なくとも一方に応じて動的に変化させてもよい。

パルス変調器２１０のロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴ、オン時間タイマー２１６の出力ＴＯＮ、ゼロクロス検出回路２５１の出力ＺＸＣＭＰにもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。具体的には、ロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、制御パルス信号ＨＧをハイとする。またロジック部分２１０Ｂは、オン時間タイマー２１６の出力ＴＯＮの変化に応答して、制御パルス信号ＨＧをローとし、制御パルス信号ＬＧをハイとする。またロジック部分２１０Ｂは、ゼロクロス検出信号ＺＸＣＭＰのアサートに応答して、制御パルス信号ＬＧをローとする。ロジック部分２１０Ｂは、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬに貫通電流が流れないように、制御パルス信号ＨＧとＬＧに両方がローとなるデッドタイムを挿入する。

パルス変調器２１０は、軽負荷状態と重負荷状態とで、異なるモードで動作してもよく、たとえば重負荷状態では、電圧モードや電流モードで動作してもよい。電圧モードのパルス変調器の場合、三角波やのこぎり波の周期信号を発生するオシレータや、エラーアンプ２１２の出力を周期信号と比較するコンパレータなどが設けられる。ピーク電流モードの変調器の場合、エラーアンプ２１２の出力を、コイル電流の検出信号と比較するコンパレータなどが設けられる。

以上が制御回路２００の構成である。続いてその動作を説明する。

図５は、図４のＤＣ／ＤＣコンバータ１００の軽負荷時の動作波形図である。図５には上から順に、制御回路２００の内部ステート、スイッチング端子ＳＷの電圧Ｖ_ＳＷ、インダクタＬ１に流れるコイル電流Ｉ_Ｌ、フィードバック端子ＦＢのフィードバック信号Ｖ_ＦＢおよびエラーアンプ２１２の出力Ｖ_ＥＲＲ、コンパレータ２１４の出力であるコンパレータ出力信号ＣＯＭＰＯＵＴ、ハイサイドトランジスタＭＨのゲート信号ＨＧ、ローサイドトランジスタＭＬのゲート信号ＬＧ、ゼロ検出信号ＺＸＣＭＰが示される。

軽負荷状態において、制御回路２００の内部ステートは、スイッチング期間に対応する第１状態φ１と、休止期間に対応する第２状態φ２を交互に繰り返す。スイッチング期間（第１状態φ１）は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの一方がオンである区間と把握でき、休止期間（第２状態φ２）は、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの両方がオフである区間と把握できる。

第１状態φ１に着目する。時刻ｔ_０にフィードバック信号Ｖ_ＦＢが、エラーアンプ２１２の出力Ｖ_ＥＲＲまで低下すると、ＣＯＭＰＯＵＴ信号がハイ（アサート）となる。これに応答して、ハイサイドゲート信号ＨＧがハイとなり、ハイサイドトランジスタＭＨがオンとなる。ハイサイドトランジスタＭＨのオン状態の間、コイル電流Ｉ_Ｌが増大する。

ハイサイドトランジスタＭＨのオン期間は、オン時間タイマー２１６が計測するオン時間Ｔ_ＯＮの間持続し、オン時間Ｔ_ＯＮの経過後の時刻ｔ_１に、ハイサイドトランジスタＭＨがターンオフする。

オン時間Ｔ_ＯＮの経過後、ローサイドトランジスタＭＬがターンオンする。ローサイドトランジスタＭＬがオンの期間、コイル電流Ｉ_Ｌ、すなわちローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬは時間とともに減少する。時刻ｔ_２に、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬがゼロ近傍のしきい値とクロスすると、ゼロクロス検出信号ＺＸＣＯＭＰがアサートされる。ゼロクロス検出信号ＺＸＣＯＭＰのアサートに応答して、ローサイドトランジスタＭＬがターンオフする。その結果、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフである第２状態φ２に移行する。

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬがオンである第１状態φ１の間、正のコイル電流Ｉ_Ｌによって出力キャパシタＣ１が充電され、出力電圧Ｖ_ＯＵＴ（すなわちフィードバック信号Ｖ_ＦＢ）は上昇する。第２状態φ_２では、コイル電流Ｉ_Ｌはゼロであるから出力キャパシタＣ１は、負荷電流Ｉ_ＯＵＴにより放電され、出力電圧Ｖ_ＯＵＴ（すなわちフィードバック信号Ｖ_ＦＢ）は、緩やかに低下していく。そして時刻ｔ_３にフィードバック信号Ｖ_ＦＢが、エラーアンプ２１２の出力Ｖ_ＥＲＲまで低下すると、コンパレータ出力信号ＣＯＭＰＯＵＴがアサートされ、次のサイクルに移行する。制御回路２００は、軽負荷間欠モードにおいて、ｔ_０～ｔ_３を１サイクルとして、同じ制御を繰り返す。

以上が図４の制御回路２００の基本的な動作である。

制御回路２００の構成要素は、複数のブロックにカテゴライズすることができる。図６は、制御回路２００のブロック図である。この例では、制御回路２００の構成要素は、５つのブロックＢ１～Ｂ５にカテゴライズされている。

第１のブロックＢ１は、制御回路２００の起動後、常時動作するものである。第２のブロックＢ２は、内部ステートに応じて、オン、オフが切り替わるものである。第３のブロックＢ３は、ロジック回路２２０である。第４のブロックＢ４は、ハイサイドドライバ２４２、ローサイドドライバ２４４を含むドライバ段である。第５のブロックＢ５は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含む出力段（パワー段）である。

第１のブロックＢ１～第３のブロックＢ３は、内部レギュレータ２３０の負荷となっており、図１の負荷回路２３２に相当する。第５のブロックＢ５は、内部レギュレータ２３０を経由せずに直接、電流が供給される。第４のブロックＢ４は、内部レギュレータ２３０を経由せずに、または経由して、電流が供給される。内部レギュレータ２３０を経由しない電流をＩ_ＣＣ２とすると、制御回路２００の全消費電流は、Ｉ_ＣＣ１＋Ｉ_ＣＣ２となる。

図４の制御回路２００について、図６に従って例示的に分類すると以下の通りとなる。

・第１ブロックＢ１
基準電圧源２０２、エラーアンプ２１２、コンパレータ２１４、ＵＶＬＯ回路２６１、ＴＳＤ回路２６２、ＯＶＰ回路２６３、パワーグッド回路２０６

・第２ブロックＢ２
オン時間タイマー２１６、ＳＣＰ回路２６４、ＯＣＰ回路２６５、ゼロクロス検出回路２５１

第２ブロックＢ２は、図５の第１状態φ１（スイッチング期間）においてイネーブル、図５の第２状態φ２（休止期間）においてディセーブルとなる。なお、パルス変調器２１０が重負荷モードで動作するコンパレータやオシレータなどを含む場合、コンパレータやオシレータも、第２ブロックＢ２に分類される。

なお、第１ブロックＢ１に分類したコンパレータ２１４、パワーグッド回路２０６、ＯＶＰ回路２６３に関しては、それぞれの一部分を、イネーブル／ディセーブルを切りかえ可能に構成してもよく、その場合、一部分は、第２ブロックＢ２に含まれる。

・第３ブロックＢ３
ロジック回路２２０

・第４ブロックＢ４
ドライバ回路２４０

・第５ブロックＢ５
ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ

図５の第１状態φ１、すなわちスイッチング期間の間、図６の第１ブロックＢ１～第４ブロックＢ４にすべてに電流が流れるから、内部レギュレータ２３０の出力電流Ｉ_{ＲＥＧＯＵＴ}の時間平均値は相対的に大きくなる。

一方、図５の第２状態φ２、すなわち休止期間において、第２ブロックＢ２はディセーブル状態となるから、第２ブロックＢ２の消費電流は実質的にゼロである。また、ロジック回路２２０を含む第３ブロックＢ３についても、ロジック回路２２０の内部の状態遷移が発生したときにのみ、電流が流れるから、第２状態φ２の間の消費電流は実質的にゼロである。また休止期間の間、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬのスイッチングは行われないから、ドライバ回路２４０を含む第４ブロックＢ４の消費電流も実質的にゼロである。つまり、第２状態φ２では、内部レギュレータ２３０の負荷は、第１ブロックＢ１のみとなり、出力電流Ｉ_{ＲＥＧＯＵＴ}は第１状態φ１に比べて著しく減少する。

そこで、図４の制御回路２００において、内部レギュレータ２３０が軽負荷となる第２状態φ２の間、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}を第１状態φ１に比べて減少させることができ、これにより、制御回路２００の消費電力を削減することができる。

続いて、内部レギュレータ２３０の構成例を説明する。図７は、一実施例に係る内部レギュレータ２３０の回路図である。内部レギュレータ２３０は、オペアンプ３００、抵抗Ｒ２１、Ｒ２２、出力キャパシタＣ２１を含む。

抵抗Ｒ２１，Ｒ２２は、出力電圧Ｖ_ＲＥＧを分圧し、フィードバック信号Ｖ_{ＲＥＧ（ＦＢ）}を生成する。オペアンプ３００の非反転入力端子（＋）には、基準電圧源２０２からの基準電圧Ｖ_ＲＥＦが入力され、反転入力端子（－）には、フィードバック信号Ｖ_{ＲＥＧ（ＲＢ）}が入力される。定常状態では、出力電圧Ｖ_ＲＥＧは、以下の式で表される目標電圧Ｖ_{ＲＥＧ（ＲＥＦ）}に安定化される。
Ｖ_{ＲＥＧ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ２１＋Ｒ２２）／Ｒ２２

内部レギュレータ２３０の動作電流の大部分は、オペアンプ３００の動作電流が占めている。そこでオペアンプ３００は、制御信号Ｓｃｔｒｌに応じて動作電流が切りかえ可能に構成されている。以下の説明では、オペアンプ３００の動作電流は、二値で切りかえ可能であるものとし、制御信号Ｓｃｔｒｌを、イネーブル信号ＥＮＩＢＩＡＳとも表記する。

図８は、オペアンプ３００の構成例を示す回路図である。オペアンプ３００は、差動アンプ３１０と、出力段３３０を有する。差動アンプ３１０は、差動対３１２、負荷回路３１４、テイル電流源３１６を含む。負荷回路３１４は、カレントミラー回路であってもよいし、抵抗負荷であってもよい。

出力段３３０は、差動アンプ３１０の出力に応じて、オペアンプ３００の出力電圧を出力する。

テイル電流源３１６は、テイル電流Ｉｔの量が、制御信号Ｓｃｔｒｌであるイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能に構成される。テイル電流Ｉｔを減少させることで、オペアンプ３００の性能の低下と引き換えに、動作電流を減らすことができる。

テイル電流源３１６の電流量に加えて、またはそれに代えて、出力段３３０のバイアス電流を、制御信号Ｓｃｔｒｌであるイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能としてもよい。

図９は、差動アンプ３１０の構成例を示す回路図である。テイル電流源３１６は、第１カレントミラー回路３２０および第２カレントミラー回路３２２を含む。

第１カレントミラー回路３２０は、基準電流源２３６が生成する基準電流Ｉ_ＲＥＦを折り返す。第２カレントミラー回路３２２は、第１カレントミラー回路３２０の出力電流を折り返し、テイル電流Ｉｔとして差動対３１２に供給する。

この例では、第１カレントミラー回路３２０のゲイン（電流増幅率、ミラー比ともいう）が、イネーブル信号ＥＮＩＢＩＡＳに応じて切り換え可能となっている。第１カレントミラー回路３２０は、トランジスタＭ３１～Ｍ３４を含む。トランジスタＭ３１～Ｍ３３は、ソースが接地され、ゲートが共通に接続される。トランジスタＭ３４は、トランジスタＭ３３と直列に設けられ、イネーブル信号ＥＮＩＢＩＡＳに応じて、オン、オフが切りかえ可能である。イネーブル信号ＥＮＩＢＩＡＳがハイのとき、トランジスタＭ３４がオンとなり、第１カレントミラー回路３２０のゲインは、
（Ｓ_３２＋Ｓ_３３）／Ｓ_３１
となる。Ｓ_３１～Ｓ_３３は、トランジスタＭ３１～Ｍ３３それぞれのサイズ（Ｗ／Ｌ）を表す。

イネーブル信号ＥＮＩＢＩＡＳがローとき、トランジスタＭ３４がオフとなり、第１カレントミラー回路３２０のゲインは、
Ｓ_３２／Ｓ_３１
となる。

第１カレントミラー回路３２０のゲインを固定し、第２カレントミラー回路３２２のゲインを可変としてもよいし、第１カレントミラー回路３２０と第２カレントミラー回路３２２の両方のゲインを可変としてもよい。

図１０は、差動アンプ３１０の別の構成例を示す回路図である。この差動アンプ３１０は、差動対３１２がＮチャンネルＭＯＳＦＥＴで構成され、テイル電流源３１６は、差動対３１２より接地側に設けられる。テイル電流源３１６は、ゲインがイネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能なカレントミラー回路３２４を含む。カレントミラー回路３２４の構成は、図９の第１カレントミラー回路３２０と同様である。

図１１は、差動アンプ３１０の別の構成例を示す回路図である。テイル電流源３１６は、第１カレントミラー回路３２６および第２カレントミラー回路３２８を含む。

第１カレントミラー回路３２６は、基準電流源２３６が生成する基準電流Ｉ_ＲＥＦを折り返す。第２カレントミラー回路３２８は、第１カレントミラー回路３２６の出力電流を折り返し、テイル電流Ｉｔとして差動対３１２に供給する。

この例では、第１カレントミラー回路３２６のゲインが、イネーブル信号ＥＮＩＢＩＡＳに応じて切り換え可能となっている。第１カレントミラー回路３２６の構成は、図１０のカレントミラー回路３２４のＮチャンネルＭＯＳＦＥＴであるトランジスタＭ３１～Ｍ３４を、ＰチャンネルＭＯＳＦＥＴに置換し、天地を反転したものである。インバータ３２７は、イネーブル信号ＥＮＩＢＩＡＳを反転し、トランジスタＭ３４のゲートに供給する。

図１１において、第１カレントミラー回路３２６のゲインを固定し、第２カレントミラー回路３２８のゲインを可変としてもよい。この場合、第２カレントミラー回路３２８の構成は、図１０のカレントミラー回路３２４と同じ構成とすることができる。

図１２は、オペアンプ３００の別の構成例を示す回路図である。オペアンプ３００は、差動アンプ３１０と、出力段３３０を有する。出力段３３０は、バイアス電流が、イネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能となっている。

出力段３３０は、ソース接地（エミッタ）の前増幅段３３２を含む。前増幅段３３２は、ソースが接地されたトランジスタＭ４１と、トランジスタＭ４１のドレインと接続される電流源ＣＳ４１を含む。電流源ＣＳ４１は、イネーブル信号ＥＮＩＢＩＡＳに応じて、バイアス電流Ｉｂの量を切り替え可能となっている。後増幅段３３４は、前増幅段３３２の出力をさらに増幅する。

図１３は、オペアンプ３００の構成例を示す回路図である。前増幅段３３２の電流源ＣＳ４１は、基準電流Ｉ_ＲＥＦを折り返すカレントミラー回路３４０を含む。カレントミラー回路３４０のゲインは、バイアス信号ＥＮＩＢＩＡＳに応じて切りかえ可能となっている。カレントミラー回路３４０の構成は、図１１の第１カレントミラー回路３２６と同様である。

後増幅段３３４は、複数のカレントミラー回路３４２，３４４，３４６を含み、前増幅段３３２の出力を増幅する。カレントミラー回路３４６は省略してもよい。

図１４は、オペアンプ３００の別の構成例を示す回路図である。前増幅段３３２のトランジスタＭ４１はＰチャンネルである。電流源ＣＳ４１は、カレントミラー回路３４８を含む。カレントミラー回路３４８は、イネーブル信号ＥＮＩＢＩＡＳに応じてバイアス電流Ｉｂが切りかえ可能となっている。カレントミラー回路３４８の構成は、図９のカレントミラー回路３２０と同様である。後増幅段３３４は、ソースフォロアの出力段であり、ＮＭＯＳトランジスタＭ５１を含む。

図８～図１４に例示したように、オペアンプ３００の構成にはさまざまな変形例が存在すること、そうした変形例も本開示の範囲に含まれることが当業者には理解される。

続いて、内部レギュレータ２３０の位相補償について説明する。フィードバックループを有する内部レギュレータ２３０の動作電流をダイナミックに変化させる場合において、すべての動作電流範囲において系の安定性を確保しうる位相補償条件を見いだすことは極めて困難である。そこで、内部レギュレータ２３０は、動作電流Ｉ_{ＲＥＧＩＮＴ}に応じて、つまり制御信号Ｓｃｔｒｌ（イネーブル信号ＥＮＩＢＩＡＳ）に応じて、位相補償の回路定数をアダプティブに切り替える可能に構成するとよい。

図１５は、アダプティブな位相補償回路付き内部レギュレータ２３０の一例を示す回路図である。前増幅段３３２は、トランジスタＭ６１、カレントミラー回路３５０および定電流源ＣＳ５１を含むソース接地増幅回路である。カレントミラー回路３５０の入力側のトランジスタＭ５２が、ソース接地されるトランジスタＭ５１の負荷となる。トランジスタＭ５１には、差動アンプ３１０の出力に応じた電流Ｉａが流れ、カレントミラー回路３５０により折り返される。定電流源ＣＳ５１が生成するバイアス電流Ｉｃとカレントミラー回路３５０の出力側トランジスタＭ５３に流れる電流Ｉｂの差分Ｉｄが、前増幅段３３２の出力となる。

後増幅段３３４は、シーケンシャルに接続された複数ｎ個（ｎ≧２）のカレントミラー回路３５２＿１～３５２＿ｎを含む。各カレントミラー回路３５２は、入力された電流を増幅する。

上述したように、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}を切りかえるために、差動アンプ３１０に流れるテイル電流と、後増幅段３３４の定電流源ＣＳ５１が生成するバイアス電流Ｉｃの少なくとも一方が、イネーブル信号ＥＮＩＢＩＡＳに応じて切りかえ可能である。

最終段のカレントミラー回路３５２＿ｎには、位相補償回路３６０が接続される。位相補償回路３６０は、カレントミラー回路３５２＿ｎの入力ノード（ＰＭＯＳトランジスタのゲート）と接地の間に、直列に接続される抵抗Ｒ６１およびキャパシタＣ６１を含む。内部レギュレータ２３０の動作電流の切りかえと連動して、位相補償回路３６０の回路定数が切りかえ可能となっている。具体的には、抵抗Ｒ６１の抵抗値およびキャパシタＣ６１の容量値の少なくとも一方が可変に構成される。つまり、抵抗Ｒ６１をイネーブル信号ＥＮＩＢＩＡＳに応じた二値の可変抵抗としてもよいし、キャパシタＣ６１をイネーブル信号ＥＮＩＢＩＡＳに応じた二値の可変容量としてもよい。

位相補償回路３６０の回路定数を、内部レギュレータ２３０の動作電流Ｉ_{ＲＥＧＩＮＴ}に連動して変化させることにより、フィードバックループの安定性を維持することができる。

図１６は、アダプティブな位相補償回路付きの内部レギュレータ２３０の別の一例を示す回路図である。内部レギュレータ２３０は、Ｐチャンネル出力のＬＤＯ（Low Drop Output）回路であり、オペアンプ３００、Ｐチャンネルの出力トランジスタＭ７１、抵抗Ｒ７１，Ｒ７２、出力キャパシタＣ７１および位相補償回路３７０を含む。

位相補償回路３７０は、出力トランジスタＭ７１のゲートに接続される第１キャパシタＣ７２と、抵抗Ｒ７１と並列に接続される第２キャパシタＣ７３を含む。この構成では、第１キャパシタＣ７２および第２キャパシタＣ７３の少なくとも一方を、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値が変化する可変容量素子で構成すればよい。

図１７は、アダプティブな位相補償回路付きの内部レギュレータ２３０の別の一例を示す回路図である。内部レギュレータ２３０は、Ｎチャンネル出力のＬＤＯ（Low Drop Output）回路であり、オペアンプ３００、Ｎチャンネルの出力トランジスタＭ８１、抵抗Ｒ８１，Ｒ８２、出力キャパシタＣ８１および位相補償回路３８０を含む。

位相補償回路３８０は、抵抗Ｒ８１と並列に接続されるキャパシタＣ８２を含む。この構成では、キャパシタＣ８２を、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値が変化する可変容量素子で構成すればよい。

図１８は、アダプティブな位相補償回路の内部レギュレータ２３０の別の一例を示す回路図である。この内部レギュレータ２３０は、図１７と同様にＮチャンネル出力のＬＤＯ（Low Drop Output）回路であり、位相補償回路３９０の構成が異なる。

位相補償回路３９０は、キャパシタＣ９１、Ｃ９２、抵抗Ｒ９１を含む。キャパシタＣ９１および抵抗Ｒ９１は、オペアンプ３００の出力ノードとオペアンプ３００の一方の入力ノードの間に直列に設けられる。キャパシタＣ９２は抵抗Ｒ８１と並列に接続される。この構成では、キャパシタＣ９１，Ｃ９２、抵抗Ｒ９１の少なくともひとつを、イネーブル信号ＥＮＩＢＩＡＳに応じて容量値、抵抗値が変化する可変素子で構成すればよい。

（用途）
図１９は、実施形態に係る降圧ＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６あるいはその他の負荷に、出力電圧Ｖ_ＯＵＴを供給する。

電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。

上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

（変形例１）
実施形態では、内部レギュレータ２３０の動作電流を二段階で切りかえる場合を説明したが、制御回路２００の３つ以上の内部ステートに対応付けて、三段階以上で切りかえてもよい。その場合に、内部レギュレータ２３０の位相補償回路の回路定数を、三状態以上で切りかえ可能としてもよい。

（変形例２）
実施形態では、同期整流型の降圧コンバータについて説明したが、本開示の適用はそれに限定されず、ダイオード整流型の降圧コンバータにも適用可能である。また、降圧コンバータの他、昇圧コンバータや昇降圧コンバータにも適用可能である。

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

１００ ＤＣ／ＤＣコンバータ
１０２ 入力ライン
１０４ 出力ライン
１１０ 周辺回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｌ１ インダクタ
Ｃ１ 出力キャパシタ
２００ 制御回路
２０２ 基準電圧源
２０４ ソフトスタート回路
２０６ パワーグッド回路
２１０ パルス変調器
２１２ エラーアンプ
２１４ コンパレータ
２１６ オン時間タイマー
２１８ リップル注入回路
２２０ ロジック回路
２３０ 内部レギュレータ
２３２ 負荷回路
２４０ ドライバ回路
２４２ ハイサイドドライバ
２４４ ローサイドドライバ
２５０ 検出回路
２５１ ゼロクロス検出回路
２６０ 保護回路
２６１ ＵＶＬＯ回路
２６２ ＴＳＤ回路
２６３ ＯＶＰ回路
２６４ ＳＣＰ回路
２６５ ＯＣＰ回路
３００ オペアンプ
３１０ 差動アンプ
３１２ 差動対
３１４ 負荷回路
３１６ テイル電流源
３２０ 第１カレントミラー回路
３２２ 第２カレントミラー回路
３３０ 出力段
３４０ カレントミラー回路
３３４ 後増幅段
３３２ 前増幅段
３４０，３４２，３４６，３４８，３５０，３５２ カレントミラー回路
３６０，３７０，３８０，３９０ 位相補償回路
７００ 電子機器
７０２ 筐体
７０４ 電池
７０６ マイクロプロセッサ

Claims (11)

1. ＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力が目標状態に近づくようにパルス変調される制御パルス信号を生成するパルス変調器と、
   前記制御パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、
   前記パルス変調器および前記ドライバ回路に電源電圧を供給する内部レギュレータであって、前記制御回路の動作状態に応じてその動作電流が切りかえ可能に構成される内部レギュレータと、
   を備える、制御回路。
2. 前記ＤＣ／ＤＣコンバータのスイッチングが停止する休止期間において、前記内部レギュレータの前記動作電流が減少する、請求項１に記載の制御回路。
3. 前記内部レギュレータは、
   前記内部レギュレータの出力電圧にもとづくフィードバック信号と、前記フィードバック信号の目標信号を受ける差動アンプと、
   前記差動アンプの出力に応じて前記内部レギュレータの出力電圧を出力する出力段と、
   を含む、請求項１または２に記載の制御回路。
4. 前記差動アンプのテイル電流の量が、前記制御回路の動作状態に応じて切りかえ可能である、請求項３に記載の制御回路。
5. 前記出力段のバイアス電流の量が、前記制御回路の動作状態に応じて切りかえ可能である、請求項３または４に記載の制御回路。
6. 前記内部レギュレータは、位相補償回路を含み、前記位相補償回路の回路定数が、前記動作電流に応じて可変に構成される、請求項１から５のいずれかに記載の制御回路。
7. 前記内部レギュレータは、位相補償用キャパシタを含み、前記位相補償用キャパシタの容量値が、前記制御回路の動作状態に応じて切りかえ可能である、請求項６に記載の制御回路。
8. 前記内部レギュレータは、位相補償用抵抗を含み、前記位相補償用抵抗の抵抗値が、前記制御回路の動作状態に応じて切りかえ可能である、請求項６または７に記載の制御回路。
9. ひとつの半導体基板に一体集積化される、請求項１から８のいずれかに記載の制御回路。
10. 請求項１から９のいずれかに記載の制御回路を備える、ＤＣ／ＤＣコンバータ。
11. 請求項１から９のいずれかに記載の制御回路を備える、電子機器。

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