JP2012104680A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲートトレンチをマスクにしたセルフアラインによる電極のトレンチコンタクト構造を高い信頼性で実現できる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、第１の主電極と、半導体層と、第１導電形ベース層と、第２導電形ベース層と、ゲートトレンチと、第１導電形半導体領域と、第２の主電極と、ゲート絶縁膜と、ゲート電極と、層間膜とを備えている。第１導電形半導体領域は、ゲートトレンチの上部における下部よりも横方向に突出した部分の下に設けられている。第２の主電極は、第１導電形半導体領域に接している。層間膜は、ゲート電極の上に設けられた絶縁膜と、絶縁膜の上に設けられた導電性を有する膜とを有し、ゲートトレンチの上部に埋め込まれている。
【選択図】図５

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

例えば電力制御などに用いられるパワーデバイスにおいて、トレンチゲート構造がよく用いられている。トレンチゲート構造のデバイスにおいて、トレンチゲート間のピッチ（セルピッチ）を狭くすることで単位面積当たりに流せる電流値を高めることができ、低損失かつ低コストのデバイスを実現していくひとつの方策としてセルピッチの微細化が進められている。

しかしながら、ウェーハ表面にリソグラフィによってパターンを描画するという製造上の問題として、トレンチゲートと、ソース（またはエミッタ）電極との光学的合わせ余裕がセルピッチ微細化の制約となってくる。

そこで、トレンチゲートパターンを利用して、ソースコンタクトトレンチを自己整合的（セルフアライン）に形成する方法が提案されている。これは、トレンチゲート電極上に設けた層間絶縁膜をマスクにして、ソースコンタクトトレンチをリソグラフィ工程なしで形成するものである。

米国特許第６９１６７４５号明細書 米国特許第７３４４９４３号明細書

実施形態は、トレンチゲートをマスクにしたセルフアラインによる電極のトレンチコンタクト構造を高い信頼性で実現できる半導体装置及びその製造方法を提供する。

実施形態によれば、半導体装置は、第１の主電極と、半導体層と、第１導電形ベース層と、第２導電形ベース層と、ゲートトレンチと、第１導電形半導体領域と、第２の主電極と、ゲート絶縁膜と、ゲート電極と、層間膜と、を備えている。
前記半導体層は、前記第１の主電極上に設けられている。
前記第１導電形ベース層は、前記半導体層上に設けられている。
前記第２導電形ベース層は、前記第１導電形ベース層の主面上に設けられている。
前記ゲートトレンチは、前記第１導電形ベース層及び前記第２導電形ベース層に隣接する下部と、前記下部の上に設けられ前記第１導電形ベース層の前記主面に対して略平行な横方向の幅が前記下部よりも大きい上部とを有する。
前記第１導電形半導体領域は、前記ゲートトレンチの前記上部における、前記下部よりも前記横方向に突出した部分の下に設けられている。
前記第２の主電極は、前記第１導電形半導体領域に接している。
前記ゲート絶縁膜は、前記ゲートトレンチの前記下部の側壁に設けられている。
前記ゲート電極は、前記ゲートトレンチの前記下部における前記ゲート絶縁膜の内側に設けられている。
前記層間膜は、前記ゲート電極の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた導電性を有する膜とを有し、前記ゲートトレンチの前記上部に埋め込まれている。

第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第１実施形態に係る半導体装置の製造方法を示す模式断面図。 第２実施形態に係る半導体装置の模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 第３実施形態に係る半導体装置の製造方法を示す模式断面図。 第４実施形態に係る半導体装置の製造方法を示す模式断面図。 第４実施形態に係る半導体装置の製造方法を示す模式断面図。 第４実施形態に係る半導体装置の製造方法を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としてもよい。

実施形態に係る半導体装置は、半導体層（または基板）における厚さ方向の一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。

以下の実施形態では、半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、以下に説明するｎ^＋形のドレイン層１１を、ｐ^＋形のコレクタ層に置き換えればよい。

また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

（第１実施形態）
図５（ｂ）は、第１実施形態に係る半導体装置の模式断面図である。

本実施形態の半導体装置は、ｎ^＋形のドレイン層（もしくは基板）１１と、ｎ形ベース層１２と、ｐ形ベース層１３と、ｎ^＋形のソース領域１４とを含む。ドレイン層１１及びソース領域１４は、ｎ形ベース層１２よりもｎ形不純物濃度が高い。

ドレイン層１１は、第１の主電極２１上に設けられている。ドレイン層１１と第１の主電極２１とはオーミック接触し、ドレイン層１１は第１の主電極２１と電気的に接続されている。

ｎ形ベース層１２は、ドレイン層１１の主面上に設けられている。ｐ形ベース層１３は、ｎ形ベース層１２の主面上に設けられている。

それら半導体層の表面側には、複数のゲートトレンチ３１が形成されている。ゲートトレンチ３１は、下部３１ａと、下部３１ａの上に設けられた上部３１ｂとを有する段付き形状に形成されている。複数のゲートトレンチ３１は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。

ゲートトレンチ３１の下部３１ａは、ｐ形ベース層１３を貫通し、ｎ形ベース層１２に達する。下部３１ａは、ｎ形ベース層１２及びｐ形ベース層１３に隣接している。上部３１ｂは、ｐ形ベース層１３よりも上に位置する。上部３１ｂの深さは、下部３１ａの深さよりも浅い。

ゲートトレンチ３１の上部３１ｂは、下部３１ａよりも大きい幅を有する。すなわち、上部３１ｂは、下部３１ｂよりも、ｎ形ベース層１２の主面に対して略平行な横方向に突出している。したがって、隣り合うゲートトレンチ３１において、上部３１ｂ間のピッチは下部３１ａ間のピッチよりも小さい。

ゲートトレンチ３１の下部３１ａの側壁及び底部には、絶縁膜１６が設けられている。この絶縁膜１６のうち特に下部３１ａの側壁に設けられた絶縁膜をゲート絶縁膜１６ａとする。上部３１ｂの側壁にも絶縁膜１６が形成されている。また、絶縁膜１６は、下部３１ａと上部３１ｂとの段部を覆っている。

ゲートトレンチ３１の下部３１ａにおける、絶縁膜１６の内側にゲート電極１５が設けられている。ゲート電極１５は、ゲート絶縁膜１６ａを介在させて、ｐ形ベース層１３に対向している。ゲート電極１５の一部は、ゲートトレンチ３１の上方に引き出されて、図示しないゲート配線と接続されている。ゲート電極１５は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、ゲート電極１５として、金属を用いてもよい。

ゲートトレンチ３１の上部３１ｂにおける、下部３１ａよりも横方向に突出した部分の下には、ソース領域１４が設けられている。ソース領域１４は、ゲート絶縁膜１６ａに隣接している。ソース領域１４の底面は、ｐ形ベース層１３に対してｐｎ接合している。

ゲートトレンチ３１における隣り合う上部３１ｂ間には、コンタクトトレンチ３２が形成されている。コンタクトトレンチ３２は、ゲートトレンチ３１の上部３１ｂの側面及びソース領域１４の側面に隣接している。

コンタクトトレンチ３２の底部は、ゲートトレンチ３１の上部３１ｂよりも下方に位置し、ｐ形ベース層１３に達する。コンタクトトレンチ３２が達するｐ形ベース層１３の表面には、相対的にｐ形不純物濃度が高いｐ^＋形のコンタクト領域１３ａが形成されている。なお、コンタクトトレンチ３２の底部は、ソース領域１４よりも深い位置に達していてもよい。

コンタクトトレンチ３２内には、第２の主電極２２が設けられている。第２の主電極２２は、ソース領域１４の側面にオーミック接触し、ソース領域１４は第２の主電極２２と電気的に接続されている。また、第２の主電極２２は、コンタクト領域１３ａの表面にオーミック接触している。したがって、ｐ形ベース層１３は、コンタクト領域１３ａを介して第２の主電極２２と電気的に接続されている。

第１の主電極２１及び第２の主電極２２は、例えば金属材料からなる。

ゲートトレンチ３１の上部３１ｂには、層間膜２０が埋め込まれている。層間膜２０は、ゲート電極１５の上に設けられた絶縁膜１７と、絶縁膜１７上に設けられた半導体膜１８とを有する。絶縁膜１７は凹部１７ａを有し、その凹部１７ａに半導体膜１８が設けられている。

絶縁膜１７は、例えばシリコン酸化膜である。あるいは、絶縁膜１７としてシリコン窒化膜を用いてもよい。半導体膜１８は、不純物が添加され導電性を有する例えば多結晶シリコン膜である。層間膜２０における絶縁膜１７の上に設けられる膜は、導電性を有する膜であればよく、半導体膜に限らず、金属膜等の導体膜を用いてもよい。

第２の主電極２２は、層間膜２０の上にも設けられている。したがって、第２の主電極２２は、半導体膜１８に接している。半導体膜１８とゲート電極１５との間には、絶縁膜１７が介在しているため、第２の主電極２２とゲート電極１５とはつながっていない。

以上説明した本実施形態の半導体装置において、相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、ゲート電極１５に所望のゲート電位が印加されると、ｐ形ベース層１３におけるゲート絶縁膜１６ａとの界面付近に反転層（ｎチャネル）が形成される。例えば、グランド電位または負電位が印加される第２の主電極２２の電位に対して正電位がゲート電極１５に印加される。第１の主電極２１には、ゲート電位よりも高い正電位が印加される。

これにより、ソース領域１４、ｎチャネル、ｎ形ベース層１２およびドレイン層１１を介して、第２の主電極２２と第１の主電極２１間に電流が流れ、オン状態になる。

また、ゲートオフ時にアバランシェブレークダウンが発生すると、正孔電流は、ｐ^＋形のコンタクト領域１３ａを介して第２の主電極２２へと流れる。これにより、素子破壊を防止できる。

次に、図１（ａ）〜図５（ｂ）を参照して、第１実施形態に係る半導体装置の製造方法について説明する。

図１（ａ）に示すように、基板（ドレイン層）１１上にｎ形ベース層１２を形成した後、ｎ形ベース層１２の表面上に、エッチングマスク４１を形成する。エッチングマスク４１には、選択的に開口４１ａが形成されている。

そのエッチングマスク４１をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法でｎ形ベース層１２をエッチングする。これにより、図１（ｂ）に示すように、前述したゲートトレンチ３１の下部３１ａになるトレンチがｎ形ベース層１２に形成される。複数のゲートトレンチ３１の下部３１ａが例えばストライプ状の平面パターンで形成される。

次に、エッチングマスク４１に対して等方的なエッチングを行う。このエッチングにより、エッチングマスク４１は厚さ方向に消費されると共に平面方向にも消費される。このため、図２（ａ）に示すように、エッチングマスク４１の開口４１ａの幅が広がる。このエッチングマスク４１をマスクにして、ＲＩＥを行うことで、図２（ｂ）に示すように、下部３１ａの上に、下部３１ａよりも幅が広い上部３１ｂが形成される。すなわち、ｎ形ベース層１２に、段付き形状のゲートトレンチ３１が複数形成される。
あるいは、図１（ａ）の状態で、例えばケミカルドライエッチングでｎ形ベース層１２の上部を等方的にエッチングして上部３１ｂを形成し、この後エッチングマスク４１をそのままの寸法で残した状態でＲＩＥを行い、下部３１ａを形成してもよい。

次に、エッチングマスク４１を除去した後、図３（ａ）に示すように、ゲートトレンチ３１の内壁に絶縁膜１６を形成する。絶縁膜１６は、ｎ形ベース層１２の表面上にも形成される。

絶縁膜１６を形成した後、ゲートトレンチ３１内を埋め込むようにｎ形ベース層１２上に、ゲート電極材を形成する。この後、ゲート電極材をエッチバックする。これにより、図３（ａ）に示すように、ゲートトレンチ３１の下部３１ａ内にゲート電極１５が残される。

次に、隣り合うゲートトレンチ３１間のｎ形ベース層１２の上部に、ｐ形不純物をイオン注入法で導入して、図３（ｂ）に示すｐ形ベース層１３を形成する。さらに、ｐ形ベース層１３の上部に、ｎ形不純物をイオン注入法で導入して、ｐ形ベース層１３上にｎ^＋形のソース領域１４を形成する。

ｐ形ベース層１３及びソース領域１４は、ゲートトレンチ３１、絶縁膜１６及びゲート電極１５を形成した後、それらをマスクにして自己整合的に形成される。

ソース領域１４は、隣り合うゲートトレンチ３１の上部３１ｂと上部３１ｂとの間に形成される。また、ゲートトレンチ３１の上部３１ｂは下部３１ａよりも横方向に突出している。したがって、その上部３１ｂの横方向に突出した部分の下にもｎ形不純物が打ち込まれ、その部分にもソース領域１４が形成される。

次に、図４（ａ）に示すように、ゲートトレンチ３１の上部３１ｂに、層間膜２０を埋め込む。層間膜２０は、絶縁膜１７と半導体膜１８を含む。ゲート電極１５上に、絶縁膜１７として例えばシリコン酸化膜を形成する。絶縁膜１７を形成した後、絶縁膜１７上に、半導体膜１８として例えば多結晶シリコン膜を形成する。絶縁膜１７及び半導体膜１８は、例えばＣＶＤ（chemical vapor deposition）法で形成される。

絶縁膜１７は、ゲートトレンチ３１の下部３１ａと上部３１ｂとの段差部を覆う。さらに、絶縁膜１７は、隣り合うゲートトレンチ３１間のソース領域１４及び絶縁膜１６上にも形成される。絶縁膜１７は、ゲートトレンチ３１の上部３１ｂの内壁に形成され、上部３１ｂは絶縁膜１７で完全には埋め込まれない。したがって、上部３１ｂの内壁に形成された絶縁膜１７の内側には凹部１７ａが存在する。その凹部１７ａを埋め込むように、半導体膜１８は絶縁膜１７上の全面にわたって形成される。

次に、半導体膜１８をエッチバックする。隣り合うゲートトレンチ３１間の絶縁膜１７が露出するまで、半導体膜１８はエッチバックされる。半導体膜１８のエッチバックにより絶縁膜１７が露出すると、絶縁膜１７及びその下の絶縁膜１６をエッチバックする。

絶縁膜１７及び絶縁膜１６は、図４（ｂ）に示すように、隣り合うゲートトレンチ３１間のソース領域１４の表面が露出するまでエッチバックされる。このとき、絶縁膜１７及び絶縁膜１６とは異なる材料の半導体膜１８の厚さ方向の消費は抑えられる。したがって、ゲートトレンチ３１の上部３１ｂに設けられた半導体膜１８は、図４（ｂ）に示すように、ソース領域１４の表面及び絶縁膜１７の表面よりも上方に突出する。残された半導体膜１８の厚さ（高さ）は、後の工程で形成するコンタクトトレンチ３２の深さと同じか、それ以上である。

ソース領域１４の表面よりも上方に半導体膜１８を突出させ且つ露出させた状態で、その半導体膜１８及び絶縁膜１７を含む層間膜２０をマスクにして自己整合的にソース領域１４を、例えばＲＩＥ法でエッチングする。このエッチングに際して、リソグラフィによって別途マスクは形成しない。

このエッチングによって、図５（ａ）に示すコンタクトトレンチ３２が形成される。コンタクトトレンチ３２はｐ形ベース層１３に達し、コンタクトトレンチ３２の底部にｐ形ベース層１３が露出する。そのｐ形ベース層１３の表面に、ｐ形不純物がイオン注入法で導入され、図５（ｂ）に示すｐ^＋形のコンタクト領域１３ａが形成される。

隣り合うゲートトレンチ３１の上部３１ｂの間に形成されたソース領域１４は除去される。ＲＩＥは異方性のエッチングであるため、上部３１ｂと下部３１ａとの段差部の下に形成されたソース領域１４は、その上の絶縁膜１６及び絶縁膜１７がマスクとなって残される。そのソース領域１４の側面は、コンタクトトレンチ３２に露出する。

コンタクトトレンチ３２内には、図５（ｂ）に示すように、第２の主電極２２が埋め込まれる。コンタクトトレンチ３２内の第２の主電極２２は、コンタクト領域１３ａの表面およびソース領域１４の側面にオーミック接触する。

本実施形態では、ゲートトレンチ３１の上部３１ｂに設けられた層間膜２０をマスクにしたＲＩＥ法によるエッチングにより、コンタクトトレンチ３２を形成する。すなわち、リソグラフィによるパターニングを行うことなく、ゲートトレンチ３１のパターン情報を利用してコンタクトトレンチ３２が自己整合的（セルフアライン）に形成される。

このため、リソグラフィにおけるゲートトレンチ３１とコンタクトトレンチ３２との光学的合わせ余裕に制約されることなく、ゲートトレンチ３１間のピッチ（セルピッチ）の縮小が可能となる。セルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低損失かつ低コストのデバイスを実現できる。

ここで、比較例として、ゲートトレンチ上部に絶縁膜のみを設けた状態で、それをマスクにＲＩＥして、コンタクトトレンチを形成する方法も考えられる。しかし、ＲＩＥ時に露出している絶縁膜の面積が大きいと、ＲＩＥ時に加速されたイオンが絶縁膜に打ち込まれて蓄積される電荷の影響が懸念される。

絶縁膜に蓄積された電荷は、ゲート電極を経由してゲート絶縁膜に注入され、ゲート絶縁膜の信頼性劣化や破壊をきたす懸念がある。また、絶縁膜中での電荷は移動が制約され、絶縁膜中に局所的に高い電荷密度の箇所が生じてしまうと、そこから素子特性が低下してしまう。

本実施形態では、導電性を有する半導体膜１８を、図４（ｂ）に示すようにゲートトレンチ３１上に露出させた状態でＲＩＥを行う。このため、ゲート電極１５上の絶縁膜１７に対する電荷の蓄積を低減できる。この結果、ゲート絶縁膜１６ａの信頼性低下や破壊を防ぐことができる。また、電荷は半導体膜１８中で自由に動けることから、半導体膜１８のチャージアップが面方向で偏らず、局所的に高い電荷密度の箇所が発生しにくい。これは、素子特性の低下を抑制する。

ソース領域１４及びｐ形ベース層１３をシリコン系材料、半導体膜１８もシリコン系材料とした場合、コンタクトトレンチ３２の形成時、半導体膜１８はコンタクトトレンチ３２のエッチングレートに近いレートで消費される。半導体膜１８は、コンタクトトレンチ３２のＲＩＥ中、存在していればよい。したがって、そのＲＩＥを行う前の状態で、半導体膜１８の厚さ（高さ）をコンタクトトレンチ３２の深さと同じか、それ以上にする。図４（ｂ）に示すように、半導体膜１８をソース領域１４の表面よりも上方に突出させることで、ゲート電極１５上の絶縁膜１７の厚さの低減を抑えつつ、半導体膜１８の厚さを増大できる。

また、上記比較例において、セルピッチが同一ウェーハ面内で変化するデザインの場合、単位面積当たりのトレンチゲート上絶縁膜と、ソース領域との比率が同一ウェーハ面内で変化する。これは、コンタクトトレンチのＲＩＥの際に、いわゆるマイクロローディング効果により、コンタクトトレンチの深さが、絶縁膜とソース領域との面積比率に応じてばらついてしまう原因になる。コンタクトトレンチの深さは、トランジスタの性能を決める重要なパラメータであるため、厳密な管理が要求される。

上記コンタクトトレンチの深さのばらつきを防ぐために、絶縁膜とソース領域との面積比率に応じて、ＲＩＥの条件を変えることが考えられるが、これは製造効率の低下をまねき、コストアップにつながる。コンタクトトレンチのＲＩＥ時、ウェーハ表面は、なるべく同質の材料で形成されている方がよい。

本実施形態では、コンタクトトレンチ３２のＲＩＥ時、ゲートトレンチ３１の表面に半導体膜１８が露出している。半導体であるソース領域１４とは異種材料の絶縁膜１７の露出面積が相対的に低減している。これにより、マイクロローディング効果を抑制して、トレンチコンタクト３２の深さのばらつきを抑制できる。すなわち、コンタクトトレンチ３２のＲＩＥ時に、ウェーハ表面に露出する絶縁膜の面積が、ゲートトレンチ３１の幅やピッチに依存することなくほぼ一定となり、コンタクトトレンチ３２の深さやテーパー角度などの制御が容易となる。

（第２実施形態）
図６は、第２実施形態に係る半導体装置の模式断面図である。

本実施形態において、ゲートトレンチ３１の上部３１ｂに設けられる層間膜は、第１実施形態と同様に絶縁膜１７及び半導体膜１８を有し、さらに半導体膜１８の上に設けられた絶縁膜（第２の絶縁膜）１９を有する。

絶縁膜１９は、半導体膜１８と第２の主電極２２との間に設けられている。半導体膜１８は第２の主電極２２と接続されず、電気的にフローティングである。あるいは、半導体膜１８の電位は、他の電極と同電位もしくは複数の電極間の中間電位として、寄生容量の低減など、素子設計の目的に合わせて適宜設定可能である。
絶縁膜１９を設けたことで、第２の主電極２２とゲート電極１５との間の絶縁膜の厚さを増大でき、第２の主電極２２とゲート電極１５間の耐圧を向上できる。

絶縁膜１９は、コンタクトトレンチ３２を形成した後に形成される。絶縁膜１９として、例えばＣＶＤ法でシリコン酸化膜やシリコン窒化膜を形成する。したがって、コンタクトトレンチ３２を形成するＲＩＥの時には、半導体膜１８は絶縁膜１９で覆われずにが露出している。このため、コンタクトトレンチ３２のＲＩＥ時、ゲート電極１５上の絶縁膜１７に対する電荷の蓄積を低減でき、ゲート絶縁膜１６ａの信頼性低下や破壊を防ぐことができる。

（第３実施形態）
図７（ａ）〜図９（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す模式断面図である。

図７（ａ）に示すように、基板（ドレイン層）１１上にｎ形ベース層１２を形成した後、ｎ形ベース層１２の表面上に、エッチングマスクとなるシリコン窒化膜５１を形成する。ｎ形ベース層１２はシリコン層である。

シリコン窒化膜５１上にはレジスト膜５３が形成される。レジスト膜５３は、所望の開口を有するパターンにパターニングされる。

そのパターニングされたレジスト膜５３をマスクにして、シリコン窒化膜５１をエッチングする。これにより、シリコン窒化膜５１に、選択的に開口が形成される。

そして、そのシリコン窒化膜５１をマスクにして、図７（ｂ）に示すように、ＲＩＥ法でｎ形ベース層１２をエッチングする。これにより、ゲートトレンチ３１の下部３１ａになるトレンチがｎ形ベース層１２に形成される。複数のゲートトレンチ３１の下部３１ａが例えばストライプ状の平面パターンで形成される。

次に、シリコン窒化膜５１に対して等方的なエッチングを行う。このエッチングにより、シリコン窒化膜５１は厚さ方向に消費されると共に平面方向にも消費される。このため、図７（ｃ）に示すように、シリコン窒化膜５１の開口幅が広がる。このシリコン窒化膜５１をマスクにして、ＲＩＥを行うことで、下部３１ａの上に、下部３１ａよりも幅が広い上部３１ｂが形成される。すなわち、ｎ形ベース層１２に、段付き形状のゲートトレンチ３１が複数形成される。

次に、図８（ａ）に示すように、ゲートトレンチ３１の内壁に絶縁膜１６を形成する。絶縁膜１６を形成した後、ゲートトレンチ３１内を埋め込むようにｎ形ベース層１２上に、ゲート電極材を形成する。この後、ゲート電極材をエッチバックする。これにより、図８（ｂ）に示すように、ゲートトレンチ３１の下部３１ａ内にゲート電極１５が残される。

次に、隣り合うゲートトレンチ３１間のｎ形ベース層１２の上部に、ｐ形不純物をイオン注入法で導入して、ｐ形ベース層１３を形成する。さらに、ｐ形ベース層１３の上部に、ｎ形不純物をイオン注入法で導入して、ｐ形ベース層１３上にｎ^＋形のソース領域１４を形成する。ｐ形ベース層１３及びソース領域１４は、ゲートトレンチ３１、絶縁膜１６及びゲート電極１５を形成した後、それらをマスクにして自己整合的に形成される。

ソース領域１４は、隣り合うゲートトレンチ３１の上部３１ｂと上部３１ｂとの間に形成される。また、ゲートトレンチ３１の上部３１ｂは下部３１ａよりも横方向に突出している。したがって、その上部３１ｂの横方向に突出した部分の下にもｎ形不純物が打ち込まれ、その部分にもソース領域１４が形成される。

次に、図８（ｃ）に示すように、ゲートトレンチ３１の上部３１ｂ及びその上のシリコン窒化膜５１の開口内に、層間膜６１を埋め込む。層間膜６１として、例えばシリコン酸化膜をＣＶＤ法で形成する。層間膜６１は、シリコン窒化膜５１の全面に堆積された後、シリコン窒化膜５１の表面が露出するまでエッチバックされる。層間膜６１の表面は、シリコン窒化膜５１の表面とほぼ同一面にある。

次に、シリコン窒化膜５１をエッチングにより除去する。層間膜６１はシリコン窒化膜５１とは異なる材料からなり、層間膜６１の消費は抑えられる。したがって、シリコン窒化膜５１が除去されると、図９（ａ）に示すように、層間膜６１はソース領域１４の表面よりも上方に突出する。

ソース領域１４の表面よりも上方に層間膜６１を突出させた状態で、その層間膜６１をマスクにして自己整合的にソース領域１４を、例えばＲＩＥ法でエッチングする。このエッチングに際して、リソグラフィによって別途マスクは形成しない。

このエッチングによって、図９（ｂ）に示すコンタクトトレンチ３２が形成される。コンタクトトレンチ３２はｐ形ベース層１３に達し、コンタクトトレンチ３２の底部にｐ形ベース層１３が露出する。

隣り合うゲートトレンチ３１の上部３１ｂの間に形成されたソース領域１４は除去される。ＲＩＥは異方性のエッチングであるため、上部３１ｂと下部３１ａとの段差部の下に形成されたソース領域１４は、その上の層間膜６１がマスクとなって残される。そのソース領域１４の側面は、コンタクトトレンチ３２に露出する。

コンタクトトレンチ３２内には、前述した実施形態と同様に、第２の主電極２２が埋め込まれ、コンタクトトレンチ３２内の第２の主電極２２はソース領域１４の側面にオーミック接触する。

本実施形態では、ゲートトレンチ３１の上部３１ｂに設けられた層間膜６１をマスクにしたＲＩＥ法によるエッチングにより、コンタクトトレンチ３２を形成する。すなわち、リソグラフィによるパターニングを行うことなく、ゲートトレンチ３１のパターン情報を利用してコンタクトトレンチ３２が自己整合的（セルフアライン）に形成される。

このため、リソグラフィにおけるゲートトレンチ３１とコンタクトトレンチ３２との光学的合わせ余裕に制約されることなく、ゲートトレンチ３１間のピッチ（セルピッチ）の縮小が可能となる。セルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低損失かつ低コストのデバイスを実現できる。

ここで、比較例として、図９（ａ）において、層間膜６１の表面が、ソース領域１４の表面より上方に突出せず、ソース領域１４の表面とほぼ同一面にある場合を考える。層間膜６１の絶縁信頼性が保たれる膜厚がｘ（ｎｍ）とすると、ゲート電極１５の上端はソース領域１４の表面からｘ（ｎｍ）下方に位置しなければならないことになる。

このため、ゲート抵抗を低抵抗化する目的で、ゲート電極面積を増大するには、更にアスペクト比（幅に対する深さの比）の高いゲートトレンチを形成しなければならない。ここで、ゲート幅の拡大は、セルピッチの縮小というセルフアラインによるトレンチコンタクト構造の前提を覆すことになるため考慮しない。ゲートトレンチのアスペクト比の増大は、ゲート電極材の埋め込み性を悪くし、素子全体の信頼性の劣化につながりうる。

本実施形態では、シリコン窒化膜５１を用いたプロセスにより、図９（ａ）に示すように、ソース領域１４の表面よりも上方に突出した層間膜６１を容易に形成することができる。層間膜６１をソース領域１４の表面よりも上方に厚くしたことで、ゲート電極１５の上端の位置も上方に設計することが可能となる。したがって、ゲートトレンチ３１のアスペクト比を増大させることなく、ゲート抵抗の低抵抗化のためのゲート電極面積の増大が容易になる。

また、層間膜６１を厚くすることで、層間膜６１の容積が増大し、コンタクトトレンチ３２を形成するＲＩＥ時の層間膜６１に対するチャージダメージが緩和される。

（第４実施形態）
図１０（ａ）〜図１２（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す模式断面図である。

図１０（ａ）に示すように、基板（ドレイン層）１１上にｎ形ベース層１２を形成した後、シリコン層であるｎ形ベース層１２の表面上にシリコン酸化膜５２形成し、さらにシリコン酸化膜５２上にシリコン窒化膜５１を形成する。

シリコン窒化膜５１上にはレジスト膜５３が形成される。レジスト膜５３は、所望の開口を有するパターンにパターニングされる。

そのパターニングされたレジスト膜５３をマスクにして、シリコン窒化膜５１及びシリコン酸化膜５２をエッチングする。これにより、シリコン窒化膜５１及びシリコン酸化膜５２に、選択的に開口が形成される。

そして、それらシリコン窒化膜５１及びシリコン酸化膜５２をマスクにして、図１０（ｂ）に示すように、ＲＩＥ法でｎ形ベース層１２をエッチングする。これにより、ゲートトレンチ３１の下部３１ａになるトレンチがｎ形ベース層１２に形成される。複数のゲートトレンチ３１の下部３１ａが例えばストライプ状の平面パターンで形成される。

次に、シリコン窒化膜５１及びシリコン酸化膜５２に対して等方的なエッチングを行う。このエッチングにより、図１０（ｃ）に示すように、シリコン窒化膜５１及びシリコン酸化膜５２の開口幅が広がる。これらシリコン窒化膜５１及びシリコン酸化膜５２をマスクにして、ＲＩＥを行うことで、下部３１ａの上に、下部３１ａよりも幅が広い上部３１ｂが形成される。すなわち、ｎ形ベース層１２に、段付き形状のゲートトレンチ３１が複数形成される。

次に、図１１（ａ）に示すように、ゲートトレンチ３１の内壁に絶縁膜１６を形成する。絶縁膜１６を形成した後、ゲートトレンチ３１内を埋め込むようにｎ形ベース層１２上に、ゲート電極材を形成する。この後、ゲート電極材をエッチバックする。これにより、図１１（ｂ）に示すように、ゲートトレンチ３１の下部３１ａ内にゲート電極１５が残される。

次に、隣り合うゲートトレンチ３１間のｎ形ベース層１２の上部に、ｐ形不純物をイオン注入法で導入して、ｐ形ベース層１３を形成する。さらに、ｐ形ベース層１３の上部に、ｎ形不純物をイオン注入法で導入して、ｐ形ベース層１３上にｎ^＋形のソース領域１４を形成する。ｐ形ベース層１３及びソース領域１４は、ゲートトレンチ３１、絶縁膜１６及びゲート電極１５を形成した後、それらをマスクにして自己整合的に形成される。

ソース領域１４は、隣り合うゲートトレンチ３１の上部３１ｂと上部３１ｂとの間に形成される。また、ゲートトレンチ３１の上部３１ｂは下部３１ａよりも横方向に突出している。したがって、その上部３１ｂの横方向に突出した部分の下にもｎ形不純物が打ち込まれ、その部分にもソース領域１４が形成される。

次に、図１１（ｃ）に示すように、ゲートトレンチ３１の上部３１ｂと、その上のシリコン酸化膜５２及びシリコン窒化膜５１の開口内に、層間膜６１を埋め込む。層間膜６１として、例えばシリコン酸化膜をＣＶＤ法で形成する。層間膜６１は、シリコン窒化膜５１の全面に堆積された後、シリコン窒化膜５１の表面が露出するまでエッチバックされる。層間膜６１の表面は、シリコン窒化膜５１の表面とほぼ同一面にある。

次に、シリコン窒化膜５１をエッチングにより除去する（図１２（ａ））。層間膜６１はシリコン窒化膜５１とは異なる材料からなり、層間膜６１の消費は抑えられる。この後、さらにシリコン酸化膜５２を除去して、図１２（ｂ）に示すように、ソース領域１４の表面を露出させる。シリコン酸化膜５２のエッチング時、同じシリコン酸化膜である層間膜６２も厚さ方向に同程度エッチングされる。

シリコン窒化膜５１及びシリコン酸化膜５２が除去されると、図１２（ｂ）に示すように、層間膜６１はソース領域１４の表面よりも上方に突出する。

ソース領域１４の表面よりも上方に層間膜６１を突出させた状態で、その層間膜６１をマスクにして自己整合的にソース領域１４を、例えばＲＩＥ法でエッチングする。このエッチングに際して、リソグラフィによって別途マスクは形成しない。

このエッチングによって、図１２（ｃ）に示すコンタクトトレンチ３２が形成される。コンタクトトレンチ３２はｐ形ベース層１３に達し、コンタクトトレンチ３２の底部にｐ形ベース層１３が露出する。

コンタクトトレンチ３２内には、前述した実施形態と同様に、第２の主電極２２が埋め込まれ、コンタクトトレンチ３２内の第２の主電極２２はソース領域１４の側面にオーミック接触する。

本実施形態においても、リソグラフィによるパターニングを行うことなく、ゲートトレンチ３１のパターン情報を利用してコンタクトトレンチ３２が自己整合的（セルフアライン）に形成される。このため、ゲートトレンチ３１間のピッチ（セルピッチ）の縮小が可能となる。セルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低損失かつ低コストのデバイスを実現できる。

また、図１２（ｂ）に示すように、ソース領域１４の表面よりも上方に突出した層間膜６１を容易に形成することができる。層間膜６１をソース領域１４の表面よりも上方に厚くしたことで、ゲート電極１５の上端の位置も上方に設計することが可能となる。したがって、ゲートトレンチ３１のアスペクト比を増大させることなく、ゲート抵抗の低抵抗化のためのゲート電極面積の増大が容易になる。

また、層間膜６１を厚くすることで、層間膜６１の容積が増大し、コンタクトトレンチ３２を形成するＲＩＥ時の層間膜６１に対するチャージダメージが緩和される。

シリコン酸化膜５２は、シリコン窒化膜５１に比べてシリコンに対するエッチング選択比が高い。したがって、ｎ形ベース層１２上にシリコン酸化膜５２を形成することで、ソース領域１４の表面を露出させるエッチングを容易に行える。また、シリコン酸化膜５２は、シリコン窒化膜５１に比べて膜自体の応力が小さい。このため、ｎ形ベース層１２の表面に、シリコン窒化膜５１ではなく、シリコン酸化膜５２を形成することで、下層の単結晶シリコンに対するダメージを抑制できる。

前述した第１、第２実施形態において、コンタクトトレンチ３２を形成せずに、図４（ｂ）に示す構造の上に第２の主電極２２を設けて、ソース領域１４を第２の主電極２２に接続させてもよい。あるいは、図４（ｂ）において、隣り合うゲートトレンチ３１間に、ｐ形ベース層１３の表面が露出していてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…ドレイン層、１２…ｎ形ベース層、１３…ｐ形ベース層、１３ａ…コンタクト領域、１４…ソース領域、１５…ゲート電極、１７，１９…絶縁膜、１８…導電性を有する膜、２０，６１…層間膜、２１…第１の主電極、２２…第２の主電極、３１…ゲートトレンチ、３１ａ…ゲートトレンチの下部、３１ｂ…ゲートトレンチの上部、３２…コンタクトトレンチ、５１…シリコン窒化膜、５２…シリコン酸化膜

Claims (8)

1. 第１の主電極と、
   前記第１の主電極上に設けられた半導体層と、
   前記半導体層上に設けられた第１導電形ベース層と、
   前記第１導電形ベース層の主面上に設けられた第２導電形ベース層と、
   前記第１導電形ベース層及び前記第２導電形ベース層に隣接する下部と、前記下部の上に設けられ前記第１導電形ベース層の前記主面に対して略平行な横方向の幅が前記下部よりも大きい上部とを有するゲートトレンチと、
   前記ゲートトレンチの前記上部における、前記下部よりも前記横方向に突出した部分の下に設けられた第１導電形半導体領域と、
   前記第１導電形半導体領域に接する第２の主電極と、
   前記ゲートトレンチの前記下部の側壁に設けられたゲート絶縁膜と、
   前記ゲートトレンチの前記下部における前記ゲート絶縁膜の内側に設けられたゲート電極と、
   前記ゲート電極の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた導電性を有する膜とを有し、前記ゲートトレンチの前記上部に埋め込まれた層間膜と、
   を備えたことを特徴とする半導体装置。
2. 前記第２の主電極は、前記ゲートトレンチの前記上部及び前記第１導電形半導体領域に隣接して前記第２導電形ベース層に達するコンタクトトレンチ内に設けられたことを特徴とする請求項１記載の半導体装置。
3. 前記層間膜は、前記導電性を有する膜の上に設けられた第２の絶縁膜をさらに有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記絶縁膜は凹部を有し、前記導電性を有する膜は前記凹部に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 第１導電形ベース層に、下部と、前記下部の上に設けられ前記第１導電形ベース層の主面に対して略平行な横方向の幅が前記下部よりも大きい上部とを有するゲートトレンチを複数形成する工程と、
   前記ゲートトレンチの前記下部の側壁にゲート絶縁膜を形成する工程と、
   前記ゲートトレンチの前記下部における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、
   隣り合う前記ゲートトレンチ間の前記第１導電形ベース層の上部に、第２導電形ベース層を形成する工程と、
   前記ゲートトレンチの前記上部における前記下部よりも前記横方向に突出した部分の下を含む前記第２導電形ベース層の上部に、第１導電形半導体領域を形成する工程と、
   前記ゲート電極の上における前記ゲートトレンチの前記上部に、層間膜を埋め込む工程と、
   隣り合う前記ゲートトレンチ間の前記第１導電形半導体領域の表面よりも上方に前記層間膜を突出させた状態で、前記層間膜をマスクにして自己整合的に前記第１導電形半導体領域をエッチングして、前記第２導電形ベース層に達するコンタクトトレンチを形成する工程と、
   前記コンタクトトレンチ内に電極を埋め込む工程と、
   を備えたことを特徴とする半導体装置の製造方法。
6. 前記層間膜を形成する工程は、
   前記ゲート電極上に絶縁膜を形成する工程と、
   前記絶縁膜上に導電性を有する膜を形成する工程と、
   を有し、
   前記導電性を有する膜を露出させた状態で、前記第１導電形半導体領域をエッチングすることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記ゲートトレンチを形成する工程は、
   前記第１導電形ベース層の表面にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜をパターニングする工程と、
   前記パターニングされたシリコン窒化膜をマスクにして、前記第１導電形ベース層をエッチングする工程と、
   を有し、
   前記層間膜としてシリコン酸化膜を前記ゲートトレンチの前記上部に埋め込んだ後、前記シリコン窒化膜を除去して、前記層間膜を前記第１導電形半導体領域の表面よりも上方に突出させることを特徴とする請求項５記載の半導体装置の製造方法。
8. 前記ゲートトレンチを形成する工程は、
   前記第１導電形ベース層の表面にシリコン酸化膜を形成する工程と、
   前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜及び前記シリコン酸化膜をパターニングする工程と、
   前記パターニングされた前記シリコン窒化膜及び前記シリコン酸化膜をマスクにして、前記第１導電形ベース層をエッチングする工程と、
   を有し、
   前記層間膜としてシリコン酸化膜を前記ゲートトレンチの前記上部に埋め込んだ後、前記シリコン窒化膜を除去して、前記層間膜を前記第１導電形半導体領域の表面よりも上方に突出させることを特徴とする請求項５記載の半導体装置の製造方法。

Images