JP2012064254A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】データ書き込み/消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の書き込み/消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第1の電気パルスを供給する。第1の電気パルスを供給した後、所定のパルス間隔を置いて、第1の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第2の電気パルスを供給する。
【選択図】図12
【解決手段】不揮発性半導体記憶装置の書き込み/消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第1の電気パルスを供給する。第1の電気パルスを供給した後、所定のパルス間隔を置いて、第1の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第2の電気パルスを供給する。
【選択図】図12
Description
実施形態は、不揮発性半導体記憶装置に関する。
近年、不揮発性半導体記憶装置として、電気的に書き換え可能な可変抵抗素子であるReRAM、PRAM、PCRAM等がフラッシュメモリの後継メモリとして注目されている。
例えば、ReRAMを用いた場合、ワード線及びビット線の交差部にメモリセルとなる可変抵抗素子と整流素子とを積層させるだけでメモリセルアレイを構成できるため集積度が高いメモリシステムの構築が可能となる。また、このような構造を持つメモリセルアレイを用いた場合、メモリセルアレイを複数積層させて3次元構造にすることができるため、更なる高集積化が可能となる。
しかし、メモリセルの整流素子としてPINダイオード等を用いた場合、従来の電圧印加方法では、逆バイアス印加時において、データの書き込み/消去に必要なオン電流を得ることが困難であった。
本実施形態は、データ書き込み/消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
本実施形態に係る不揮発性半導体記憶装置は、第1の配線、前記第1の配線に交差する第2の配線、並びに前記第1及び第2の配線の交差部に設けられたメモリセルを有するメモリセルアレイと、前記第1及び第2の配線によって選択されたメモリセルに対してデータの書き込み/消去を行う書き込み/消去部とを備える。前記メモリセルは、電気エネルギーによって物理状態が遷移するメモリ素子及び整流素子を直列接続して構成される。前記書き込み/消去部は、データの書き込み又は消去の際、前記選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、前記選択メモリセルの整流素子に対して電荷を蓄積させる第1の電気パルスを供給する。前記第1の電気パルスを供給した後、所定のパルス間隔を置いて、前記第1の電気パルスよりも電気的エネルギーが大きく、前記選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第2の電気パルスを供給することを特徴とする。
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。
[第1の実施形態]
<全体システム>
図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
<全体システム>
図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、複数のワード線WL(第1の配線)と、このワード線WLに交差する複数のビット線BL(第2の配線)と、これらワード線WL及びビット線BLの各交差部に設けられた複数のメモリセルMCとを有するメモリセルアレイ1を備える。
メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを行うカラム制御回路2が設けられている。
また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンド・インタフェース6に送られる。
コマンド・インタフェース6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。
ステートマシン7は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、ホストからデータ入出力バッファ4に入力されたデータはエンコード・デコード回路8に転送され、その出力信号がパルスジェネレータ9に入力される。この入力信号によってパルスジェネレータ9は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ9で生成出力されたパルスが、カラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送される。
<メモリセル>
次に、図1にも示した本実施形態に用いるメモリセルMCについて説明する。
本実施形態のメモリセルMCは、ワード線WL及びビット線BLの交差部に直列接続されたメモリ素子と整流素子からなる。
次に、図1にも示した本実施形態に用いるメモリセルMCについて説明する。
本実施形態のメモリセルMCは、ワード線WL及びビット線BLの交差部に直列接続されたメモリ素子と整流素子からなる。
メモリ素子には、可変抵抗素子又は相変化素子を用いることができる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。
ここで、相変化(相転移)とは以下に列挙する態様を含むものである。
(1) 金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
(2) 金属−超伝導体転移などの量子状態の相変化
(3) 常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
(4) 常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
(5) 上記(1)〜(4)の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
(1) 金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
(2) 金属−超伝導体転移などの量子状態の相変化
(3) 常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
(4) 常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
(5) 上記(1)〜(4)の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態の可変抵抗素子は、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。
また、本実施形態では、可変抵抗素子をメモリ素子とするReRAMや、相変化素子をメモリ素子とするPCRAMなどを抵抗変化メモリの対象とする。
図2は、整流素子としてPINダイオードを用いた場合のメモリセルMCの斜視図である。
図2に示すように、メモリセルMCは、下層のワード線WL(或いはビット線BL)と上層のビット線BL(或いはワード線WL)の交差部に設けられている。メモリセルMCは、下層から上層に掛けて下部電極、n型半導体(N+Si)/真性半導体(Non dope Si)/p型半導体(P+Si)からなるPINダイオード、及び電極/メモリ素子/電極からなるメモリ素子部が積層された柱状に形成されている。なお、PINダイオードの膜厚は、50n〜150nmの範囲内で設定されている。
図3は、整流素子としてPNP素子を用いた場合のメモリセルMCの斜視図である。
図3に示すように、メモリセルMCは、下層のワード線WL(或いはビット線BL)と上層のビット線BL(或いはワード線WL)の交差部に設けられている。下層から上層に掛けて、下部電極、p型半導体(P+Si)/n型半導体(N+Si)/p型半導体(P+Si)からなるPNP素子、及びメモリ素子部が積層されて形成されている。
図3に示すように、メモリセルMCは、下層のワード線WL(或いはビット線BL)と上層のビット線BL(或いはワード線WL)の交差部に設けられている。下層から上層に掛けて、下部電極、p型半導体(P+Si)/n型半導体(N+Si)/p型半導体(P+Si)からなるPNP素子、及びメモリ素子部が積層されて形成されている。
このPNP素子の膜厚についても、50n〜150nmの範囲内で設定されている。また、メモリセルMCの整流素子として、PNP素子に替えて、n型半導体(N+Si)/p型半導体(P+Si)/n型半導体(N+Si)からなるNPN素子を使用することもできる。
図2、図3から分かるように、これらのメモリセルMCは、クロスポイント型で形成できることから、三次元集積化により大きなメモリ容量を実現できる。また、可変抵抗素子の特性から、DRAM並みの高速動作を実現できる。
以下では、主にメモリ素子をReRAM等の可変抵抗素子として説明する。
メモリセルアレイ1を三次元構造化させた場合、各層毎にメモリセルMCの可変抵抗素子及び整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。
メモリセルアレイ1を三次元構造化させた場合、各層毎にメモリセルMCの可変抵抗素子及び整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。
図4は、図4中aに示すように、下層のメモリセルアレイ1に属するメモリセルMC0と上層のメモリセルアレイ1に属するメモリセルMC1とで、ワード線WL0を共有化させた場合のメモリセルMC0、MC1の組み合わせのパターンを説明する図である。なお、図4では、便宜的に整流素子をダイオードの記号によって表わしているが、整流素子としては、ダイオードに限られるものではない。
図4中b〜qに示すように、メモリセルMC0とメモリセルMC1の組み合わせとして、可変抵抗素子VRと整流素子Rfとの配置関係を逆転させたり、整流素子Rfの向きを逆転させるなどの16通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することができる。
<データ書き込み/消去動作>
次に、メモリセルMCに対するデータ書き込み/消去動作について説明する。以下において、可変抵抗素子VRを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子VRや整流素子Rfの材料、サイズ等によって異なるものである。
次に、メモリセルMCに対するデータ書き込み/消去動作について説明する。以下において、可変抵抗素子VRを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子VRや整流素子Rfの材料、サイズ等によって異なるものである。
図5は、メモリセルアレイ1の一部を示す模式図である。図5の場合、下層のメモリセルMC0は、ビット線BL0及びワード線WL0の交差部に設けられている。上層のメモリセルMC1は、ワード線WL0、ビット線BL1の交差部に設けられている。ワード線WL0は、メモリセルMC0及びMC1で共有されている。
また、メモリセルMC0、MC1の配置の組み合わせは、図4中bのパターンとなっている。つまり、メモリセルMC0は、ビット線BL0からワード線WL0にかけて、整流素子Rf、可変抵抗素子VRの順に積層されている。整流素子Rfは、ワード線WL0からビット線BL0への方向を順方向とする向きに配置されている。一方、メモリセルMC1は、ワード線WL0からビット線BL1にかけて、整流素子Rf、可変抵抗素子VRの順に積層されている。整流素子Rfは、ビット線BL1からワード線WL0への方向を順方向とする向きに配置されている。
ここでは、ビット線BL0<1>とワード線WL0<1>の交差部に設けられたメモリセルMC0<1,1>を選択メモリセルとした場合のセット/リセット動作について考える。
メモリセルMCに対するセット/リセット動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作の2つの方法がある。
始めに、ユニポーラ動作について説明する。
セット動作では、電流密度にして1×105〜1×107A/cm2の電流、又は、1〜2Vの電圧を可変抵抗素子VRに印加しなければいけない。したがって、メモリセルMCにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Rfに順方向電流を流す必要がある。
セット動作では、電流密度にして1×105〜1×107A/cm2の電流、又は、1〜2Vの電圧を可変抵抗素子VRに印加しなければいけない。したがって、メモリセルMCにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Rfに順方向電流を流す必要がある。
リセット動作には、電流密度にして1×103〜1×106A/cm2の電流、又は、1〜3Vの電圧を可変抵抗素子VRに印加しなければいけない。したがって、メモリセルMCにリセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Rfに順方向電流を流す必要がある。
図5の場合、メモリセルMC0<1,1>に接続されたワード線WL0<1>、ビット線BL0<1>にそれぞれ3V、0Vを印加することで、メモリセルMC0<1,1>のリセット動作を実現することができる。
ところが、メモリセルMCは、図5に示すように、通常、1つのワード線WL或いはビット線BLに複数のメモリセルMCが接続されている。この場合、選択メモリセルMCに所定の電流或いは電圧を印加する必要があると同時に、その他の非選択メモリセルMCがセット/リセット動作しないようにする必要がある。
図5の場合、ビット線BL0<0>、BL0<2>にもビット線BL0<1>と同様に0Vを印加した場合、非選択メモリセルMC0<1,0>、MC0<1,2>にも順方向電流I0が流れてしまい、リセット動作してしまう。また、ビット線BL1<0>〜<2>に0Vを印加した場合、非選択メモリセルMC1<1,0>〜MC1<1,2>には逆バイアスが印加されるため、オフ電流I1が流れないように抑制する必要がある。
そこで、ユニポーラ動作させる場合、例えば、メモリセルアレイ1に対して図6のようなバイアスを印加すれば良い。
つまり、図6に示すように、選択ワード線WL0<1>に所定の電圧V(例えば、3V)、その他のワード線WL0<0>、WL0<2>に0Vを供給する。また、選択ビット線BL0<1>に0V、その他のビット線BL0<0>、BL0<2>に電圧Vを供給する。
その結果、選択メモリセルMC0<1,1>には電圧Vが供給される。非選択ワード線WL0<0>、WL0<2>及び非選択ビット線BL0<0>、<2>に接続された非選択メモリセルMC0<0,0>、MC0<0,2>、MC0<2,0>、MC0<2,2>には、電圧−Vが供給される。その他のメモリセルMC0、つまり、選択ワード線WL0<1>、選択ビット線BL0<1>のいずれかにのみ接続されている非選択メモリセル(以下、「半選択メモリセル」と呼ぶ)MC0<1,0>、MC0<1,2>、MC0<0,1>、MC0<2,1>には、0Vが供給される。
この場合、逆バイアスに対しては−Vまで電流が流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持ったダイオードのような素子が必要となる。このような素子をメモリセルMCに用いることで、選択メモリセルMC0<1,1>にのみセット/リセット動作させることができる。
続いて、バイポーラ動作について説明する。
バイポーラ動作の場合、基本的に(1)ユニポーラ動作の場合と異なりメモリセルMCの双方向に電流を流す点、(2)動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、(3)半選択メモリセルMCにもバイアスが印加される点を考慮しなければいけない。
バイポーラ動作の場合、基本的に(1)ユニポーラ動作の場合と異なりメモリセルMCの双方向に電流を流す点、(2)動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、(3)半選択メモリセルMCにもバイアスが印加される点を考慮しなければいけない。
図7は、上記(3)を説明する図であり、バイポーラ動作時のメモリセルアレイ1に対するバイアスの印加の様子を示す図である。図5の場合、選択ワード線WL0<1>に所定の電圧V(例えば、3V)、その他のワード線WL0<0>、WL0<2>にV/2を供給する。また、選択ビット線BL0<1>に0V、その他のビット線BL0<0>、BL0<2>にV/2を供給する。
この場合、図7に示すように、半選択メモリセルMC0<1,0>、MC0<1,2>、MC0<0,1>、MC0<2,1>に2/Vが供給される。したがって、バイポーラ動作には、V/2以下において電流が流れない整流素子が必要となる。
以上を踏まえ、可変抵抗素子及び整流素子からなるメモリセルを用いた不揮発性半導体記憶装置の実用化には、以下の条件を具備するメモリセルが必要となる。
(1)薄膜化、微細化が容易であり、特性のばらつきが少ないこと
(2)消費電力が低いこと
(3)バイアス印加時において、オン電流については十分に流れる一方、オフ電流については十分に抑制できること
(4)高バイアス印加時の破壊耐性が高いこと
(2)消費電力が低いこと
(3)バイアス印加時において、オン電流については十分に流れる一方、オフ電流については十分に抑制できること
(4)高バイアス印加時の破壊耐性が高いこと
このうち(1)については、メモリセルに膜厚が厚い場合、メモリセルのアスペクト比の関係から、微細加工ができなくなるためである。
また(3)については、オフ電流が抑えられないと、非選択メモリセルの誤書き込み/誤消去動作が生じたり、読み出し動作ができなかったりするだけでなく、(2)に掲げる低消費電力も実現することができないためである。また、オン電流が十分に流れない場合、当然、メモリとして動作しないためである。このオン電流の改善と、オフ電流の低減はトレードオフの関係にある。そのため、ユニポーラ動作、バイポーラ動作いずれの場合にも共通の課題となっており、これらを両立させることが重要となる。
その他、SiのPNダイオードの場合、原理、構造及び形成時の熱劣化という本質的問題がある。
そこで、本実施形態では、整流素子内においてインパクトイオン化現象を生じやすくさせることで、セット/リセット動作時のオン電流を増大させる。
ここで、インパクトイオン化現象を利用した場合の効果について説明する。
図8、パンチスルー(Punch Through)素子に関し、アノード電位を0Vから8Vまで変位させたときのアノード電流を示す図である。
図8、パンチスルー(Punch Through)素子に関し、アノード電位を0Vから8Vまで変位させたときのアノード電流を示す図である。
インパクトイオン化現象を利用しないパンチスルー素子の場合、アノード電位を0Vから8Vまで変位させると、アノード電流は約1×10−8A/μm2から約1×10−2A/μm2まで比較的緩やかに上昇することが分かる。
一方、インパクトイオン化現象を利用したパンチスルー素子の場合、アノード電位が0V〜3Vの範囲では、インパクトイオン化現象を利用しない場合と同程度のアノード電流しか流れないものの、アノード電位が3V付近に達すると、アノード電流は1×10−2A/μm2付近にまで急激に上昇し、アノード電位が8Vに達する頃には、アノード電流は1×100A/μm2付近まで流れていることが分かる。
つまり、パンチスルー素子の場合、インパクトイオン化現象を利用したことによって、オン電流とオフ電流の比(以下、「オン/オフ比」と呼ぶ)を向上させることができると共に、オン電流を増加させることができる。
したがって、インパクトイオン化現象を制御できれば、不揮発性半導体記憶装置のセット/リセット動作に適した整流素子の電圧−電流特性を得ることが可能となる。
そこで、インパクトイオン化現象の制御方法について説明する。
ここでは、インパクトイオン化現象を利用した整流素子であるインパットダイオード(IMPAct Ionization Transit Time Diode)について説明する。
ここでは、インパクトイオン化現象を利用した整流素子であるインパットダイオード(IMPAct Ionization Transit Time Diode)について説明する。
インパットダイオードは、図9に示すように、p型半導体と、このp型半導体よりも長いn型半導体とを接合させた構造を有している。このn型半導体の中央部は非常に不純物濃度の低い空乏領域になっている。
図10は、インパットダイオードに対して印加する電気パルスを示す図であり、図11は、図10に示す電気パルスを印加した際のインパットダイオード内部の様子である。
インパットダイオードに対して電気パルスを印加すると、図11中S1に示すように、空乏領域内に衝突電離が生じて電荷が発生する。これによって、図10中aに示すように時間差で電荷が増えて、整流素子は電流が流れやすい状態となる。その後、更に、インパットダイオードに対して電気パルスを印加すると、空乏領域内の電荷によって、図11中S2に示すように逆方向電流をも流すことができる。
なお、以上の説明では、本実施形態の理解のために直流の電気パルスを用いたが、インパットダイオードは、通常、交流電圧を印加して使用する。
以上、図9〜図11を用いて説明したように、インパクトイオン化現象によってオン電流を増大させるには、複数の電気パルスを印加することで実現できる。実際、インパットダイオードの他、トラパットダイオードでもあるように、交流電圧を用いて予めインパクトイオン化現象を起こさせておくと、電荷を湧かせることができる。一時的にキャリアを存在させた後は、電荷の移動時間分だけ周期が遅れた電流を効率的に稼ぐことができる。
そこで、本実施形態では、メモリセルに対し、可変抵抗素子の抵抗状態を遷移させる第2の電気パルス(以下、「動作用本パルス」と呼ぶ)の前に、整流素子(PINダイオード、PNP素子、或いはNPN素子)内部に電荷を蓄積させる第1の電気パルス(以下、「電荷チャージ用パルス」と呼ぶ)を供給する。
図12は、メモリセルにPINダイオードを用いた場合の例であり、セット/リセット動作時のメモリセルに供給される電気パルスを示す図である。また、図13は、図12に示す電気パルスを供給した際のPINダイオードの様子を示す図である。なお、ここでは、整流素子としてPINダイオードを用いているが、PNP素子、或いはNPN素子であっても同様である。
セット/リセット動作時、初めに、メモリセルに対して電荷チャージ用パルスを供給する。これによって、PINダイオードの真性半導体内では、電離衝突が発生し、電荷が増大する。この電荷チャージ用パルスは、PINダイオードに電荷を蓄積させることが目的であるため、可変抵抗素子の抵抗状態が遷移するに至らない程度の電気エネルギーの範囲内となるよう、比較的短い期間だけ供給される。
電荷チャージ用パルス供給後は、図13中S2に示すように、PINダイオードの真性半導体に電荷が沸いた状態となる。
続いて、例えば1p〜100μsのパルス間隔を空ける。このパルス間隔の時間は、電荷チャージ用パルスによってPINダイオードに蓄積された電荷が消滅する時間よりも短い時間内となる。また、このパルス間隔を設けたことで、電荷チャージ用パルスの供給によってメモリセルに生じた熱が放熱される。したがって、パルス間隔は、PINダイオードに蓄積された電荷量と、メモリセルに発生した熱量との関係を考慮して設定することが望ましい。実際にシミュレーション等の計算では、1〜10μs程度のパルス幅とパルス間隔があれば熱の上昇は抑えられる。完全に温度の上昇を0に抑える必要はないので、上記を加味して10μs以下の間隔で電荷の湧きと放熱のつりあいの調整が可能である。
続いて、メモリセルに対して例えば1p〜100μsの幅を持つ動作用本パルスを供給する。この電荷チャージ用本パルスは、可変抵抗素子の抵抗状態を遷移させるために供給されるパルスである。このとき、電荷チャージ用パルスによってPINダイオードに生じた電荷によって、図13中S3に示すように、大きなオン電流が流れる。
ここで、本実施形態の効果について説明するが、その前に比較例について説明しておく。
図23は、比較例に係る不揮発性半導体記憶装置のメモリセルに供給される電気パルスを示す図である。
比較例の場合、セット/リセット動作時にメモリセルに対して動作用本パルスのみを供給する。
本来、オン電流を流れ始めるオン電圧や、電気パルスの供給開始からオン電流が流れ始めるまでの時間は、製造工程や材料等の影響によって、PINダイオード毎に異なる。
そのため、比較例のように、メモリセルに対していきなり動作用本パルスを供給すると、十分なオン電流を得られないばかりでなく、オン電流が流れ始めるまでの時間にバラツキが生じ、延いては、発熱量の違いによってセット/リセット動作時の電気的特性にバラツキが生じることになる。
このような比較例の問題点を踏まえた上で、本実施形態の効果を以下に列挙する。
(1) 同一の動作用本パルスを供給した場合でも、比較例の場合に比べ、多くのオン電流を流すことができる。それ故に、セット/リセット動作時に必要な電圧を低減でき、延いては、半選択セルからのリーク電流の軽減、及び動作速度の向上を図ることができる。
(2) 比較例の場合、動作用本パルスのみでオン電流を生じさせているため、Siや金属などのメモリセル材料を成膜した時点の物理的な現象でメモリセルの動作特性が決定してしまう。それに対し、本実施形態では、動作用本パルスの前に、電荷チャージ用パルスを供給することによって、事後的にメモリセルの動作特性を改善或いは調整することができる。
(3) 上述の通り、本実施形態の場合、比較例と同様のメモリセルの構造を有している。つまり、オフ電流の抑制効果を維持しつつ、多くのオン電流を得ることができ、消費電力の抑制も可能になる。
(4) メモリセルに対する電気パルス供給時間が長くなると、消費電力が増大する他、熱発生量も増大する。この場合、メモリセルの熱破壊の危険性が高まることになる。その点、本実施形態によれば、電気パルスを複数に分けて供給しているため、効率的にオン電流を発生できると同時に、電荷チャージ用パルス及び動作用本パルス間で放熱されるため、メモリセルの熱破壊を抑制することができる。
[第2の実施形態]
図12、図13に示す電気パルスの供給方法以外でも第1の実施形態と同様の効果を得ることができる。
図12、図13に示す電気パルスの供給方法以外でも第1の実施形態と同様の効果を得ることができる。
そこで、第2の実施形態として、電気パルスの供給方法の他の例を列挙して簡単に説明する。
図14は、電荷チャージ用パルスと動作用本パルスの高さが異なる例であり、電荷チャージ用パルスの方が動作用本パルスよりも高くなっている。このように、電荷チャージ用パルスは、メモリセルの可変抵抗素子の抵抗状態が遷移しない程度の電気パルスであれば良いため、高さ、幅の設定は任意である。
図15は、電荷チャージ用パルスと動作用本パルスの極性が異なる場合の例である。図16は、図15に示す電気パルスをPNP素子に供給した場合のPNP素子内部の様子を示す図である。
電荷チャージ用パルスを供給すると、図中右側から供給される電荷によってn型半導体では衝突電離が発生し電荷が増大する(S1)。これによって、n型半導体内は電荷が沸いた状態となる(S2)。そして、例えば、1p〜100μs程度のパルス間隔を経た後、電荷チャージ用パルスとは逆極性の動作用本パルスを供給する。これによって、今度は、図中右側から供給される電荷によって更に多くの衝突電離が発生し、多くのオン電流が流れる(S3)。
このように、PNP素子や、NPN素子のように極性のない整流素子である場合、整流素子内部に電荷を蓄積できれば良いため、電荷チャージ用パルスの極性は、動作用本パルスの極性と一致している必要はない。
図17は、動作用本パルスの前に、電荷チャージ用パルスが複数供給される場合であり、図18は、1回の電荷チャージ用パルスを供給した後、複数回の動作用本パルスを供給する場合である。これらのように、本実施形態では、動作用本パルスの前に、整流素子に電荷を蓄積し、オン電流が流れ易い状態にさえすれば良いため、電荷チャージ用パルス及び動作用本パルスの回数に制限はない。したがって、セット/リセット動作の処理速度や、発熱の影響を考慮した適切な電荷チャージ用パルス及び動作用本パルスの回数を設定することができる。
図19〜図22は、電荷チャージ用パルス及び動作用本パルスの形状が長方形と異なる場合の例である。電荷チャージ用パルス及び動作用本パルスの形状は、それぞれ図19では三角形、図20では半楕円形、図21ではのこぎり形、図22では台形になっている。
実際には、図12等に示すような長方形の電気パルスを供給しても、ワード線WLやビット線BLに生じる寄生容量などの影響によって波形がなまってしまう場合がある。このように意図しない場合も含め、電荷チャージ用パルス及び本動作パルスの形状は、任意に設定することができる。更に、電荷チャージ用パルスと本動作パルスの形状は異なっていても良い。
以上、図14〜22を用いて説明したいずれの場合であっても、第1の実施形態と同様の効果を得ることができる。
[メモリセルアレイの材料]
最後に、第1及び第2の実施形態に係るメモリセルアレイに用いる材料についてまとめる。なお、x、yは、任意の組成比を表している。
最後に、第1及び第2の実施形態に係るメモリセルアレイに用いる材料についてまとめる。なお、x、yは、任意の組成比を表している。
<整流素子>
整流素子を構成するp型半導体、n型半導体の材料には、Si、SiGe、SiC、Ge、C等の半導体のグループから選択することができる。
整流素子を構成する上部半導体との接合部には、Si、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Auで作るシリサイドを使用し、これらシリサイドには、Sc、Ti、V,Cr、Mn、Fe、Co、Ni、Cu、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Sn、La、Hf、Ta、W、Re、Os、Ir、Pt、Auを1又は2以上添加したものを使用する。
整流素子を構成する複数の絶縁層は、例えば、以下の材料から選択される。
(1) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AM2O4
但し、A及びMは、同じ又は異なる元素で、且つ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つである。
AM2O4には、例えば、Fe3O4、FeAl2O4、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOx等がある。
但し、A及びMは、同じ又は異なる元素で、且つ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つである。
AM2O4には、例えば、Fe3O4、FeAl2O4、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOx等がある。
・ AMO3
但し、A及びMは、同じ又は異なる元素で、且つ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つである。
但し、A及びMは、同じ又は異なる元素で、且つ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つである。
AMO3には、例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3等がある。
(2) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上記(1)に示す酸化物の酸素元素の一部を窒素元素で置換した材料
特に、整流素子を構成する絶縁層は、それぞれ、SiO2、SiN、 Si3N4、Al2O3、SiON、HfO2、HfSiON、Ta2O5、TiO2、SrTiO3のグループから選択されるのが好ましい。
特に、整流素子を構成する絶縁層は、それぞれ、SiO2、SiN、 Si3N4、Al2O3、SiON、HfO2、HfSiON、Ta2O5、TiO2、SrTiO3のグループから選択されるのが好ましい。
なお、SIO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含む。
但し、複数の絶縁層のバリアハイトは、互いに異なる。
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体/メタルドット(量子ドット)を含む材料も含まれる。
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体/メタルドット(量子ドット)を含む材料も含まれる。
<可変抵抗素子>
メモリセルMCの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
メモリセルMCの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
(1) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AM2O4
但し、A及びMは、同じ又は異なる元素で、且つ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つまたは複数個の組み合わせである。
但し、A及びMは、同じ又は異なる元素で、且つ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つまたは複数個の組み合わせである。
AM2O4には、例えば、Fe3O4、FeAl2O4、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOx等がある。
・ AMO3
但し、A及びMは、同じ又は異なる元素で、且つ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つまたは複数個の組み合わせである。
但し、A及びMは、同じ又は異なる元素で、且つ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つまたは複数個の組み合わせである。
AMO3には、例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3等がある。
(2) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物(単層膜やナノチューブを含む)等から構成される。例えば、カーボンであれば単層膜、ナノチューブ、グラフェン、フラーレン等の2次元構造を含む。金属酸化物は、上記(1)に示す酸化物や(2)に示す酸窒化物を含む。
<電極層>
メモリセルMCに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
メモリセルMCに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
具体的には、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等から構成される。
電極層は、バリアメタル層、又は接着層としての機能を同時に有していてもよい。
<ワード線、ビット線>
メモリセルアレイ1のワード線WL、ビット線BLとして機能する導電線は、W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等から構成される。
メモリセルアレイ1のワード線WL、ビット線BLとして機能する導電線は、W、WN、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、CoSix、TiSix、VSix、CrSix、MnSix、FeSix等から構成される。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
また、上記では、第1の配線をワード線、第2の配線をビット線として説明したが、第1の配線をビット線、第2の配線をワード線としても良い。
1・・・メモリセルアレイ、2・・・カラム制御回路、3・・・ロウ制御回路、4・・・データ入出力バッファ、5・・・アドレスレジスタ、6・・・コマンド・インタフェース、7・・・ステートマシン、8・・・エンコード・デコード回路、9・・・パルスジェネレータ。
Claims (6)
- 第1の配線、前記第1の配線に交差する第2の配線、並びに前記第1及び第2の配線の交差部に設けられたメモリセルを有するメモリセルアレイと、
前記第1及び第2の配線によって選択されたメモリセルに対してデータの書き込み/消去を行う書き込み/消去部と
を備え、
前記メモリセルは、電気エネルギーによって物理状態が遷移するメモリ素子及び整流素子を直列接続して構成され、
前記書き込み/消去部は、データの書き込み又は消去の際、
前記選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、前記選択メモリセルの整流素子に対して電荷を蓄積させる第1の電気パルスを前記選択メモリセルに供給し、
前記第1の電気パルスを供給した後、所定のパルス間隔を置いて、前記第1の電気パルスよりも電気的エネルギーが大きく、前記選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第2の電気パルスを前記選択メモリセルに供給する
ことを特徴とする不揮発性半導体記憶装置。 - 前記パルス間隔は、前記第1の電気パルスによって前記整流素子に蓄積された電荷が消失する時間よりも短い
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記パルス間隔は、1p〜100μsである
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記第2の電気パルスのパルス幅は、1p〜100μsである
ことを特徴とする請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記第1及び第2の電気パルスは、極性が異なる
ことを特徴とする請求項1〜4のいずれか1項記載の不揮発性半導体記憶装置。 - 前記整流素子は、p型半導体/真性半導体/n型半導体、p型半導体/n型半導体/p型半導体、又はn型半導体/p型半導体/n型半導体の構造を有する
ことを特徴とする請求項1〜5のいずれか1項記載の不揮発性半導体記憶装置。
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