JP6153479B2 - 半導体記憶装置 - Google Patents

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリは、通常、複数のビット線と、これと交差する複数のワード線との交点に、可変抵抗素子を備えたメモリセルをマトリクス状に配列して構成されるクロスポイント型の構造を有している。

このようなクロスポイント型の抵抗変化メモリにおいては、選択メモリセルにおいて所望の電圧を印加して可変抵抗素子の抵抗変化を生じさせるのに十分な電流を流す一方、非選択メモリセルにおいては、選択素子の選択機能等に基づき、電流を流さないようにする。非選択メモリセルにおけるリーク電流の増加は、抵抗変化メモリの誤動作の原因となるとともに、消費電力を増加させる。

特開２０１１−１４６１１１号公報

以下に記載の実施の形態は、非選択メモリセルにおけるリーク電流の増加を抑制し、消費電力の増加を抑制するものである。

以下に説明する実施の形態の半導体記憶装置は、複数のビット線と、複数のビット線に交差する複数のワード線と、複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイと、ビット線及びワード線に印加する電圧を制御する制御部とを備える。制御部は、複数のメモリセルに対し連続して所定の動作を行う場合に、複数のビット線の中から選択された第１のビット線、及び複数のワード線の中から選択された第１のワード線を選択して第１のメモリセルに対し第１の動作を行った後、この第１の動作に続く次の第２の動作において、第１のビット線とは異なる第２のビット線、及び第１のワード線とは異なる第２のワード線を選択して第２のメモリセルを選択する。

第１の実施形態に係る不揮発性半導体記憶装置のブロック図の一例である。 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図の一例である。 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図の一例である。 第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの可変抵抗素子と整流素子の配置の組み合わせの例を説明する図である。 第１の実施形態に係る不揮発性半導体記憶装置の選択メモリセル及び非選択メモリセルに流れる電流の様子を説明する図の一例である。 第１の実施形態に係る不揮発性半導体記憶装置をユニポーラ動作させた場合のバイアス状態を説明する図の一例である。 第１の実施形態に係る不揮発性半導体記憶装置をバイポーラ動作させた場合のバイアス状態の一例を説明する図である。 第１の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第１の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第１の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第２の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第３の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第４の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図の一例である。 第５の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第５の実施形態に係る不揮発性半導体記憶装置において複数のメモリセルに対して連続的にセット動作又はリセット動作を行う場合の動作方法の一例を示す概念図である。 第５の実施形態に係る不揮発性半導体記憶装置における論理アドレスの割り当ての一例を示す概念図である。 第６の実施形態に係る不揮発性半導体記憶装置における論理アドレスの割り当ての一例を示す概念図である。 第7の実施形態に係るメモリセルアレイの回路図の一例である。 第7の実施形態に係るメモリセルアレイの積層構造を示す斜視図の一例である。 図１５Ｂの断面図の一例である。 第７の実施形態に係る不揮発性半導体記憶装置におけるメモリセルを選択順序の一例である。 第７の実施形態に係る不揮発性半導体記憶装置におけるメモリセルを選択順序の一例である。 第７の実施形態に係る不揮発性半導体記憶装置におけるメモリセルを選択順序の一例である。 第７の実施形態に係る不揮発性半導体記憶装置におけるメモリセルを選択順序の一例である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。

［第１の実施形態］
＜全体システム＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図の一例である。
この不揮発性半導体記憶装置は、複数のワード線ＷＬと、このワード線ＷＬに交差する複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行うカラム制御回路２が設けられている。
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。

コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、カラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インタフェース６、及びステートマシン７の一部を制御回路と称する場合がある。

また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。

＜メモリセル＞
次に、図１にも示した本実施形態に用いるメモリセルＭＣについて説明する。
本実施形態のメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬの交差部に直列接続されたメモリ素子と非オーミック素子を有する。非オーミック素子は、金属と半導体、添加不純物の量又は濃度が異なる２種類の半導体などが非オーミック接合を有する素子であり、一例として、ＰＮダイオード、ＰＩＮダイオード、ＰＮＰ素子、ＮＰＮ素子、ＮＩＮ素子、ＰＩＰ素子などが挙げられる。メモリ素子には、可変抵抗素子又は相変化素子を用いることができる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。

ここで、相変化（相転移）とは以下に列挙する態様を含むものである。
（１） 金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
（２） 金属−超伝導体転移などの量子状態の相変化
（３） 常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
（４） 常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
（５） 上記（１）〜（４）の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態の可変抵抗素子は、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。

また、本実施形態では、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭ、ＭＲＡＭなどを抵抗変化メモリの対象とする。

図２は、非オーミック素子としてＰＩＮダイオードを用いた場合のメモリセルＭＣの斜視図の一例である。
図２に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。メモリセルＭＣは、下層から上層に掛けて下部電極、ｎ型半導体（Ｎ＋Ｓｉ）／真性半導体（Ｎｏｎ ｄｏｐｅ Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＩＮダイオード、及び電極／メモリ素子／電極からなるメモリ素子部が積層された柱状に形成されている。なお、ＰＩＮダイオードの膜厚は、５０ｎ〜１５０ｎｍの範囲内で設定されている。

図３は、非オーミック素子としてＰＮＰ素子を用いた場合のメモリセルＭＣの斜視図の一例である。
図３に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。下層から上層に掛けて、下部電極、ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＮＰ素子、及びメモリ素子部が積層されて形成されている。

このＰＮＰ素子の膜厚についても、５０ｎ〜１５０ｎｍの範囲内で設定されている。また、メモリセルＭＣの非オーミック素子として、ＰＮＰ素子に替えて、ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）からなるＮＰＮ素子を使用することもできる。
図２、図３から分かるように、これらのメモリセルＭＣは、クロスポイント型で形成できることから、三次元集積化により大きなメモリ容量を実現できる。また、可変抵抗素子の特性から、フラッシュメモリを超えた高速動作を実現できる可能性がある。

以下では、主にメモリ素子をＲｅＲＡＭ等の可変抵抗素子として説明する。
メモリセルアレイ１を三次元構造化させた場合、各層毎にメモリセルＭＣの可変抵抗素子及び非オーミック素子としての整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。

図４は、図４中ａに示すように、下層のメモリセルアレイ１に属するメモリセルＭＣ０と上層のメモリセルアレイ１に属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンの例を説明する図である。なお、図４では、便宜的に整流素子をダイオードの記号によって表わしているが、整流素子としては、ダイオードに限られるものではない。
図４中ｂ〜ｑに示すように、メモリセルＭＣ０とメモリセルＭＣ１の組み合わせとして、可変抵抗素子ＶＲと整流素子Ｒｆとの配置関係を逆転させたり、整流素子Ｒｆの向きを逆転させるなどの１６通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することができる。

＜データ書き込み／消去動作＞
次に、メモリセルＭＣに対するデータ書き込み／消去動作について説明する。以下において、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子ＶＲや整流素子Ｒｆの材料、サイズ等によって異なるものである。

図５は、メモリセルアレイ１の一部を示す模式図の一例である。図５の場合、下層のメモリセルＭＣ０は、ビット線ＢＬ０及びワード線ＷＬ０の交差部に設けられている。上層のメモリセルＭＣ１は、ワード線ＷＬ０、ビット線ＢＬ１の交差部に設けられている。ワード線ＷＬ０は、メモリセルＭＣ０及びＭＣ１で共有されている。

また、メモリセルＭＣ０、ＭＣ１の配置の組み合わせは、図４中ｂのパターンを用いて説明する。つまり、メモリセルＭＣ０は、ビット線ＢＬ０からワード線ＷＬ０にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ワード線ＷＬ０からビット線ＢＬ０への方向を順方向とする向きに配置されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０からビット線ＢＬ１にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ビット線ＢＬ１からワード線ＷＬ０への方向を順方向とする向きに配置されている。
ここでは、ビット線ＢＬ０＜１＞とワード線ＷＬ０＜１＞の交差部に設けられたメモリセルＭＣ０＜１、１＞を選択メモリセルとした場合のセット／リセット動作について考える。

メモリセルＭＣに対するセット／リセット動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作の２つの方法がある。
始めに、ユニポーラ動作について説明する。

セット動作では、電流密度にして１×１０^５〜１×１０^７Ａ／ｃｍ^２の電流、又は、１〜２Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。

リセット動作には、電流密度にして１×１０^３〜１×１０^６Ａ／ｃｍ^２の電流、又は、１〜３Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにリセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。

ユニポーラ動作においては、例えば、メモリセルアレイ１に対して図６のようなバイアスを印加すれば良い。
つまり、図６に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞に０Ｖを供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖを供給する。

その結果、選択メモリセルＭＣ０＜１、１＞には電位差Ｖが供給される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０、０＞、ＭＣ０＜０、２＞、ＭＣ０＜２、０＞、ＭＣ０＜２、２＞には、電位差−Ｖが供給される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（以下、「半選択メモリセル」と呼ぶ）ＭＣ０＜１、０＞、ＭＣ０＜１、２＞、ＭＣ０＜０、１＞、ＭＣ０＜２、１＞には、電位差０が供給される。

この場合、逆バイアスに対しては−Ｖまで電流が流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持ったダイオードのような素子が非オーミック素子として必要となる。このような非オーミック素子をメモリセルＭＣに用いることで、選択メモリセルＭＣ０＜１、１＞にのみセット／リセット動作させることができる。
続いて、バイポーラ動作について説明する。

バイポーラ動作の場合、基本的に（１）ユニポーラ動作の場合と異なりメモリセルＭＣの双方向に電流を流す点、（２）動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、（３）半選択メモリセルＭＣにもバイアスが印加される点を考慮しなければいけない。

図７は、バイポーラ動作時のメモリセルアレイ１に対するバイアスの印加の様子を示す図の一例である。バイポーラ動作においては、例えば、メモリセルアレイ１に対して図７のようなバイアスを印加すれば良い。
つまり、図７に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞に電圧Ｖ／２（例えば、１．５Ｖ）を供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖ／２を供給する。

その結果、選択メモリセルＭＣ０＜１、１＞には電位差Ｖが供給される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０、０＞、ＭＣ０＜０、２＞、ＭＣ０＜２、０＞、ＭＣ０＜２、２＞には、電位差０が供給される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（半選択メモリセル）ＭＣ０＜１、０＞、ＭＣ０＜１、２＞、ＭＣ０＜０、１＞、ＭＣ０＜２、１＞には、電位差Ｖ／２が供給される。

したがって、バイポーラ動作には、電位差Ｖでは電流が流れ、電位差Ｖ／２以下において電流が流れない非オーミック素子が必要となる。
以上のように、ユニポーラ動作、バイポーラ動作のいずれが採用されるかに拘わらず、セット動作又はリセット動作のために選択メモリセルが選択されると、その選択メモリセルに所定の電流が流れる。例えば、図６のように、メモリセルＭＣ０＜１、１＞がセット動作又はリセット動作の選択メモリセルとして選択された場合を想定する。この場合、選択メモリセルＭＣ０＜１、１＞でのセット動作又はリセット動作の完了後、選択メモリセルＭＣ０＜１、１＞への電圧の印加が終了した場合、選択メモリセル選択メモリセルＭＣ０＜１、１＞に流れる電流は理想的には瞬時に零になる。しかし、現実の選択メモリセルＭＣ０＜１、１＞においては、選択メモリセルＭＣ０＜１、１＞には、電圧印加終了後にも短時間ながら逆回復電流が流れる場合がある。また、選択メモリセルへの電圧印加終了直後には、例えばＰＩＮダイオードの真正半導体部や、ＰＮダイオードの接合部分に残留電荷が残存する場合がある。この残留電荷は、特にダイオードとしてインパッとダイオードを用い、インパクトイオン化現象を利用して電流を増加させた場合において顕著である。
本発明者らは、この逆回復電流や残留電荷が、次にセット動作又はリセット動作の対象とされるメモリセルにおけるセット動作又はリセット動作の障害になる、という事実に着目した。すなわち、セット動作又はリセット動作完了後のメモリセルＭＣ０＜１、１＞に逆回復電流が流れている間に、メモリセルＭＣ０＜１、１＞が選択されているときに半選択メモリセルであったメモリセル（たとえば図６のＭＣ０＜１、０＞、ＭＣ０＜１、２＞、ＭＣ０＜０、１＞又はＭＣ０＜２、１＞）を新たに選択してセット動作やリセット動作を新たに開始することは、セット動作やリセット動作に誤動作が生じたり、消費電力の増大を招いたりするなどの問題が生じる可能性がある。直前の選択メモリセルＭＣ０＜１、１＞に流れている逆回復電流や残留電荷の影響により、選択ビット線ＢＬ又は選択ワード線ＷＬの電位が変動するからである。

そこで、本実施の形態の半導体記憶装置は、複数のメモリセルＭＣに対し連続してセット動作又はリセット動作を行う場合に、図８に示すような動作を実行するように構成されている。ここで、連続とは、セット動作又はリセット動作の逆回復電流等が流れている時間内に次のセット動作又はリセット動作を行うことであり、おおよそｎsec〜μsecオーダー内の時間である。すなわち、制御回路はメモリセルＭＣ０＜１、１＞を選択し、そのセット動作又はリセット動作が完了した後においては、次のセット動作及びリセット動作では、上記のような半選択メモリセル（たとえば図６のＭＣ０＜１、０＞、ＭＣ０＜１、２＞、ＭＣ０＜０、１＞又はＭＣ０＜２、１＞）を選択しない。その代わりに、制御回路はメモリセルＭＣ０＜１、１＞が接続されるビット線ＢＬ０＜１＞、ワード線ＷＬ０＜１、１＞とは異なるビット線ＢＬ、ワード線ＷＬに接続されるメモリセルＭＣを、新たに選択メモリセルとする。一例としては、図８に示すように、制御回路はメモリセルＭＣ０＜１、１＞が接続されているビット線ＢＬ０＜１＞、ワード線ＷＬ０＜１＞に隣接するビット線ＢＬ０＜２＞、ワード線ＷＬ０＜０＞に接続されるメモリセルＭＣ０＜０、２＞を選択することができる。その後、同様にして選択を繰り返すと、図９Ａに示すように、選択メモリセルはメモリセルアレイ内のビット線ＢＬの長手方向及びワード線ＷＬの長手方向に対して斜め方向に移動していくよう、順次選択される。ここで、ワード線ＷＬとビット線ＢＬの配線幅及び配線間隔が等しい場合は、選択メモリセルはメモリセルアレイ内のビット線ＢＬの長手方向及びワード線ＷＬの長手方向に対して斜め４５度方向に移動していくと言える。

なお、上記のように選択メモリセルが斜め方向に移動していく場合、順次選択される選択メモリセルに対し同種の動作を行っても良いし、異なる動作が含まれていてもよい。すなわち、制御回路は、第１の動作、第２の動作・・・第ｎの動作（ｎは３以上の整数）を複数の前記メモリセルに対して行う場合に、選択メモリセルがビット線及びワード線の長手方向に対して斜め方向に移動するよう、選択メモリセルを順次選択するものである。ここで、第１の動作〜第ｎの動作は、例えば、セット動作、リセット動作、読み出し動作などである。

［効果］
このように、本実施の形態によれば、あるメモリセルがセット動作又はリセット動作の対象として選択された場合に、その動作が完了すると、次のセット動作又はリセット動作においては、そのメモリセルとはビット線ＢＬ、ワード線ＷＬのいずれも共有しない非選択メモリセルが選択される。これにより、直前の選択メモリセルに流れる逆回復電流や残留電荷などの影響を受けることなく、次のセット動作又はリセット動作に移行することができる。したがって、セット動作又はリセット動作の誤動作を防止し、消費電力の増大も抑制し、しかも動作速度を速めることができる。なお、上記の説明では、セット動作及びリセット動作を行う場合において図８及び図９Ａに示す動作を行うと説明したが、リード動作においても同様の動作を行うことも可能である。ただし、リード動作においては、各配線に印加される電圧がセット動作及びリセット動作におけるそれよりも低いので、異なる動作方法を採用することも可能である。

また、一定の法則に基づいてメモリセルを選択するため、物理アドレスと論理アドレスの変換が容易である。例えば、図９Ｂに示すように、物理アドレスが、メモリセルアレイのビット線ＢＬの長手方向に沿って順に割り振られている場合に、論理アドレスが、メモリセルアレイのビット線ＢＬの長手方向に対し斜め方向に順に割り振られるよう、アドレス変換をすることができる。例えば、ｎ個のデータを１ページとする。すると、外部からデータ長がｎのデータがホストなどから入力され、制御回路は、論理アドレスの数値（（１、１）、（１、２）、（１、３）、（１、４）、・・・（１、ｎ））の順に従ってセット動作又はリセット動作を実行し、それぞれのメモリセルにデータを記憶する。次の１ページ分のデータ長がｎのデータがホストなどから入力され、制御回路は、論理アドレスの数値（（２、１）、（２、２）、（２、３）、（２、４）、・・・（２、ｎ））の順に従ってセット動作又はリセット動作を実行し、それぞれのメモリセルにデータを記憶する。

［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１０を参照して説明する。半導体記憶装置の構成は、第１の実施の形態と略同様である。また、制御回路があるメモリセルを選択し、そのセット動作又はリセット動作が完了した後においては、次のセット動作及びリセット動作では、制御回路がビット線ＢＬ及びワード線ＷＬの両方が異なるメモリセルＭＣを、新たに選択メモリセルとする点も、第１の実施の形態と同様である。

ただし、第２の実施の形態では、図１０に示すように、制御回路が直前の選択ビット線ＢＬから２つ離れたビット線ＢＬを選択するとともに、直前の選択ワード線ＷＬから１つ隣のワード線ＷＬを選択する点において、第１の実施の形態とは異なっている。この動作によっても、第１の実施の形態と同様の効果を奏することができる。
また、直前の選択メモリセルから選択メモリセルを離すことにより、直前の選択メモリセルから発生する熱の影響を小さくすることができる。また、一定の法則に基づいてメモリセルを選択するため、物理アドレスと論理アドレスの変換が容易である。

［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置を、図１１を参照して説明する。半導体記憶装置の構成は、第１の実施の形態と略同様である。また、制御回路があるメモリセルを選択し、そのセット動作又はリセット動作が完了した後においては、制御回路は次のセット動作及びリセット動作では、ビット線ＢＬ及びワード線ＷＬの両方が異なるメモリセルＭＣを、新たに選択メモリセルとする点も、第１の実施の形態と同様である。

ただし、第３の実施の形態では、図１１に示すように、制御回路はビット線ＢＬ及びワード線ＷＬの長手方向に対していわゆるジグザグ状にメモリセルを順次選択していく点が、第１の実施の形態と異なっている。具体的には、第１の実施の形態と同様に、制御回路は直前の選択メモリセルＭＣの斜め下に位置するメモリセルを新たに選択する。そのメモリセルへの動作が完了した後は、制御回路は、次はそのメモリセルから見て斜め上に位置するメモリセルを新たに選択する。制御回路は、これを繰り返し、結果としてジグザグ状にメモリセルが選択されていくよう制御する。この動作によっても、第１の実施の形態と同様の効果を奏することができる。

［第４の実施の形態］
次に、第４の実施の形態に係る半導体記憶装置を、図１２を参照して説明する。半導体記憶装置の構成は、第１の実施の形態と略同様である。また、制御回路はあるメモリセルを選択し、そのセット動作又はリセット動作が完了した後においては、制御回路は次のセット動作及びリセット動作では、ビット線ＢＬ及びワード線ＷＬの両方が異なるメモリセルＭＣを、新たに選択メモリセルとする点も、第１の実施の形態と同様である。

ただし、第４の実施の形態では、図１２に示すように、ステートマシン７において、セット動作又はリセット動作を行う順序を定めるテーブルを備えている点で、第１の実施の形態と異なっている。例えば、図１２の下方に示すように、物理アドレスに対して論理アドレスが割り当てられている。制御回路は、論理アドレスの数値（（１、１）、（１、２）、（１、３）、（１、４）、・・・（１、ｎ）、・・・）の順に従ってセット動作又はリセット動作を実行する。図１２は、図１２の上方の図に示すように、選択メモリセルＭＣが移動していく場合を示しているが、これに限定されるという趣旨ではない。この動作によっても、第１の実施の形態と同様の効果を奏することができる。ここで、テーブルは不揮発性半導体記憶装置のロム領域に記憶しておくことができる。また、外部のメモリコントローラやホストなどにテーブルを備えることもできる。

［第５の実施の形態］
次に、第５の実施の形態に係る半導体記憶装置を、図１３Ａ〜１３Ｄを参照して説明する。半導体記憶装置の概略構成は、第１の実施の形態（図１）と略同様である。ただし、この実施の形態では、メモリセルアレイ１が、例えば図１３Ａに示すような積層構造により、複数のメモリ層ＭＡを有していることを前提とする。図１３Ａでは、簡略化のため５つのメモリ層ＭＡ（１）〜ＭＡ（５）のみを図示しているが、同様の構造が積層方向に繰り返されているものとして、以下の説明を行う。すなわち、メモリ層ＭＡの積層方向の数は任意であり、図１３Ａに示すような５に限定されるものではない。また、それぞれのメモリ層ＭＡは、複数のワード線ＷＬと、このワード線ＷＬに交差する複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの交差部に設けられた複数のメモリセルＭＣを有している。すなわち、それぞれのメモリ層ＭＡにおいて、図１３ＣのようにメモリセルＭＣがマトリクス状に配置されていると言える。

第１〜第４の実施の形態では、あるメモリ層ＭＡ（ｉ）に存在するメモリセルを選択し、そのセット動作又はリセット動作が完了した後においては、次のセット動作及びリセット動作では、同一のメモリ層ＭＡ（ｉ）に存在する別のメモリセルを新たに選択メモリセルとして選択する例を説明した。これに対し、この第５の実施の形態では、制御回路は、例えばメモリ層ＭＡ（１）のあるメモリセルを選択しそのセット動作又はリセット動作が完了した後においては、次のセット動作及びリセット動作では、異なるメモリ層ＭＡ（例えばメモリ層ＭＡ（３））にあるメモリセルを選択するように構成されている。

なお、以下の説明では、１つのメモリ層ＭＡにおけるあるメモリセルの物理アドレスを、半導体基板の表面に沿ったX軸及びY軸、並びにこれに直交するZ軸により表現する。例えば、メモリ層ＭＡ（１）の左上にあるメモリセルの物理アドレスは、XYZ座標によりＰ（１、１、１）と表現する。メモリセルＭＡ（２）の右下にあるメモリセルの物理アドレスは、（ｋ、ｋ、２）と表現される（ワード線、ビット線の数がそれぞれｋ本である場合で、ｋは２以上の整数である）。

一方、論理アドレスは、複数層のメモリ層ＭＡのメモリセルが仮想的に１つの平面上にあるものと想定して、Z座標は用いずXY座標のみでＬ（１、１）のように表現する。これはあくまでも説明の便宜のための一例であり、物理アドレス及び論理アドレスの割り振り方は、これに限定されるものではない。

本実施の形態において、Z方向においてメモリセルを順次選択する場合の動作を、図１３Ｂ、１３Ｃを参照して説明する。Z方向においてメモリセルを順次選択する場合には、一例として、図１３Ｂ、図１３Ｃに示すように、例えばメモリ層ＭＡ（１）において物理アドレスＰ（１、１、１）のメモリセル（論理アドレスＬ（１、１））が選択され、次にメモリ層ＭＡ（３）が選択される場合、メモリ層ＭＡ（１）の物理アドレスＰ（１、１、１）のメモリセルから見て斜め上に存在する物理アドレスＰ（２、２、３）のメモリセル（論理アドレスＬ（１、２））が選択される。次にメモリセルＭＡ（５）が選択される場合は、メモリ層ＭＡ（３）の物理アドレスＰ（２、２、３）のメモリセルから見て斜め上に存在する、物理アドレスＰ（３、３、５）のメモリセル（論理アドレスＬ（１，３））が選択される。なお、メモリ層ＭＡ（１）の物理アドレスＰ（１、１、１）のメモリセルには、論理アドレスＬ（１、１）が割り当てられ、メモリ層ＭＡ（３）の物理アドレスＰ（２、２、３）のメモリセルには、論理アドレスＬ（１、２）が割り当てられ、メモリ層ＭＡ（５）の物理アドレスＰ（３、３、５）のメモリセルには、論理アドレスＬ（１、３）が割り当てられている。以下、同様の要領により、積層された複数のメモリ層ＭＡの中から１つずつメモリセルが選択される。

メモリ層ＭＡ（１）とメモリ層ＭＡ（３）は、その間にメモリ層ＭＡ（２）を挟んでいるため、ビット線ＢＬ、ワード線ＷＬのいずれも共有していない。メモリセルＭＡ（３）とＭＡ（５）も同様である。このため、上記のような選択順を採用することにより、直前の選択メモリセルに流れる逆回復電流や残留電荷などの影響を受けることなく、次のセット動作又はリセット動作に移行することができる。図１３Ｂ及び図１３Ｃに示す選択手順はあくまでも一例であって、メモリ層ＭＡの選択順は、逆回復電流や残留電荷などの影響が限定的である限り、様々な順序が採用し得る。

図１３Ｄは、図１３Ｂ及び１３Ｃに示す論理アドレスの割り当ての一例を示す概念図である。この例では、メモリセルアレイに２ｋ−１層のメモリ層ＭＡが配置され、１つのメモリ層ＭＡに、ｋ×ｋ個のメモリセルが存在する場合を示している。この例の場合、論理アドレスＬ（１、１）、Ｌ（１、２）、Ｌ（１、３）．．．Ｌ（２、１）、Ｌ（２、２）、Ｌ（２、３）．．．．のように選択した場合、選択メモリセルはＺ方向に移動しつつも、ＸＹ平面から見ると斜め方向に移動していくことになる。

例えば、ｋ個のデータを１ページとする。すると、外部からデータ長がｋのデータがホストなどから入力され、制御回路は、論理アドレスの数値（（１、１）、（１、２）、（１、３）、（１、４）、・・・（１、ｋ））の順に従ってセット動作又はリセット動作を実行し、それぞれのメモリセルにデータを記憶する。次の１ページ分のデータ長がｎのデータがホストなどから入力され、制御回路は、論理アドレスの数値（（２、１）、（２、２）、（２、３）、（２、４）、・・・（２、ｋ））の順に従ってセット動作又はリセット動作を実行し、それぞれのメモリセルにデータを記憶する。

このように、本実施の形態は、積層された複数のメモリ層を、積層方向に順次選択していく選択方法を採用している。メモリ層の選択は、例えば１つ飛びに、現在選択中のメモリ層とビット線ＢＬやワード線ＷＬを共有しないメモリ層が、次に選択される（換言すれば、新たに選択されるメモリ層は、現在選択中のメモリ層が有するビット線及びワード線とは異なるビット線及びワード線を有する）。連続して選択されるメモリ層はビット線やワード線を共有していないため、例えばメモリ層ＭＡ（１）に対しセット動作を行っている間に、メモリ層ＭＡ（３）のビット線ＢＬ及びワード線ＷＬに対する充電動作を開始することができる。したがって、この実施の形態によれば、動作の高速化を図ることができる。なお、この第５の実施の形態と、第１〜第４の実施の形態を適宜組み合わせることも可能である。

さらに、３次元で見たときに、ＸＹＺ軸の斜め方向にメモリセルを選択することができる。その結果、選択したメモリセルと次に選択するメモリセル間の距離を離すことができる。よって、メモリセルへの誤書き込みを減らすことができる。

［第６の実施の形態］
次に、第６の実施の形態に係る半導体記憶装置を、図１４を参照して説明する。半導体記憶装置の概略構成は、第１の実施の形態（図１）と略同様である。また、第６の実施の形態は、第５の実施の形態と同様に、メモリセルアレイ１が、例えば図１３Ａに示すような積層構造により、複数のメモリ層ＭＡを有していることを前提とする。そして、この第６の実施の形態は、第５の実施の形態と同様に、制御回路は、例えばメモリ層ＭＡ（１）のあるメモリセルを選択しそのセット動作又はリセット動作が完了した後においては、次のセット動作及びリセット動作では、異なるメモリ層ＭＡ（例えばメモリ層ＭＡ（３））にあるメモリセルを選択するように構成されている。

第５の実施の形態との相違点は、論理アドレスの割り振りの方法である。すなわち、図１４に示す論理アドレスの割り振り方法によれば、論理アドレス（１、１）、（１、２）、（１、３）．．．（２、１）、（２、２）、（２、３）．．．．の順で選択した場合、選択メモリセルは、ＹＺ平面内で移動する（Ｘ軸方向には移動しない）。そして、Ｙ方向の端部まで選択メモリセルが到達した場合に、Ｘ座標もインクリメントして、以降、同様の要領でメモリセルを選択する。
この実施の形態によれば、第５の実施の形態と同様の効果を得ることができる。

［第７の実施の形態］
次に、第７の実施の形態に係る半導体記憶装置を、図１５Ａ〜１６を参照して説明する。半導体記憶装置の概略構成は、第１の実施の形態（図１）と略同様である。ただし、この実施の形態では、メモリセルアレイ１が図１５Ａ〜図１５Ｃに示すような形状を備えている。

この第７の実施の形態に係る半導体記憶装置は、図１５Ａ〜図１５Ｃに示すように、第１の実施の形態と異なるメモリセルアレイ１１を有する。ビット線ＢＬが垂直方向に延びるように形成されている。

先ず、図１５Ａを参照して、第７の実施の形態に係るメモリセルアレイ１１の回路構成を説明する。図１５Ａは、メモリセルアレイ１１の回路図の一例である。なお、図１５Ａにおいて、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図１５Ａに示す構造は、Ｘ方向に繰り返し設けられている。

第７の実施の形態に係るメモリセルアレイ１１は、図１５Ａに示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。

ワード線ＷＬ１〜ＷＬ４は、図１５Ａに示すように、Ｚ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。

選択トランジスタＳＴｒは、図１５Ａに示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。言い換えると、Ｙ方向に配置されたビット線ＢＬは１本のグローバルビット線ＧＢＬに接続されていると言える。選択ゲート線ＳＧは、Ｙ方向に並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。

次に、図１５Ｂ、図１５Ｃを参照して、第７の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図１５Ｂは、メモリセルアレイ１１の積層構造を示す斜視図の一例である。図１５Ｃは図１５Ｂの断面図の一例である。なお、図１５Ｂにおいて、層間絶縁層は省略している。

メモリセルアレイ１１は、図１５Ｂ及び図１５Ｃに示すように、基板５０上に積層された選択トランジスタ層６０及びメモリ層７０を有する。選択トランジスタ層６０には複数の選択トランジスタＳＴｒが配置され、メモリ層７０には複数のメモリセルＭＣが配置されている。

選択トランジスタ層６０は、図１５Ｂ及び図１５Ｃに示すように、基板５０の主平面に対して垂直なＺ方向に積層された導電層６１、層間絶縁層６２、導電層６３、層間絶縁層６４を有する。導電層６１はグローバルビット線ＧＢＬとして機能し、導電層６３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。

導電層６１は、基板５０の主平面に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びる。層間絶縁層６２は、導電層６１の上面を覆う。導電層６３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。層間絶縁層６４は、導電層６３の側面及び上面を覆う。例えば、導電層６１、６３はポリシリコンにより構成される。層間絶縁層６２、６４は、例えば、酸化シリコン（ＳｉＯ_２）により構成される。

また、選択トランジスタ層６０は、柱状半導体層６５、及びゲート絶縁層６６を有する。柱状半導体層６５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層６６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
柱状半導体層６５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層６５は、導電層６１の上面に接し、ゲート絶縁層６６を介して導電層６３のＹ方向端部の側面に接する。そして、柱状半導体層６５は、例えば、積層されたＮ＋型半導体層６５ａ、Ｐ＋型半導体層６５ｂ、及びＮ＋型半導体層６５ｃを有する。

Ｎ＋型半導体層６５ａは、そのＹ方向端部の側面にて層間絶縁層６２に接する。Ｐ＋型半導体層６５ｂは、そのＹ方向端部の側面にて導電層６３の側面に接する。Ｎ＋型半導体層６５ｃは、そのＹ方向端部の側面にて層間絶縁層６４に接する。Ｎ＋型半導体層６５ａ、６５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層６５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層６６は、例えば、酸化シリコン（ＳｉＯ_２）により構成される。

メモリ層７０は、Ｚ方向に交互に積層された層間絶縁層７１ａ〜７１ｄ、及び導電層７２ａ〜７２ｄを有する。導電層７２ａ〜７２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。導電層７２ａ〜７２ｄは、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層７１ａ〜７１ｄは例えば酸化シリコン（ＳｉＯ_２）にて構成され、導電層７２ａ〜７２ｄは例えばポリシリコンにて構成される。

また、メモリ層７０は、柱状導電層７３、及び側壁層７４を有する。柱状導電層７３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層６５の上面に接すると共にＺ方向に柱状に延びる。柱状導電層７３はビット線ＢＬとして機能する。

側壁層７４は、柱状導電層７３のＹ方向端部の側面に設けられる。側壁層７４は、可変抵抗層７５、及び酸化層７６を有する。可変抵抗層７５は可変抵抗素子ＶＲとして機能する。酸化層７６は可変抵抗層７５よりも低い導電率を有する。

可変抵抗層７５は、柱状導電層７３と導電層７２ａ〜７２ｄのＹ方向端部の側面との間に設けられる。酸化層７６は、柱状導電層７３と層間絶縁層７１ａ〜７１ｄのＹ方向端部の側面との間に設けられる。
柱状導電層７３は例えばポリシリコンにより構成され、側壁層７４（可変抵抗層７５及び酸化層７６）は例えば金属酸化物により構成される。

この図１５Ａ〜１５Ｃに示す構造のメモリセルアレイでは、１つのビット線ＢＬに対し、同一層に２つのメモリセルが形成されている。また、ビット線ＢＬは半導体（例えばポリシリコン）で形成されるため、残存キャリアが比較的長い時間残存する場合がある。

このため、この実施の形態では、メモリセルを順次選択する場合に、選択トランジスタＳＴｒをＯＮ／ＯＦＦ制御し、これにより読出し対象のビット線を順次変更する（同じビット線ＢＬに沿ったメモリセルは、連続して読み出し対象とはしない）。

ここで、図１６に図１５Ａ〜Ｃのメモリセルの物理アドレスの割り当ての一例及びメモリセルの選択順序の一例を示す。図１６の右側の回路図に示すように、一番手前の左下のメモリセルをＰ（１、１、１）とする。物理アドレスＰ（１、１、１）のメモリセルを基準として、紙面においてＸ軸奥に行く毎にＸのアドレスが大きくなり、紙面においてＹ軸右に行く毎にＹのアドレスが大きくなり、紙面においてＺ軸上に行く毎にＺのアドレスが大きくなる。ここで、図１６においては、ビット線が４×４の１６本配置され、ワード線ＷＬが４層積層されている例を示す。
次に、メモリセルの選択に関して説明する。例えば、図１６に示すように、物理アドレスＰ（１、１、１）のメモリセルを選択した後は、その次は、この物理アドレスＰ（１、１、１）のメモリセルとはビット線ＢＬを共有しない、物理アドレスＰ（１、３、１）のメモリセルが選択される。以下、同様の要領にて、物理アドレスＰ（１、５、１）、物理アドレスＰ（１、７、１）のメモリセルが順次選択される。この図１６は、同一のワード線ＷＬに接続されるメモリセル（Ｚ座標が同じメモリセル）を順次選択し、且つＸ座標も変更しない場合を示している。この第７の実施の形態では、選択するビット線ＢＬを順次変更しているといえる。このため、図１６では、選択ゲート線及びビット線の残留電荷などの影響を受けることを抑止するため、上述のように、Ｙ座標が２つ異なるメモリセルを順次選択している。また、図１７に示すように、順次選択するメモリセルのＺ座標を順次変更（例えば１ずつ増加）させることも可能である。ワード線ＷＬは同じメモリ層で複数本が共有されている場合がある。その結果、選択するワード線ＷＬの層を変更することにより、ワード線の残留電荷などの影響を受けることを防止することができる。

図１８は、別の選択手順を示す概念図である。この図１８の例では、メモリセルを順次選択する場合において、Ｚ座標のみを固定とし、Ｘ座標は１ずつ変化し、Ｙ座標は２ずつ変化する場合を示している（Ｐ（１、１、１）→Ｐ（２、３、１）→Ｐ（３、５、３）→・・・・）。その結果、選択するグローバルビット線ＧＢＬを順次変更していると言える。その結果、グローバルビット線ＧＢＬの残留電荷などの影響を受けることを防止することができる。

また、図１９に示すように、Ｚ座標も１ずつ増加するような選択手順を採用することもできる（Ｐ（１、１、１、）→Ｐ（２、３、２）→Ｐ（３、５、３）・・・）。Ｘ、Ｙ、Ｚの全ての座標を変化させることにより、残留電荷などの影響をさらに少なくすることができる。
また、論理アドレスの割り当ては第６の実施の形態と同様に割り当てることができる。
第７の実施の形態においても、第１〜第６の実施形態と同様の効果が得られる。

［メモリセルアレイの材料］
最後に、第１乃至第７の実施形態に係るメモリセルアレイに用いる材料についてまとめる。なお、ｘ、ｙは、任意の組成比を表している。

＜整流素子＞
非オーミック素子としての整流素子を構成するｐ型半導体、ｎ型半導体、及び真正半導体の材料には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ等の半導体のグループから選択することができる。
整流素子を構成する上部半導体との接合部には、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕで作るシリサイドを使用し、これらシリサイドには、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕを１又は２以上添加したものを使用する。

整流素子に絶縁層が含まれる場合、その絶縁層は、例えば、以下の材料から選択される。
（１） 酸化物
・ ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｃｅ_２Ｏ_３、ＣｅＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・ ＡＭ_２Ｏ_４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つである。
ＡＭ_２Ｏ_４には、例えば、Ｆｅ_３Ｏ_４、ＦｅＡｌ_２Ｏ_４、Ｍｎ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、Ｃｏ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、ＭｎＯ_ｘ等がある。
・ ＡＭＯ_３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つである。
ＡＭＯ_３には、例えば、ＬａＡｌＯ_３、ＳｒＨｆＯ_３、ＳｒＺｒＯ_３、ＳｒＴｉＯ_３等がある。
（２） 酸窒化物
・ ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
・ 上記（１）に示す酸化物の酸素元素の一部を窒素元素で置換した材料
特に、整流素子を構成する絶縁層は、それぞれ、ＳｉＯ_２、 ＳｉＮ、 Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯＮ、ＨｆＯ_２、ＨｆＳｉＯＮ、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＳｒＴｉＯ_３のグループから選択されるのが好ましい。
なお、ＳＩＯ_２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０^１８ａｔｏｍｓ/ｃｍ^３以上であるものを含む。

但し、複数の絶縁層のバリアハイトは、互いに異なる。
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料も含まれる。

＜可変抵抗素子＞
メモリセルＭＣの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
（１） 酸化物
・ ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｃｅ_２Ｏ_３、ＣｅＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・ ＡＭ_２Ｏ_４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせである。
ＡＭ_２Ｏ_４には、例えば、Ｆｅ_３Ｏ_４、ＦｅＡｌ_２Ｏ_４、Ｍｎ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、Ｃｏ_１＋ｘＡｌ２_−ｘＯ_４＋ｙ、ＭｎＯ_ｘ等がある。
・ ＡＭＯ_３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせである。
ＡＭＯ_３には、例えば、ＬａＡｌＯ_３、ＳｒＨｆＯ_３、ＳｒＺｒＯ_３、ＳｒＴｉＯ_３等がある。
（２） 酸窒化物
・ ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ

メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）等から構成される。例えば、カーボンであれば単層膜、ナノチューブ、グラフェン、フラーレン等の２次元構造を含む。金属酸化物は、上記（１）に示す酸化物や（２）に示す酸窒化物を含む。

＜電極層＞
メモリセルＭＣに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
具体的には、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯ_ｘ、ＷＳｉ_ｘ、ＴａＳｉ_ｘ、ＰｄＳｉ_ｘ、ＰｔＳｉ_ｘ、ＩｒＳｉ_ｘ、ＥｒＳｉ_ｘ、ＹＳｉ_ｘ、ＨｆＳｉ_ｘ、ＮｉＳｉ_ｘ、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＶＳｉ_ｘ、ＣｒＳｉ_ｘ、ＭｎＳｉ_ｘ、ＦｅＳｉ_ｘ等から構成される。
電極層は、バリアメタル層、又は接着層としての機能を同時に有していてもよい。

＜ワード線ＷＬ、ビット線ＢＬ＞
メモリセルアレイ１のワード線ＷＬ、ビット線ＢＬとして機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉ_ｘ、ＴａＳｉ_ｘ、ＰｄＳｉ_ｘ、ＥｒＳｉ_ｘ、ＹＳｉ_ｘ、ＰｔＳｉ_ｘ、ＨｆＳｉ_ｘ、ＮｉＳｉ_ｘ、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＶＳｉ_ｘ、ＣｒＳｉ_ｘ、ＭｎＳｉ_ｘ、ＦｅＳｉ_ｘ等から構成される。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンドド・インタフェース、 ７・・・ステートマシン、 ８・・・エンコード・デコード回路、 ９・・・パルス・ジェネレータ。

Claims (2)

1. 積層方向を長手方向として延び前記積層方向と交差する第１方向及び第２方向に配列される複数のビット線と、前記第１の方向に延び且つ前記積層方向に積層される複数のワード線と、前記複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイと、
   前記ビット線及びワード線に印加する電圧を制御する制御部と
   を備え、
   前記メモリセルは、可変抵抗素子を含み、
   前記制御部は、第１の動作、第２の動作を複数の前記メモリセルに対して行う場合に、
   前記複数のビット線の中から選択された第１のビット線、及び前記複数のワード線の中から選択された第１のワード線を選択して第１のメモリセルに対し前記第１の動作を行った後、この前記第１の動作に続く次の前記第２の動作において、前記第１の動作で前記第１のメモリセルを選択する間に選択された前記第１のビット線に対して、前記第１方向及び前記第２方向に各々１本ずつ隣接した第２のビット線と、前記第１の動作で前記第１のメモリセルを選択する際に選択された第１のワード線に対して、前記第２方向及び前記積層方向に各々１本ずつ隣接した第２のワード線との交差部に設けられた第２のメモリセルであって、前記第１のメモリセルに対して、前記第１方向に１つ、前記第２方向に２つ、及び前記積層方向に各々１つずつ隣接した第２のメモリセルを選択する
   ことを特徴とする半導体記憶装置。
2. 前記第２方向に延び、前記第２方向に配列された複数の前記ビット線と接続するグローバルビット線と、
   前記グローバルビット線と複数の前記ビット線との間にそれぞれ接続された選択トランジスタと
   を更に備えた請求項１記載の半導体記憶装置。

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