JP4313372B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP4313372B2
JP4313372B2 JP2006059057A JP2006059057A JP4313372B2 JP 4313372 B2 JP4313372 B2 JP 4313372B2 JP 2006059057 A JP2006059057 A JP 2006059057A JP 2006059057 A JP2006059057 A JP 2006059057A JP 4313372 B2 JP4313372 B2 JP 4313372B2
Authority
JP
Japan
Prior art keywords
voltage
memory cell
write
erase
selected memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006059057A
Other languages
English (en)
Other versions
JP2006344349A (ja
Inventor
篤志 島岡
豪哉 川添
幸夫 玉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2006059057A priority Critical patent/JP4313372B2/ja
Priority to US11/913,490 priority patent/US7697317B2/en
Priority to PCT/JP2006/308730 priority patent/WO2006120903A1/ja
Priority to TW095115401A priority patent/TW200707438A/zh
Publication of JP2006344349A publication Critical patent/JP2006344349A/ja
Application granted granted Critical
Publication of JP4313372B2 publication Critical patent/JP4313372B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるクロスポイント型のメモリセルアレイを有する半導体記憶装置に関し、より詳細には、メモリセルアレイに対する書き込み及び消去動作に伴う記憶データの劣化の防止及び抑制技術に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
また、これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリであるＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。また、１Ｒ型メモリセルで構成されたメモリセルアレイをクロスポイント型のメモリセルアレイと称する。
１Ｒ型メモリセルによりクロスポイント型のメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。
図１に示すように、メモリセル２は、可変抵抗素子１だけで構成され、当該１Ｒ型メモリセル２をマトリクス状に配列してクロスポイント型のメモリセルアレイ３を構成しており、例えば、下記の特許文献２に開示されているものと同様の構成である。具体的には、メモリセルアレイ３は、列方向に延伸するｍ本のビット線（ＢＬ１〜ＢＬｍ）と行方向に延伸するｎ本のワード線（ＷＬ１〜ＷＬｎ）の交点にメモリセル２をｍ×ｎ個配置した構成となっている。各メモリセル２は、ワード線に可変抵抗素子１の上部電極が接続され、ビット線に可変抵抗素子１の下部電極が接続している。尚、ワード線に可変抵抗素子１の下部電極が接続され、ビット線に可変抵抗素子１の上部電極が接続されて、可変抵抗素子１の上部電極と下部電極の関係が反転しても構わない。
図２に、クロスポイント型のメモリセルアレイ３を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線９から制御回路６に入力されたアドレス入力に対応したメモリセルアレイ３内の特定のメモリセルが、ビット線デコーダ４、及び、ワード線デコーダ５によって選択され、データの書き込み、消去、読み出しの各メモリ動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線１０を介して行われる。
ワード線デコーダ５は、アドレス線９に入力された信号に対応するメモリセルアレイ３のワード線を選択し、ビット線デコーダ４は、アドレス線９に入力されたアドレス信号に対応するメモリセルアレイ３のビット線を選択する。制御回路６は、メモリセルアレイ３に対する書き込み、消去、読み出しの各メモリ動作の制御を行う。
制御回路６は、アドレス線９から入力されたアドレス信号、データ線１０から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ５、ビット線デコーダ４、電圧スイッチ回路７、メモリセルアレイ３の読み出し、書き込み、及び、消去動作を制御する。図２に示す例では、制御回路６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路７は、メモリセルアレイ３の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ３に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み用の供給電圧（書き込み電圧）、Ｖｅは消去用の供給電圧（消去電圧は−Ｖｅ）である。また、データの読み出しは、メモリセルアレイ３からビット線デコーダ４、読み出し回路８を介して実行される。読み出し回路８は、データの状態を判定し、その結果を制御回路６に転送し、データ線１０へ出力する。
１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイでは、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し及び書き込み／消去電流を流すことができる。
一方、１Ｒ型メモリセル２で構成されたメモリセルアレイ３では、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル２で構成されたメモリセルアレイ３では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
図１及び図３に、１Ｒ型メモリセル２で構成されたメモリセルアレイ３におけるデータ読み出し動作時の各部への電圧印加手順の従来例を示す。選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖｒを印加する。読み出し期間Ｔｒの間、選択ワード線と全ビット線の間に、読み出し電圧Ｖｒの電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
図４及び図５に、１Ｒ型メモリセル２で構成されたメモリセルアレイ３におけるデータ書き込み動作時の各部への電圧印加手順の従来例を示す。また、図６及び図７に、１Ｒ型メモリセル２で構成されたメモリセルアレイ３におけるデータ消去動作時の各部への電圧印加手順の従来例を示す。尚、下記の非特許文献２に、クロスポイント型メモリセルアレイに対するデータ読み出し動作時及びデータ書き込み動作時におけるワード線とビット線へ印加する電圧バイアス条件についての具体的な開示がある。
図４及び図５に示すように、選択メモリセルＭ０にデータを書き込む際は、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、書き込み期間Ｔｐの間、非選択ワード線と非選択ビット線に書き込み阻止電圧Ｖｐ／２、選択ビット線に書き込み電圧Ｖｐを印加する。
書き込み期間Ｔｐの間、選択ビット線と選択ワード線の間に書き込み電圧Ｖｐの電圧差が生じ、選択メモリセルの可変抵抗素子の抵抗を変化させる。また、選択メモリセルの書き込み動作時に、選択メモリセルと共通のワード線に接続する第１非選択メモリセルＭ１、及び、選択メモリセルと共通のビット線に接続する第２非選択メモリセルＭ２の各可変抵抗素子にも、書き込み期間Ｔｐの間、書き込み電圧Ｖｐの２分の１の電圧Ｖｐ／２が印加される。
選択メモリセルＭ０からデータを消去する際は、書き込み時とは逆極性の電圧を選択メモリセルＭ０の可変抵抗素子に印加する。図６及び図７に示すように、選択メモリセルに接続する選択ビット線を接地電位Ｖｓｓに維持し、消去期間Ｔｅの間、非選択ビット線と非選択ワード線に消去阻止電圧（−Ｖｅ／２）、選択ワード線に消去電圧（−Ｖｅ）を印加する。
消去期間Ｔｅの間、選択ビット線と選択ワード線の間に消去電圧Ｖｅの電圧差が生じ、選択メモリセルの可変抵抗素子の抵抗を変化させる。また、選択メモリセルの消去動作時に、選択メモリセルと共通のワード線に接続する第１非選択メモリセルＭ１、及び、選択メモリセルと共通のビット線に接続する第２非選択メモリセルＭ２の各可変抵抗素子にも、消去期間Ｔｅの間、消去電圧（−Ｖｅ）の２分の１の電圧（−Ｖｅ／２）が印加される。
ここで、ビット線とワード線の関係を入れ換えて、書き込み動作及び消去動作を行っても構わない。
１Ｒ型モリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等がある。
米国特許第６２０４１３９号明細書 特開２００２−８３６９号公報 Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｙ．Ｃｈｅｎ ほか、"Ａｎ Ａｃｃｅｓｓ−Ｔｒａｎｓｉｓｔｏｒ−Ｆｒｅｅ （０Ｔ／１Ｒ） Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＲＲＡＭ） Ｕｓｉｎｇ ａ Ｎｏｖｅｌ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ，Ｓｅｌｆ−Ｒｅｃｔｉｆｙｉｎｇ Ｃｈａｌｃｏｇｅｎｉｄｅ Ｄｅｖｉｃｅ"，ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｓｅｓｓｉｏｎ ３７．４，２００３年
可変抵抗素子からなる１Ｒ型メモリセルで構成されたクロスポイント型のメモリセルアレイに対し、データの書き込みまたは消去を行う場合には、選択メモリセルの可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みまたは消去を行うが、選択メモリセルと共通のビット線に接続する非選択メモリセル、及び、選択メモリセルと共通のワード線に接続する非選択メモリセルの各可変抵抗素子にも、書き込み電圧または消去電圧の２分の１の電圧が印加される。この書き込み電圧または消去電圧の２分の１の電圧は、書き込みまたは消去の対象でない非選択メモリセルに対する書き込みまたは消去を阻止するために、非選択メモリセルに書き込み電圧または消去電圧が直接印加されないように、非選択ワード線と非選択ビット線に書き込み阻止電圧または消去阻止電圧を印加した結果として生じる。つまり、非選択メモリセルに対する書き込みまたは消去を阻止するために、積極的に書き込みまたは消去には不十分な低電圧を印加している。
しかし、本願発明者らは、ペロブスカイト型金属酸化物の一種であるＰＣＭＯ膜（Ｐｒ１−ｘＣａｘＭｎＯ３）を可変抵抗素子として用いた場合に、非選択メモリセルの可変抵抗素子に、電圧振幅が書き込み電圧の２分の１以下で同極性の電圧パルスを連続して印加すると、当該可変抵抗素子の抵抗値が印加回数の増大とともに徐々に変化することを見出した。つまり、クロスポイント型のメモリセルアレイ内で書き込み動作または消去動作を繰り返すことで、その間に書き込みまたは消去の対象とならなかった非選択メモリセルに対し、予期せぬ誤書き込みまたは誤消去が生じること（以下、当該現象を適宜、「書き込みディスターブ」または「消去ディスターブ」と称す。）を示唆している。
図８は、初期状態が高抵抗状態にあった可変抵抗素子に対し、電圧振幅、電圧極性、印加方法等を変えた５種類の電圧パルスを印加した場合の抵抗変化の様子を示すものである。図８に示すように、可変抵抗素子の上部電極に正極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると（矢示Ａの曲線）、初期状態が高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。また、負極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると（矢示Ｂの曲線）、パルス印加の回数が増えるに従って、抵抗値は上昇した。尚、負極性の電圧パルスでは、パルス印加回数が増えるに従って抵抗値が上昇する傾向を示すが、高抵抗状態が更に高抵抗状態となることは、低抵抗状態との差異がより顕著になるため、当該抵抗変化は特性上問題とならない。正極性の電圧パルス印加時の抵抗値の低下が問題となる。図８中、曲線Ａは、電圧振幅が書き込み電圧の２分の１の正極性の電圧パルス印加時を示し、曲線Ｂは、電圧振幅が書き込み電圧の２分の１の負極性の電圧パルス印加時を示している。
ここで、正極性の電圧パルスとは、下部電極に基準となる接地電圧を与え、上部電極に正電圧パルス（例えば、１Ｖの電圧振幅）を印加する状態を指す。更に、負極性の電圧パルスとは、上部電極に基準となる接地電圧を与え、下部電極に正電圧パルス（例えば、１Ｖの電圧振幅）を印加する状態を指す。また、図８に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図８の横軸は、電圧パルスの相対印加回数を対数表示している。
図９は、初期状態が低抵抗状態にあった可変抵抗素子に対し、電圧振幅、電圧極性、印加方法等を変えた６種類の電圧パルスを印加した場合の抵抗変化の様子を示すものである。尚、図９に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図９の横軸は、電圧パルスの相対印加回数を対数表示している。図９に示すように、初期状態が低抵抗状態の場合は、初期状態が高抵抗状態の場合に比べて、抵抗変化が小さいことが分かる。図９中、曲線Ａは、電圧振幅が書き込み電圧の４分の１の正極性の電圧パルス印加時を示し、曲線Ｂは、電圧振幅が書き込み電圧の２分の１の正極性の電圧パルス印加時を示している。
以上の結果、選択メモリセルと共通のビット線に接続する非選択メモリセル、及び、選択メモリセルと共通のワード線に接続する非選択メモリセルの各可変抵抗素子には、選択メモリセルに対する書き込み期間中に、電圧振幅が書き込み電圧の２分の１以下で同極性の電圧パルスが印加されるため、当該印加回数に応じて初期状態から抵抗状態が変化する書き込みディスターブ現象が明らかとなった。特に、初期状態が高抵抗状態の可変抵抗素子において、書き込みディスターブ現象が顕著に現れ、当該可変抵抗素子の抵抗値が低下して、高抵抗状態と低抵抗状態間の抵抗差が小さくなり、読み出しマージンが低下するという問題を惹起する。更に、ワード線数またはビット線数の多い大容量のメモリセルアレイでは、非選択メモリセルに対する低電圧での書き込み動作の繰り返される頻度も増すため、ディスターブ回数が多くなり、最悪ケースとして、記憶データが完全に消失し、読み出し不能に陥る虞がある。また、消去動作においても同様の虞がある。
特に、書き込み期間或いは消去期間の間、非選択ワード線と非選択ビット線に書き込み電圧の２分の１の書き込み阻止電圧、或いは、消去電圧の２分の１の消去阻止電圧を印加する場合に、選択メモリセルと共通のビット線に接続する非選択メモリセル、及び、選択メモリセルと共通のワード線に接続する非選択メモリセルの各可変抵抗素子に、書き込み電圧または消去電圧の２分の１の電圧振幅で同極性の電圧が印加されることになるので、書き込みディスターブ現象がより顕著となって現れることになる。
また、書き込み期間或いは消去期間の間、書き込み電圧の３分の１と３分の２の２種類の書き込み阻止電圧、或いは、消去電圧の３分の１と３分の２の２種類の消去阻止電圧を、非選択ワード線と非選択ビット線に各別に印加する場合に、選択メモリセルと共通のビット線に接続する非選択メモリセル、及び、選択メモリセルと共通のワード線に接続する非選択メモリセルの各可変抵抗素子に、書き込み電圧または消去電圧の３分の１の電圧振幅で同極性の電圧が印加され、選択メモリセルと共通のワード線及びビット線に接続しない非選択メモリセルの各可変抵抗素子に、書き込み電圧または消去電圧の３分の１の電圧振幅で逆極性の電圧が印加されることになる。この場合、ワード線数またはビット線数の多い大容量のメモリセルアレイでは、逆極性の電圧が印加される第３の非選択メモリセルの数が圧倒的に多くなるため、逆極性の電圧印加による書き込みディスターブ現象または消去ディスターブ現象の可能性がある場合には、印加される電圧が書き込み電圧または消去電圧の３分の１と、２分の１の場合より低電圧であるが、印加回数が多いため注意を要する。尚、書き込み及び消去は、可変抵抗素子の構成材料、膜質、組成、温度、構造、書き込み／消去時間等によって極性が変わる場合もある。
本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子からなるクロスポイント型のメモリセルアレイに対する書き込みまたは消去動作に伴う非選択メモリセルの抵抗変化を抑制し、読み出しマージンの大きな不揮発性半導体記憶装置を提供することである。
上記目的を達成するための本発明の不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、前記複数の行選択線と前記複数の列選択線の中から、少なくとも１本の第１行選択線と少なくとも１本の第１列選択線を選択することにより、前記メモリセルアレイの中から、前記第１行選択線と前記第１列選択線に両端が各別に接続する少なくとも１つの選択メモリセルを選択するメモリセル選択回路と、前記第１行選択線と前記第１列選択線に対し、行書き込み電圧と列書き込み電圧を各別に印加し、且つ、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線と前記複数の列選択線の内の前記第１列選択線以外の前記第２列選択線に対し、行書き込み阻止電圧と列書き込み阻止電圧を各別に印加することにより、前記選択メモリセルの両端にのみ書き込みに十分な書き込み電圧を印加する書き込み電圧印加回路と、を備え、前記書き込み電圧印加回路が、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記選択メモリセル以外の非選択メモリセルの両端に印加された電圧と逆極性の書き込み補償電圧を、前記非選択メモリセルの両端に印加することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、書き込み電圧印加回路が選択メモリセルに対して書き込み電圧の印加を行いデータの書き込み動作を実行できるとともに、非選択メモリセルに対して、書き込み動作に伴って印加された書き込み電圧より低電圧の書き込みディスターブを惹起する電圧と逆極性の書き込み補償電圧の印加を実行できるので、選択メモリセルに対する書き込み動作に伴って非選択メモリセルに生じた抵抗変化を相殺する方向に抵抗を変化させることができ、書き込みディスターブを緩和または解消することができ、非選択メモリセルに対して書き込みディスターブを惹起する電圧が繰り返し印加されても、書き込みディスターブが累積的に進行するのを防止でき、結果として読み出しマージンの低下を抑制できる。更には、記憶データの消失或いは読み出し不能状態に至るまでの書き込み回数を大幅に改善することが可能となる。
例えば、図８に示す可変抵抗素子への電圧パルス印加に伴う抵抗変化の測定した実験結果によれば、初期状態が高抵抗状態において、可変抵抗素子の上部電極に正極性の電圧パルス（電圧振幅：書き込み電圧の２分の１、パルス幅：１００ｎｓ）だけを連続して印加した場合（矢示Ａの曲線）と、正極性と負極性の電圧パルス（電圧振幅：書き込み電圧の２分の１、パルス幅：１００ｎｓ）を交互に印加した場合（矢示Ｃの曲線）を比較すると、明らかに、正極性と負極性の電圧パルス（前者が書き込みまたは消去動作に伴う電圧印加で、後者が書き込み補償電圧または消去補償電圧の印加に相当）の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の書き込みまたは消去ディスターブ抑制効果が裏付けられる。
更に、本発明に係る不揮発性半導体記憶装置は、前記第１行選択線と前記第１列選択線に対し、行消去電圧と列消去電圧を各別に印加し、且つ、前記第２行選択線と前記第２列選択線に対し、行消去阻止電圧と列消去阻止電圧を各別に印加することにより、前記選択メモリセルの両端にのみ消去に十分な消去電圧を印加する消去電圧印加回路を備え、前記消去電圧印加回路が、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記選択メモリセル以外の非選択メモリセルの両端に印加された電圧と逆極性の消去補償電圧を、前記非選択メモリセルの両端に印加することを特徴とする
上記特徴の不揮発性半導体記憶装置によれば、消去電圧印加回路が選択メモリセルに対して消去電圧の印加を行いデータの消去動作を実行できるとともに、非選択メモリセルに対して、消去動作に伴って印加された消去電圧より低電圧の消去ディスターブを惹起する電圧と逆極性の消去補償電圧の印加を実行できるので、選択メモリセルに対する消去動作に伴って非選択メモリセルに生じた抵抗変化を相殺する方向に抵抗を変化させることができ、消去ディスターブを緩和または解消することができ、非選択メモリセルに対して消去ディスターブを惹起する電圧が繰り返し印加されても、消去ディスターブが累積的に進行するのを防止でき、結果として読み出しマージンの低下を抑制できる。更には、記憶データの消失或いは読み出し不能状態に至るまでの消去回数を大幅に改善することが可能となる。
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記書き込み電圧印加回路が、前記選択メモリセルに対する前記書き込み電圧の印加と、前記非選択メモリセルに対する前記書き込み補償電圧の印加を、時分割により実行すること、或いは、前記消去電圧印加回路が、前記選択メモリセルに対する前記消去電圧の印加と、前記非選択メモリセルに対する前記消去補償電圧の印加を、時分割により実行することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、１選択期間内に、選択メモリセルに対する書き込み電圧または消去電圧の印加と、非選択メモリセルに対する書き込み補償電圧または消去補償電圧の印加の両方が行われるので、書き込みディスターブまたは消去ディスターブの抑制が確実に実行される。
更に、本発明に係る不揮発性半導体記憶装置は、前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記非選択メモリセルに接続する前記行選択線と前記列選択線の種別に応じた区分毎に、時分割により実行すること、或いは、前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記非選択メモリセルに接続する前記行選択線と前記列選択線の種別に応じた区分毎に、時分割により実行することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、非選択メモリセルに対する書き込み補償電圧または消去補償電圧の印加を効率的且つ確実に実行することができる。
更に、本発明に係る不揮発性半導体記憶装置は、前記書き込み電圧印加回路が、前記１選択期間内において、前記選択メモリセルに対する前記書き込み電圧の印加と、前記非選択メモリセルに対する前記区分毎の前記書き込み補償電圧の印加を、前記第２行選択線と前記第２列選択線に印加する電圧を変化させずに、前記第１行選択線と前記第１列選択線に印加する電圧を変化させて行うこと、或いは、前記消去電圧印加回路が、前記１選択期間内において、前記選択メモリセルに対する前記消去電圧の印加と、前記非選択メモリセルに対する前記区分毎の前記消去補償電圧の印加を、前記第２行選択線と前記第２列選択線に印加する電圧を変化させずに、前記第１行選択線と前記第１列選択線に印加する電圧を変化させて行うことを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、非選択メモリセルに対する書き込み補償電圧または消去補償電圧の印加が、前記第１行選択線と前記第１列選択線に印加する電圧だけを変化させて行えるので、書き込み補償電圧または消去補償電圧の印加に伴う回路動作を簡単化できる。
更に、本発明に係る不揮発性半導体記憶装置は、前記行書き込み阻止電圧と前記列書き込み阻止電圧が同電圧で、前記行書き込み電圧と前記列書き込み電圧の中間電圧であること、或いは、前記行消去阻止電圧と前記列消去阻止電圧が同電圧で、前記行消去電圧と前記列消去電圧の中間電圧であることを特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加とに区分して、時分割により実行すること、或いは、前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、選択メモリセルに対する書き込み動作時または消去動作時において、第１行選択線と第２列選択線に両端が各別に接続する第１非選択メモリセルと、第２行選択線と第１列選択線に両端が各別に接続する第２非選択メモリセルには、書き込みディスターブまたは消去ディスターブを惹起する電圧が印加されるが、第２行選択線と第２列選択線に両端が各別に接続する第３非選択メモリセルには、書き込みディスターブまたは消去ディスターブを惹起する電圧が印加されないので、当該第３非選択メモリセルに対して書き込み補償電圧または消去補償電圧の印加を行う必要がなく、書き込み補償電圧または消去補償電圧の印加に伴う回路動作を簡単化できる。
更に、本発明に係る不揮発性半導体記憶装置は、前記行書き込み阻止電圧と前記列書き込み阻止電圧が互いに異なり、且つ、前記行書き込み電圧と前記列書き込み電圧の間にあること、或いは、前記行消去阻止電圧と前記列消去阻止電圧が互いに異なり、且つ、前記行消去電圧と前記列消去電圧の内の間にあることを特徴とする。特に、前記行書き込み阻止電圧と前記列書き込み阻止電圧の内の一方が、前記行書き込み電圧と前記列書き込み電圧の内の低電圧側より、前記行書き込み電圧と前記列書き込み電圧の電圧差の絶対値の３分の１だけ高電圧であり、前記行書き込み阻止電圧と前記列書き込み阻止電圧の内の他方が、前記行書き込み電圧と前記列書き込み電圧の内の高電圧側より、前記行書き込み電圧と前記列書き込み電圧の電圧差の絶対値の３分の１だけ低電圧であること、或いは、前記行消去阻止電圧と前記列消去阻止電圧の内の一方が、前記行消去電圧と前記列消去電圧の内の低電圧側より、前記行消去電圧と前記列消去電圧の電圧差の絶対値の３分の１だけ高電圧であり、前記行消去阻止電圧と前記列消去阻止電圧の内の他方が、前記行消去電圧と前記列消去電圧の内の高電圧側より、前記行消去電圧と前記列消去電圧の電圧差の絶対値の３分の１だけ低電圧であることが好ましい。
更に、本発明に係る不揮発性半導体記憶装置は、前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加と、前記第２行選択線と前記第２列選択線に両端が各別に接続する第３非選択メモリセルに対する印加とに区分して、時分割により実行すること、或いは、前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加と、前記第２行選択線と前記第２列選択線に両端が各別に接続する第３非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、選択メモリセルに対する書き込み動作時または消去動作時において、第１行選択線と第２列選択線に両端が各別に接続する第１非選択メモリセルと、第２行選択線と第１列選択線に両端が各別に接続する第２非選択メモリセルと、第２行選択線と第２列選択線に両端が各別に接続する第３非選択メモリセルの全てに書き込みディスターブまたは消去ディスターブを惹起する電圧が印加されるが、当該印加される電圧振幅が低電圧化されるため、書き込み動作または消去動作毎の書き込みディスターブまたは消去ディスターブの程度を緩和できる。
更に、本発明に係る不揮発性半導体記憶装置は、前記非選択メモリセル毎に、前記書き込み補償電圧の絶対値が、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値と同電圧であり、前記選択メモリセルに対する前記書き込み電圧の印加期間と、個々の前記非選択メモリセルに対する前記書き込み補償電圧の印加期間が同じであること、或いは、前記非選択メモリセル毎に、前記消去補償電圧の絶対値が、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値と同電圧であり、前記選択メモリセルに対する前記消去電圧の印加期間と、個々の前記非選択メモリセルに対する前記消去補償電圧の印加期間が同じであることを特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、前記非選択メモリセル毎に、前記書き込み補償電圧の絶対値が、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値より高電圧であり、前記選択メモリセルに対する前記書き込み電圧の印加期間が、個々の前記非選択メモリセルに対する前記書き込み補償電圧の印加期間より長いこと、或いは、前記非選択メモリセル毎に、前記消去補償電圧の絶対値が、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値より高電圧であり、前記選択メモリセルに対する前記消去電圧の印加期間が、個々の前記非選択メモリセルに対する前記消去補償電圧の印加期間より長いことを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、書き込み補償電圧または消去補償電圧の印加期間の累積印加時間を短縮化して、書き込みディスターブまたは消去ディスターブの抑制を実現できる。
更に、本発明に係る不揮発性半導体記憶装置は、前記書き込み電圧印加回路が、一方端が前記第１行選択線に接続する前記非選択メモリセルと、一方端が前記第１列選択線に接続する前記非選択メモリセルに、前記書き込み補償電圧を同時に印加すること、或いは、前記消去電圧印加回路が、一方端が前記第１行選択線に接続する前記非選択メモリセルと、一方端が前記第１列選択線に接続する前記非選択メモリセルに、前記消去補償電圧を同時に印加するを特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセル選択回路が前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内において、前記書き込み電圧印加回路が、前記非選択メモリセルに対する前記書き込み補償電圧の印加を実行した後に、前記選択メモリセルに対する前記書き込み電圧の印加を実行すること、或いは、前記消去電圧印加回路が、前記非選択メモリセルに対する前記消去補償電圧の印加を実行した後に、前記選択メモリセルに対する前記消去電圧の印加を実行することを特徴とする。
上記特徴の不揮発性半導体記憶装置によれば、非選択メモリセルに対する書き込み補償電圧または消去補償電圧の印加回数の低減によって、印加時間を短縮化した書き込みディスターブまたは消去ディスターブの抑制を実現できる。
特に、前記行書き込み阻止電圧と前記列書き込み阻止電圧が同電圧で、前記行書き込み電圧と前記列書き込み電圧の中間電圧である場合には、書き込み補償電圧の印加時と書き込み電圧の印加時で、第２行選択線に印加される行書き込み阻止電圧を同電圧に維持でき、また、第２列選択線に印加される列書き込み阻止電圧を同電圧に維持でき、更には、前記行消去阻止電圧と前記列消去阻止電圧が同電圧で、前記行消去電圧と前記列消去電圧の中間電圧である場合には、消去補償電圧の印加時と消去電圧の印加時で、第２行選択線に印加される行消去阻止電圧を同電圧に維持でき、また、第２列選択線に印加される列消去阻止電圧を同電圧に維持でき、書き込み補償電圧または消去補償電圧の印加に伴う回路動作を簡単化できる。
尚、本発明において、可変抵抗素子に読み出し電圧、書き込みまたは消去電圧、或いは、書き込みまたは消去補償電圧を印加すると、可変抵抗素子の抵抗値が無限大に高抵抗状態つまり絶縁体でない限り、当該電圧印加期間に可変抵抗素子を通して電流が流れるので、上記各電圧印加状態は電流印加状態として捉えることもできる。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
以下の各実施形態では、本発明装置のメモリセルアレイを構成する各メモリセルは、電気的パルス印加により抵抗値が変化し、その電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、その可変抵抗素子の一例として、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）膜の上下にＰｔ電極を配した３層構造のＲＲＡＭ素子を想定して説明する。尚、可変抵抗素子としては、電気的パルス印加（または、電流印加）によって抵抗変化が生じる素子であれば、如何なる可変抵抗素子でも、本発明を適用することが可能である。可変抵抗素子の材料が、ＰＣＭＯ膜以外の金属酸化物であっても、電気的パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。また、可変抵抗素子の材料が、遷移金属酸化物で、電気パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。
本願発明者らは、ペロブスカイト型金属酸化物の一種である、ＰＣＭＯ膜と、その上部と下部にＰｔ電極を設けた可変抵抗素子を形成し、可変抵抗素子に、一定方向に電流を流す同極性の電圧パルスを連続して印加すると、パルスの印加回数が増えるに従って、可変抵抗素子の抵抗が変化することを見出した。尚、当該可変抵抗素子のＰＣＭＯ膜は、５００℃でスパッタリング法を用いて成膜した。
図８に示すように、可変抵抗素子の上部電極に正極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると（矢示Ａの曲線）、パルス未印加の初期状態で高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。尚、初期状態の高抵抗状態は、電圧振幅４Ｖ、パルス幅３μｓの書き込み電圧パルスを下部電極に印加して形成した。書き込み電圧パルスは可変抵抗素子の上部電極に対し負極性の電圧パルスとなる。
書き込み電圧パルスと同極性の負極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した（矢示Ｂの曲線）。また、図８より、印加する電圧パルスの電圧振幅が大きいほど、即ち、可変抵抗素子を流れる電流が大きい程、抵抗変化の程度は大きくなること、また、抵抗が増加する方向に変化するか、或いは、抵抗が減少する方向に変化するかは、電流を流す方向、つまり、印加する電圧パルスの極性に依存していることが明らかとなった。
本願発明者らは、可変抵抗素子の抵抗変化の方向が、電圧パルス印加による可変抵抗素子を流れる電流の方向に依存することに着目して、書き込み動作或いは消去動作の際に、非選択メモリセルの可変抵抗素子に対して印加される電圧とは逆極性の電圧パルスを印加することによって、抵抗変化を相殺する方法を考案し、異なる極性の電圧パルスを、可変抵抗素子に交互に連続して印加することを試みた。
図８は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、正極性パルスと負極性パルスを組み合わせて印加した場合について、抵抗変化の様子を調べた典型的な例である。同極性の電圧パルスを連続して印加した場合（矢示Ａ及び矢示Ｂの曲線）に比べて、極性が異なる電圧パルスを組み合わせて交互に印加した場合に、抵抗変化が小さくなることが検証された（矢示Ｃ〜Ｅの曲線参照）。尚、曲線Ｃは、正極性パルスと負極性パルスの電圧振幅（絶対値）及びパルス幅が同じ場合を示し、曲線Ｄは、負極性パルスの電圧振幅が正極性パルスの４分の３で、パルス幅が５０ｎｓ（２分の１）の場合を示し、曲線Ｅは、負極性パルスの電圧振幅が正極性パルスの４分の３で、パルス幅が２０ｎｓ（５分の１）の場合を示している。このことから、可変抵抗素子からなるメモリセルにデータの書き込みまたは消去をする際に、書き込み動作時または消去動作時に書き込みまたは消去に直接至らないものの書き込みディスターブまたは消去ディスターブが累積的に生じる虞のある電圧印加のあった非選択メモリセルの可変抵抗素子に対して、当該電圧印加によって流れる電流とは逆方向に流れる電流を、書き込み補償電圧または消去補償電圧を印加して強制的に流すことによって、非選択メモリセルの可変抵抗素子の抵抗変化を抑制、最小化することが可能であり、完全な書き込みまたは消去ディスターブに至るまでの書き込みまたは消去回数を増加させることが可能となることを明らかにした。
次に、上述の可変抵抗素子に対する書き込み及び消去ディスターブに関する新知見に基づいて、書き込み及び消去動作に伴う非選択メモリセルの可変抵抗素子の抵抗変化を抑制可能な本発明装置について説明する。
〈第１実施形態〉
図１０に、本発明装置の一構成例を模式的に示す。尚、図１０において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図１０に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したクロスポイント型のメモリセルアレイ３の周辺に、ビット線デコーダ４、ワード線デコーダ５、電圧スイッチ回路７ａ、読み出し回路８、及び、制御回路６ａを備えて構成される。基本的には、図２に示す１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図２の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路７ａからメモリセルアレイ３に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路７ａの動作を制御する制御回路６ａの動作である。
また、メモリセルアレイ３の構成も、図１、図４、及び、図６に示す従来の不揮発性半導体記憶装置のメモリセルアレイ３の構成と同じである。具体的には、図１１に示すように、メモリセルアレイ３は、列方向に延伸するｍ本のビット線（列選択線に相当）（ＢＬ１〜ＢＬｍ）と行方向に延伸するｎ本のワード線（行選択線に相当）（ＷＬ１〜ＷＬｎ）の交点にメモリセル２をｍ×ｎ個配置した構成となっている。各メモリセル２は、ワード線に可変抵抗素子１の上部電極が接続され、ビット線に可変抵抗素子１の下部電極が接続している。尚、ワード線に可変抵抗素子１の下部電極が接続され、ビット線に可変抵抗素子１の上部電極が接続されて、可変抵抗素子１の上部電極と下部電極の関係が反転しても構わない。
ビット線デコーダ４とワード線デコーダ５は、アドレス線９から制御回路６ａに入力されたアドレス入力に対応したメモリセルアレイ３の中から、読み出し、書き込み、或いは、消去対象のメモリセルを選択する。ワード線デコーダ５は、アドレス線９に入力された信号に対応するメモリセルアレイ３のワード線を選択し、ビット線デコーダ４は、アドレス線９に入力されたアドレス信号に対応するメモリセルアレイ３のビット線を選択する。図１１に示すように、ワード線デコーダ５で選択された選択ワード線ＷＬｓ（第１行選択線に相当）とビット線デコーダ４で選択された選択ビット線ＢＬｓ（第１列選択線に相当）に可変抵抗素子１の両端が各別に接続するメモリセルが選択メモリセルＭ０として選択される。また、以下の説明において、選択ワード線ＷＬｓとビット線デコーダ４で選択されなかった非選択ビット線ＢＬｕ（第２列選択線に相当）に可変抵抗素子１の両端が各別に接続するメモリセルを第１非選択メモリセルＭ１とし、ワード線デコーダ５で選択されなかった非選択ワード線ＷＬｕ（第２行選択線に相当）と選択ビット線ＢＬｓに可変抵抗素子１の両端が各別に接続するメモリセルを第２非選択メモリセルＭ２とし、非選択ワード線ＷＬｕと非選択ビット線ＢＬｕに可変抵抗素子１の両端が各別に接続するメモリセルを第３非選択メモリセルＭ３とする。図１１に示す例では、選択ワード線ＷＬｓと選択ビット線ＢＬｓは夫々１本であるので、選択メモリセルＭ０は１個、第１非選択メモリセルＭ１は（ｍ−１）個、第２非選択メモリセルＭ２は（ｎ−１）個、第３非選択メモリセルＭ３は｛（ｍ−１）×（ｎ−１）｝個、夫々存在する。
制御回路６ａは、メモリセルアレイ３の書き込み、消去、読み出しの各動作における制御を行う。制御回路６ａは、アドレス線９から入力されたアドレス信号、データ線１０から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ５、ビット線デコーダ４、電圧スイッチ回路７、メモリセルアレイ３の読み出し、書き込み、及び、消去動作を制御する。図１０に示す例では、制御回路６ａは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路７ａは、メモリセルアレイ３の読み出し、書き込み、消去の各動作時に必要なワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及びビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ３に供給する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み用の供給電圧（書き込み電圧）、Ｖｅは消去用の供給電圧（消去電圧は−Ｖｅ）である。書き込み時に非選択ワード線ＷＬｕに印加する行書き込み阻止電圧、非選択ビット線ＢＬｕに印加する列書き込み阻止電圧、消去時に非選択ワード線ＷＬｕに印加する行消去阻止電圧、非選択ビット線ＢＬｕに印加する列消去阻止電圧等の中間電圧は、書き込み用電圧Ｖｐ及び消去用電圧Ｖｅから生成され、メモリセルアレイ３に供給される。
本実施形態では、選択メモリセルの両端にのみ書き込みに十分な書き込み電圧Ｖｐを印加し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２には、書き込みに不十分な書き込み阻止電圧（Ｖｐ／２）を印加する書き込み電圧印加回路が、制御回路６ａと電圧スイッチ回路７ａによって実現される。また、選択メモリセルの両端にのみ消去に十分な消去電圧（−Ｖｅ）を印加し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２には、消去に不十分な消去阻止電圧（−Ｖｅ／２）を印加する消去電圧印加回路が、制御回路６ａと電圧スイッチ回路７ａによって実現される。
読み出し回路８は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ４で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路６ａに転送し、データ線１０へ出力する。
次に、書き込み動作時における、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する書き込み補償電圧Ｖｐｃの印加を行うための、電圧スイッチ回路７ａからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、２つの実施例を説明する。
尚、以下、特に断らない限り、図１１に示すメモリセルアレイ３の選択ワード線ＷＬｓと非選択ワード線ＷＬｕ、選択ビット線ＢＬｓと非選択ビット線ＢＬｕ、選択メモリセルＭ０、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３を用いて説明する。
〈実施例１〉
実施例１では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における書き込み動作時において、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加（書き込み期間Ｔｐ）と、第１非選択メモリセルＭ１に対する書き込み補償電圧Ｖｐｃの印加（第１書き込み補償期間Ｔｐｃ１）と、第２非選択メモリセルＭ２に対する書き込み補償電圧Ｖｐｃの印加（第２書き込み補償期間Ｔｐｃ２）を、時分割で行う場合の手順を、図１２を参照して説明する。尚、実施例１では、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２は、書き込み期間Ｔｐと、同じ或いは略同じ時間的長さである。つまり、Ｔｐ＝Ｔｐｃ１＝Ｔｐｃ２またはＴｐ≒Ｔｐｃ１≒Ｔｐｃ２となっている。
図１２は、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１２に示すように、書き込み期間Ｔｐにおいて、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓと同電圧の行書き込み電圧を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の書き込み電圧Ｖｐが、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。この書き込み期間Ｔｐにおける各部の印加電圧を以下の数１に纏めて示す。
以上の結果、書き込み期間Ｔｐにおいて、選択メモリセルＭ０の書き込みが行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、書き込みには不十分な書き込み阻止電圧が印加され書き込みは起こらないものの、書き込みディスターブが発生する。
〈数１〉
Ｖｂｌｓ＝Ｖｐ （列書き込み電圧Ｖｐの印加）
Ｖｂｌｕ＝Ｖｐ／２ （列書き込み阻止電圧Ｖｐ／２の印加）
Ｖｗｌｓ＝Ｖｓｓ （行書き込み電圧Ｖｓｓの印加）
Ｖｗｌｕ＝Ｖｐ／２ （行書き込み阻止電圧Ｖｐ／２の印加）
Ｖｍ０＝ Ｖｐ （選択メモリセルＭ０の書き込み）
Ｖｍ１＝Ｖｐ／２ （第１非選択メモリセルＭ１の書き込みディスターブ）
Ｖｍ２＝Ｖｐ／２ （第２非選択メモリセルＭ２の書き込みディスターブ）
Ｖｍ３＝０［Ｖ］
次に、第１書き込み補償期間Ｔｐｃ１において、書き込み期間Ｔｐで発生した第１非選択メモリセルＭ１に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを第１非選択メモリセルＭ１に印加する。具体的には、図１２に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１書き込み補償期間Ｔｐｃ１における各部の印加電圧を以下の数２に纏めて示す。
以上の結果、第１書き込み補償期間Ｔｐｃ１において、第１非選択メモリセルＭ１に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数２〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｐ／２
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ −Ｖｐ／２
Ｖｍ１＝−Ｖｐ／２ （第１非選択メモリセルＭ１への書き込み補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２書き込み補償期間Ｔｐｃ２において、書き込み期間Ｔｐで発生した第２非選択メモリセルＭ２に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを第２非選択メモリセルＭ２に印加する。具体的には、図１２に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２書き込み補償期間Ｔｐｃ２における各部の印加電圧を以下の数３に纏めて示す。
以上の結果、第２書き込み補償期間Ｔｐｃ２において、第２非選択メモリセルＭ２に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数３〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｐ／２
Ｖｗｌｓ＝Ｖｐ／２
Ｖｗｌｕ＝Ｖｐ／２
Ｖｍ０＝ −Ｖｐ／２
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝−Ｖｐ／２ （第２非選択メモリセルＭ２への書き込み補償電圧印加）
Ｖｍ３＝０［Ｖ］
以上、実施例１で示す要領で、書き込み動作が発生する毎に、１選択期間内において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間を設けることで、書き込み動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において書き込みディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２において、書き込み補償電圧（−Ｖｐ／２）の印加が発生するが、選択メモリセルＭ０の１回の書き込みに対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例１において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間の順序は任意であり、例えば、書き込み期間Ｔｐを第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の後に設けても構わない。
また、実施例１において、書き込み補償が最も高効率となるように、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の各長さを調整することで、必ずしも、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の各長さが相互に同じとなり、また、書き込み補償電圧Ｖｐｃと書き込み阻止電圧（Ｖｐ／２）の絶対値が同じとなる必要はない。
〈実施例２〉
実施例２では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における書き込み動作時において、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加（書き込み期間Ｔｐ）と、第１非選択メモリセルＭ１に対する書き込み補償電圧Ｖｐｃの印加（第１書き込み補償期間Ｔｐｃ１）と、第２非選択メモリセルＭ２に対する書き込み補償電圧Ｖｐｃの印加（第２書き込み補償期間Ｔｐｃ２）を、時分割で行う場合の他の手順を、図１３を参照して説明する。尚、実施例２では、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２は、書き込み期間Ｔｐと、同じ或いは略同じ時間的長さである。つまり、Ｔｐ＝Ｔｐｃ１＝Ｔｐｃ２またはＴｐ≒Ｔｐｃ１≒Ｔｐｃ２となっている。
図１３は、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１３に示すように、書き込み期間Ｔｐにおいて、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓと同電圧の行書き込み電圧を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の書き込み電圧Ｖｐが、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。これは、実施例１の場合と全く同じであり、この書き込み期間Ｔｐにおける各部の印加電圧は数１に示すものと同じである。
以上の結果、書き込み期間Ｔｐにおいて、選択メモリセルＭ０の書き込みが行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、書き込みには不十分な書き込み阻止電圧が印加され書き込みは起こらないものの、書き込みディスターブが発生する。
次に、第１書き込み補償期間Ｔｐｃ１において、書き込み期間Ｔｐで発生した第１非選択メモリセルＭ１に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを第１非選択メモリセルＭ１に印加する。具体的には、図１３に示すように、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、選択ワード線ＷＬｓに書き込み電圧Ｖｐを、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１書き込み補償期間Ｔｐｃ１における各部の印加電圧を以下の数４に纏めて示す。これは、選択ビット線ＢＬｓ、非選択ビット線ＢＬｕ、選択ワード線ＷＬｓ、及び、選択ワード線ＷＬｓの各印加電圧が、実施例１で印加された電圧を夫々Ｖｐ／２だけ高電圧側にシフトさせた電圧と同じである。
以上の結果、第１書き込み補償期間Ｔｐｃ１において、第１非選択メモリセルＭ１に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数４〉
Ｖｂｌｓ＝Ｖｐ／２
Ｖｂｌｕ＝Ｖｐ／２
Ｖｗｌｓ＝Ｖｐ
Ｖｗｌｕ＝Ｖｐ／２
Ｖｍ０＝ −Ｖｐ／２
Ｖｍ１＝−Ｖｐ／２ （第１非選択メモリセルＭ１への書き込み補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２書き込み補償期間Ｔｐｃ２において、書き込み期間Ｔｐで発生した第２非選択メモリセルＭ２に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを第２非選択メモリセルＭ２に印加する。具体的には、図１３に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。これは、実施例１の場合と全く同じであり、この第２書き込み補償期間Ｔｐｃ２における各部の印加電圧は数３に示すものと同じである。
以上の結果、第２書き込み補償期間Ｔｐｃ２において、第２非選択メモリセルＭ２に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
以上、実施例２で示す要領で、書き込み動作が発生する毎に、１選択期間内において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間を設けることで、書き込み動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において書き込みディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２において、書き込み補償電圧（−Ｖｐ／２）の印加が発生するが、選択メモリセルＭ０の１回の書き込みに対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例２において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間の順序は任意であり、例えば、書き込み期間Ｔｐを第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の後に設けても構わない。
更に、実施例２においては、図１３に示すように、書き込み期間Ｔｐと第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の３つの期間を通して、非選択ビット線ＢＬｕには、書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２が、非選択ワード線ＷＬｕには、書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２が、夫々印加され、（ｍ−１）本の非選択ビット線ＢＬｕと（ｎ−１）本の非選択ワード線ＷＬｕの印加電圧を変化させる必要がないので、ワード線及びビット線の駆動制御が簡単化できる。
また、実施例２において、書き込み補償が最も高効率となるように、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の各長さを調整することで、必ずしも、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の各長さが相互に同じとなり、また、書き込み補償電圧Ｖｐｃと書き込み阻止電圧（Ｖｐ／２）の絶対値が同じとなる必要はない。
次に、消去動作時における、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する消去補償電圧Ｖｅｃの印加を行うための、電圧スイッチ回路７ａからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、２つの実施例を説明する。
〈実施例３〉
実施例３では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における消去動作時において、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加（消去期間Ｔｅ）と、第１非選択メモリセルＭ１に対する消去補償電圧Ｖｅｃの印加（第１消去補償期間Ｔｅｃ１）と、第２非選択メモリセルＭ２に対する消去補償電圧Ｖｅｃの印加（第２消去補償期間Ｔｅｃ２）を、時分割で行う場合の手順を、図１４を参照して説明する。尚、実施例３では、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２は、消去期間Ｔｅと、同じ或いは略同じ時間的長さである。つまり、Ｔｅ＝Ｔｅｃ１＝Ｔｅｃ２またはＴｅ≒Ｔｅｃ１≒Ｔｅｃ２となっている。
図１４は、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１４に示すように、消去期間Ｔｅにおいて、選択ビット線ＢＬｓに接地電位Ｖｓｓと同電圧の列消去電圧を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅと同電圧の行消去電圧Ｖｅを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。この消去期間Ｔｅにおける各部の印加電圧を以下の数５に纏めて示す。
以上の結果、消去期間Ｔｅにおいて、選択メモリセルＭ０の消去が行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、消去には不十分な消去阻止電圧が印加され消去は起こらないものの、消去ディスターブが発生する。
〈数５〉
Ｖｂｌｓ＝Ｖｓｓ （列消去電圧Ｖｓｓの印加）
Ｖｂｌｕ＝Ｖｅ／２ （列消去阻止電圧Ｖｅ／２の印加）
Ｖｗｌｓ＝Ｖｅ （行消去電圧Ｖｅの印加）
Ｖｗｌｕ＝Ｖｅ／２ （行消去阻止電圧Ｖｅ／２の印加）
Ｖｍ０＝ −Ｖｅ （選択メモリセルＭ０の消去）
Ｖｍ１＝−Ｖｅ／２ （第１非選択メモリセルＭ１の消去ディスターブ）
Ｖｍ２＝−Ｖｅ／２ （第２非選択メモリセルＭ２の消去ディスターブ）
Ｖｍ３＝０［Ｖ］
次に、第１消去補償期間Ｔｅｃ１において、消去期間Ｔｅで発生した第１非選択メモリセルＭ１に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃを第１非選択メモリセルＭ１に印加する。具体的には、図１４に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１消去補償期間Ｔｅｃ１における各部の印加電圧を以下の数６に纏めて示す。
以上の結果、第１消去補償期間Ｔｅｃ１において、第１非選択メモリセルＭ１に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）と同電圧で逆極性の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数６〉
Ｖｂｌｓ＝Ｖｅ／２
Ｖｂｌｕ＝Ｖｅ／２
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｅ／２
Ｖｍ０＝ Ｖｅ／２
Ｖｍ１＝Ｖｅ／２ （第１非選択メモリセルＭ１への消去補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２消去補償期間Ｔｅｃ２において、消去期間Ｔｅで発生した第２非選択メモリセルＭ２に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃを第２非選択メモリセルＭ２に印加する。具体的には、図１４に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２消去補償期間Ｔｅｃ２における各部の印加電圧を以下の数７に纏めて示す。
以上の結果、第２消去補償期間Ｔｅｃ２において、第２非選択メモリセルＭ２に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）と同電圧で逆極性の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数７〉
Ｖｂｌｓ＝Ｖｅ／２
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ Ｖｅ／２
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝Ｖｅ／２ （第２非選択メモリセルＭ２への消去補償電圧印加）
Ｖｍ３＝０［Ｖ］
以上、実施例３で示す要領で、消去動作が発生する毎に、１選択期間内において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間を設けることで、消去動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において消去ディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２において、消去補償電圧（Ｖｅ／２）の印加が発生するが、選択メモリセルＭ０の１回の消去に対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例３において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間の順序は任意であり、例えば、消去期間Ｔｅを第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の後に設けても構わない。
また、実施例３において、消去補償が最も高効率となるように、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の各長さを調整することで、必ずしも、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の各長さが相互に同じとなり、また、消去補償電圧Ｖｅｃと消去阻止電圧（−Ｖｅ／２）の絶対値が同じとなる必要はない。
〈実施例４〉
実施例４では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における消去動作時において、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加（消去期間Ｔｅ）と、第１非選択メモリセルＭ１に対する消去補償電圧Ｖｅｃの印加（第１消去補償期間Ｔｅｃ１）と、第２非選択メモリセルＭ２に対する消去補償電圧Ｖｅｃの印加（第２消去補償期間Ｔｅｃ２）を、時分割で行う場合の他の手順を、図１５を参照して説明する。尚、実施例４では、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２は、消去期間Ｔｅと、同じ或いは略同じ時間的長さである。つまり、Ｔｅ＝Ｔｅｃ１＝Ｔｅｃ２またはＴｅ≒Ｔｅｃ１≒Ｔｅｃ２となっている。
図１５は、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１５に示すように、消去期間Ｔｅにおいて、選択ビット線ＢＬｓに接地電位Ｖｓｓと同電圧の列消去電圧を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅと同電圧の行消去電圧Ｖｅを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。これは、実施例３の場合と全く同じであり、この消去期間Ｔｅにおける各部の印加電圧は数５に示すものと同じである。
以上の結果、消去期間Ｔｅにおいて、選択メモリセルＭ０の消去が行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、消去には不十分な消去阻止電圧が印加され消去は起こらないものの、消去ディスターブが発生する。
次に、第１消去補償期間Ｔｅｃ１において、消去期間Ｔｅで発生した第１非選択メモリセルＭ１に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃを第１非選択メモリセルＭ１に印加する。具体的には、図１５に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。これは、実施例３の場合と全く同じであり、この第１消去補償期間Ｔｅｃ１における各部の印加電圧は数６に示すものと同じである。
以上の結果、第１消去補償期間Ｔｅｃ１において、第１非選択メモリセルＭ１に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）と同電圧で逆極性の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
次に、第２消去補償期間Ｔｅｃ２において、消去期間Ｔｅで発生した第２非選択メモリセルＭ２に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃを第２非選択メモリセルＭ２に印加する。具体的には、図１５に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの同電圧の列消去電圧Ｖｅを、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／２）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２消去補償期間Ｔｅｃ２における各部の印加電圧を以下の数８に纏めて示す。これは、選択ビット線ＢＬｓ、非選択ビット線ＢＬｕ、選択ワード線ＷＬｓ、及び、選択ワード線ＷＬｓの各印加電圧が、実施例３で印加された電圧を夫々Ｖｅ／２だけ高電圧側にシフトさせた電圧と同じである。
以上の結果、第２消去補償期間Ｔｅｃ２において、第２非選択メモリセルＭ２に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）と同電圧で逆極性の消去補償電圧（Ｖｅｃ＝Ｖｅ／２）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数８〉
Ｖｂｌｓ＝Ｖｅ
Ｖｂｌｕ＝Ｖｅ／２
Ｖｗｌｓ＝Ｖｅ／２
Ｖｗｌｕ＝Ｖｅ／２
Ｖｍ０＝ Ｖｅ／２
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝Ｖｅ／２ （第２非選択メモリセルＭ２への消去補償電圧印加）
Ｖｍ３＝０［Ｖ］
以上、実施例４で示す要領で、消去動作が発生する毎に、１選択期間内において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間を設けることで、消去動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において消去ディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２において、消去補償電圧（Ｖｅ／２）の印加が発生するが、選択メモリセルＭ０の１回の消去に対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例４において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間の順序は任意であり、例えば、消去期間Ｔｅを第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の後に設けても構わない。
更に、実施例４においては、図１５に示すように、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間を通して、非選択ビット線ＢＬｕには、消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２が、非選択ワード線ＷＬｕには、消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２が、夫々印加され、（ｍ−１）本の非選択ビット線ＢＬｕと（ｎ−１）本の非選択ワード線ＷＬｕの印加電圧を変化させる必要がないので、ワード線及びビット線の駆動制御が簡単化できる。
また、実施例４において、消去補償が最も高効率となるように、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の各長さを調整することで、必ずしも、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の各長さが相互に同じとなり、また、消去補償電圧Ｖｅｃと消去阻止電圧（−Ｖｅ／２）の絶対値が同じとなる必要はない。
〈第２実施形態〉
図１６に、第２実施形態における本発明装置の一構成例を模式的に示す。尚、図１６において、第１実施形態における本発明装置、及び、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図１６に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したクロスポイント型のメモリセルアレイ３の周辺に、ビット線デコーダ４、ワード線デコーダ５、電圧スイッチ回路７ｂ、読み出し回路８、及び、制御回路６ｂを備えて構成される。基本的には、図１０に示す１Ｒ型メモリセルのメモリセルアレイを備えた第１実施形態における本発明装置の構成と同じである。また、メモリセルアレイ３の構成も、第１実施形態における本発明装置のメモリセルアレイ３の構成と同じである。第１実施形態と重複する部分については、詳細な説明は省略する。
第１実施形態との相違点は、電圧スイッチ回路７ｂからメモリセルアレイ３に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路７ｂの動作を制御する制御回路６ｂの動作である。具体的には、電圧スイッチ回路７ｂへの入力として、独立した書き込み補償用の供給電圧Ｖｐ１と消去補償用の供給電圧Ｖｅ１を備える点、更に、書き込み動作時の第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２、及び、消去動作時の第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２における、選択ワード線ＷＬｓと非選択ワード線ＷＬｕ、選択ビット線ＢＬｓと非選択ビット線ＢＬｕの夫々に印加する電圧及び印加期間が、第１実施形態と異なる。書き込み補償用の供給電圧Ｖｐ１は、書き込み電圧Ｖｐより低電圧で、書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２より高電圧である（Ｖｐ＞Ｖｐ１＞Ｖｐ／２）。また、消去補償用の供給電圧Ｖｅ１は、消去用供給電圧Ｖｅより低電圧で、消去用供給電圧Ｖｅの２分の１の電圧Ｖｅ／２より高電圧である（Ｖｅ＞Ｖｅ１＞Ｖｅ／２）。
次に、書き込み動作時における、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する書き込み補償電圧Ｖｐｃ’の印加を行うための、電圧スイッチ回路７ｂからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
〈実施例５〉
実施例５では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における書き込み動作時において、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加（書き込み期間Ｔｐ）と、第１非選択メモリセルＭ１に対する書き込み補償電圧Ｖｐｃ’の印加（第１書き込み補償期間Ｔｐｃ１）と、第２非選択メモリセルＭ２に対する書き込み補償電圧Ｖｐｃ’の印加（第２書き込み補償期間Ｔｐｃ２）を、時分割で行う場合の手順を、図１７を参照して説明する。尚、実施例５では、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２は、書き込み期間Ｔｐより短時間に設定されている。つまり、Ｔｐ＞Ｔｐｃ１、Ｔｐ＞Ｔｐｃ２となっている。
図１７は、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１７に示すように、書き込み期間Ｔｐにおいて、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓと同電圧の行書き込み電圧を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の書き込み電圧Ｖｐが、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。これは、第１実施形態の実施例１と全く同じであり、この書き込み期間Ｔｐにおける各部の印加電圧は数１に示すものと同じである。
以上の結果、書き込み期間Ｔｐにおいて、選択メモリセルＭ０の書き込みが行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、書き込みには不十分な書き込み阻止電圧が印加され書き込みは起こらないものの、書き込みディスターブが発生する。
次に、第１書き込み補償期間Ｔｐｃ１において、書き込み期間Ｔｐで発生した第１非選択メモリセルＭ１に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃ’（＝−Ｖｐ１）を第１非選択メモリセルＭ１に印加する。具体的には、図１７に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに書き込み補償電圧Ｖｐｃ’と同電圧で逆極性の書き込み補償用の供給電圧Ｖｐ１（＝−Ｖｐｃ’）を、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ１）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み補償電圧（Ｖｐｃ’＝−Ｖｐ１）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１書き込み補償期間Ｔｐｃ１における各部の印加電圧を以下の数９に纏めて示す。
以上の結果、第１書き込み補償期間Ｔｐｃ１において、第１非選択メモリセルＭ１に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２より絶対値が高電圧で逆極性の書き込み補償電圧（Ｖｐｃ’＝−Ｖｐ１）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数９〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｐ１
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ −Ｖｐ１
Ｖｍ１＝−Ｖｐ１ （第１非選択メモリセルＭ１への書き込み補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２書き込み補償期間Ｔｐｃ２において、書き込み期間Ｔｐで発生した第２非選択メモリセルＭ２に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃ’（＝−Ｖｐ１）を第２非選択メモリセルＭ２に印加する。具体的には、図１７に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに書き込み補償電圧Ｖｐｃ’と同電圧で逆極性の書き込み補償用の供給電圧Ｖｐ１（＝−Ｖｐｃ’）を、選択ワード線ＷＬｓに書き込み補償電圧Ｖｐｃ’と同電圧で逆極性の書き込み補償用の供給電圧Ｖｐ１（＝−Ｖｐｃ’）を、非選択ワード線ＷＬｕに書き込み補償電圧Ｖｐｃ’と同電圧で逆極性の書き込み補償用の供給電圧Ｖｐ１（＝−Ｖｐｃ’）を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ１）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み補償電圧（Ｖｐｃ’＝−Ｖｐ１）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２書き込み補償期間Ｔｐｃ２における各部の印加電圧を以下の数１０に纏めて示す。
以上の結果、第２書き込み補償期間Ｔｐｃ２において、第２非選択メモリセルＭ２に、書き込み期間Ｔｐで印加された書き込み阻止電圧Ｖｐ／２より絶対値が高電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数１０〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｐ１
Ｖｗｌｓ＝Ｖｐ１
Ｖｗｌｕ＝Ｖｐ１
Ｖｍ０＝ −Ｖｐ１
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝−Ｖｐ１ （第２非選択メモリセルＭ２への書き込み補償電圧印加）
Ｖｍ３＝０［Ｖ］
以上、実施例５で示す要領で、書き込み動作が発生する毎に、１選択期間内において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間を設けることで、書き込み動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において書き込みディスターブが累積的に進行するのを効果的に防止できる。第１実施形態の実施例１との相違点は、書き込み補償電圧（Ｖｐｃ’＝−Ｖｐ１）の絶対値が、第１実施形態の書き込み補償電圧（Ｖｐｃ＝−Ｖｐ／２）より高電圧であり、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２が、書き込み期間Ｔｐより短期間である点であり、当該相違点があっても、書き込みディスターブの補償が可能であることは、図８の曲線Ｃ〜Ｅより明らかである。つまり、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２を短くすると、書き込み時に発生した抵抗変化を元に戻す効果が低減するものの、書き込み補償電圧の絶対値を高くすることにより、書き込み時に発生した抵抗変化を元に戻す効果が増大するため、結果として、第１実施形態の実施例１と同等の効果を奏することが可能となる。
尚、選択メモリセルＭ０に対して、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２において、書き込み補償電圧（−Ｖｐ１）の印加が発生するが、選択メモリセルＭ０の１回の書き込みに対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例５において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の３つの期間の順序は任意であり、例えば、書き込み期間Ｔｐを第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の後に設けても構わない。
また、第２実施形態では、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２の夫々が、第１実施形態より短いため、１選択期間を短くでき、書き込み補償を含む書き込み動作に要する総合的な書き込み時間の短縮化が図れる。
次に、消去動作時における、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する消去補償電圧Ｖｅｃ’の印加を行うための、電圧スイッチ回路７ａからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
〈実施例６〉
実施例６では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における消去動作時において、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加（消去期間Ｔｅ）と、第１非選択メモリセルＭ１に対する消去補償電圧Ｖｅｃ’の印加（第１消去補償期間Ｔｅｃ１）と、第２非選択メモリセルＭ２に対する消去補償電圧Ｖｅｃ’の印加（第２消去補償期間Ｔｅｃ２）を、時分割で行う場合の手順を、図１８を参照して説明する。尚、実施例６では、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２は、消去期間Ｔｅより短時間に設定されている。つまり、Ｔｅ＞Ｔｅｃ１、Ｔｅ＞Ｔｅｃ２となっている。
図１８は、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図１８に示すように、消去期間Ｔｅにおいて、選択ビット線ＢＬｓに接地電位Ｖｓｓと同電圧の列消去電圧を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅと同電圧の行消去電圧Ｖｅを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。これは、第１実施形態の実施例３と全く同じであり、この消去期間Ｔｅにおける各部の印加電圧は数５に示すものと同じである。
以上の結果、消去期間Ｔｅにおいて、選択メモリセルＭ０の消去が行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、消去には不十分な消去阻止電圧が印加され消去は起こらないものの、消去ディスターブが発生する。
次に、第１消去補償期間Ｔｅｃ１において、消去期間Ｔｅで発生した第１非選択メモリセルＭ１に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃ’（＝Ｖｅ１）を第１非選択メモリセルＭ１に印加する。具体的には、図１８に示すように、選択ビット線ＢＬｓに消去補償電圧Ｖｅｃ’と同電圧の消去補償用の供給電圧Ｖｅ１を、非選択ビット線ＢＬｕに消去補償電圧Ｖｅｃ’と同電圧の消去補償用の供給電圧Ｖｅ１を、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに消去補償電圧Ｖｅｃ’と同電圧の消去補償用の供給電圧Ｖｅ１を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ１）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去補償電圧（Ｖｅｃ’＝Ｖｅ１）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１消去補償期間Ｔｅｃ１における各部の印加電圧を以下の数１１に纏めて示す。
以上の結果、第１消去補償期間Ｔｅｃ１において、第１非選択メモリセルＭ１に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）より絶対値が高電圧で逆極性の消去補償電圧（Ｖｅｃ’＝Ｖｅ１）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数１１〉
Ｖｂｌｓ＝Ｖｅ１
Ｖｂｌｕ＝Ｖｅ１
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｅ１
Ｖｍ０＝ Ｖｅ１
Ｖｍ１＝Ｖｅ１ （第１非選択メモリセルＭ１への消去補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２消去補償期間Ｔｅｃ２において、消去期間Ｔｅで発生した第２非選択メモリセルＭ２に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃ’（＝Ｖｅ１）を第２非選択メモリセルＭ２に印加する。具体的には、図１８に示すように、選択ビット線ＢＬｓに消去補償電圧Ｖｅｃ’と同電圧の消去補償用の供給電圧Ｖｅ１を、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ１）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去補償電圧（Ｖｅｃ’＝Ｖｅ１）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２消去補償期間Ｔｅｃ２における各部の印加電圧を以下の数１２に纏めて示す。
以上の結果、第２消去補償期間Ｔｅｃ２において、第２非選択メモリセルＭ２に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／２）より絶対値が高電圧で逆極性の消去補償電圧（Ｖｅｃ’＝Ｖｅ１）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数１２〉
Ｖｂｌｓ＝Ｖｅ１
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ Ｖｅ１
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝Ｖｅ１ （第２非選択メモリセルＭ２への消去補償電圧印加）
Ｖｍ３＝０［Ｖ］
以上、実施例６で示す要領で、消去動作が発生する毎に、１選択期間内において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間を設けることで、消去動作が繰り返されても、第１及び第２非選択メモリセルＭ１、Ｍ２において消去ディスターブが累積的に進行するのを効果的に防止できる。第１実施形態の実施例３との相違点は、消去補償電圧（Ｖｅｃ’＝Ｖｐ１）の絶対値が、第１実施形態の消去補償電圧（Ｖｅｃ＝Ｖｐ／２）より高電圧であり、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２が、消去期間Ｔｅより短期間である点であり、当該相違点があっても、消去ディスターブの補償が可能であることは、実施例５の書き込みディスターブの場合と同様に図８の曲線Ｃ〜Ｅより明らかである。
尚、選択メモリセルＭ０に対して、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２において、消去補償電圧（Ｖｅ１）の印加が発生するが、選択メモリセルＭ０の１回の消去に対して２回しか発生せず、累積的には発生しないので問題とはならない。
また、実施例６において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の３つの期間の順序は任意であり、例えば、消去期間Ｔｅを第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の後に設けても構わない。
また、第２実施形態では、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２の夫々が、第１実施形態より短いため、１選択期間を短くでき、消去補償を含む消去動作に要する総合的な消去時間の短縮化が図れる。
〈第３実施形態〉
図１９に、第３実施形態における本発明装置の一構成例を模式的に示す。尚、図１９において、第１及び第２実施形態における本発明装置、及び、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図１９に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したクロスポイント型のメモリセルアレイ３の周辺に、ビット線デコーダ４、ワード線デコーダ５、電圧スイッチ回路７ｃ、読み出し回路８、及び、制御回路６ｃを備えて構成される。基本的には、図１０に示す１Ｒ型メモリセルのメモリセルアレイを備えた第１実施形態における本発明装置の構成と同じである。また、メモリセルアレイ３の構成も、第１実施形態における本発明装置のメモリセルアレイ３の構成と同じである。第１実施形態と重複する部分については、詳細な説明は省略する。
第１実施形態との相違点は、電圧スイッチ回路７ｃからメモリセルアレイ３に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路７ｃの動作を制御する制御回路６ｃの動作である。具体的には、電圧スイッチ回路７ｃから出力される行書き込み阻止電圧、列書き込み阻止電圧、行消去阻止電圧、及び、列消去阻止電圧等の中間電圧の値が、第１実施形態と異なる。また、書き込み動作時に第３書き込み補償期間Ｔｐｃ３を備え、消去動作時に第３消去補償期間Ｔｅｃ３を備えている点が、第１実施形態と異なる。更に、書き込み動作時の書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３、及び、消去動作時の消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３における、選択ワード線ＷＬｓと非選択ワード線ＷＬｕ、選択ビット線ＢＬｓと非選択ビット線ＢＬｕの夫々に印加する電圧が、第１実施形態と異なる。
本実施形態では、選択メモリセルの両端にのみ書き込みに十分な書き込み電圧Ｖｐを印加し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２には、書き込みに不十分な書き込み阻止電圧（Ｖｐ／３）を印加し、第３非選択メモリセルＭ３には、書き込みに不十分な書き込み阻止電圧（−Ｖｐ／３）を印加する書き込み電圧印加回路が、制御回路６ａと電圧スイッチ回路７ａによって実現される。また、選択メモリセルの両端にのみ消去に十分な消去電圧（−Ｖｅ）を印加し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２には、消去に不十分な消去阻止電圧（−Ｖｅ／３）を印加し、第３非選択メモリセルＭ３には消去に不十分な消去阻止電圧（Ｖｅ／３）を印加する消去電圧印加回路が、制御回路６ａと電圧スイッチ回路７ａによって実現される。
次に、書き込み動作時における、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する書き込み補償電圧Ｖｐｃ”の印加、及び、第３非選択メモリセルＭ３に対する書き込み補償電圧（−Ｖｐｃ”）の印加を行うための、電圧スイッチ回路７ｃからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
〈実施例７〉
実施例７では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における書き込み動作時において、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加（書き込み期間Ｔｐ）と、第１非選択メモリセルＭ１に対する書き込み補償電圧Ｖｐｃ”の印加（第１書き込み補償期間Ｔｐｃ１）と、第２非選択メモリセルＭ２に対する書き込み補償電圧Ｖｐｃ”の印加（第２書き込み補償期間Ｔｐｃ２）と、第３非選択メモリセルＭ３に対する書き込み補償電圧（−Ｖｐｃ”）の印加（第３書き込み補償期間Ｔｐｃ３）を、時分割で行う場合の手順を、図２０を参照して説明する。尚、実施例７では、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２と第３書き込み補償期間Ｔｐｃ３は、書き込み期間Ｔｐと、同じ或いは略同じ時間的長さである。つまり、Ｔｐ＝Ｔｐｃ１＝Ｔｐｃ２＝Ｔｐｃ３またはＴｐ≒Ｔｐｃ１≒Ｔｐｃ２≒Ｔｐｃ３となっている。
図２０は、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図２０に示すように、書き込み期間Ｔｐにおいて、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの３分の１の列書き込み阻止電圧Ｖｐ／３を、選択ワード線ＷＬｓに接地電位Ｖｓｓと同電圧の行書き込み電圧を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの３分の２の行書き込み阻止電圧２Ｖｐ／３を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の書き込み電圧Ｖｐが、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み電圧Ｖｐの３分の１の書き込み阻止電圧Ｖｐ／３が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み電圧Ｖｐの３分の１の書き込み阻止電圧Ｖｐ／３が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の負極性の書き込み阻止電圧（−Ｖｐ／３）が、夫々印加される。この書き込み期間Ｔｐにおける各部の印加電圧を以下の数１３に纏めて示す。
以上の結果、書き込み期間Ｔｐにおいて、選択メモリセルＭ０の書き込みが行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２と第３非選択メモリセルＭ３に対しては、書き込みには不十分な書き込み阻止電圧が印加され書き込みは起こらないものの、書き込みディスターブが発生する。
〈数１３〉
Ｖｂｌｓ＝Ｖｐ （列書き込み電圧Ｖｐの印加）
Ｖｂｌｕ＝Ｖｐ／３ （列書き込み阻止電圧Ｖｐ／３の印加）
Ｖｗｌｓ＝Ｖｓｓ （行書き込み電圧Ｖｓｓの印加）
Ｖｗｌｕ＝２Ｖｐ／３ （行書き込み阻止電圧２Ｖｐ／３の印加）
Ｖｍ０＝ Ｖｐ （選択メモリセルＭ０の書き込み）
Ｖｍ１＝Ｖｐ／３ （第１非選択メモリセルＭ１の書き込みディスターブ）
Ｖｍ２＝Ｖｐ／３ （第２非選択メモリセルＭ２の書き込みディスターブ）
Ｖｍ３＝−Ｖｐ／３ （第３非選択メモリセルＭ３の書き込みディスターブ）
次に、第１書き込み補償期間Ｔｐｃ１において、書き込み期間Ｔｐで発生した第１非選択メモリセルＭ１に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃ”を第１非選択メモリセルＭ１に印加する。具体的には、図２０に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに書き込み電圧Ｖｐの３分の１の電圧Ｖｐ／３を、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み補償電圧（Ｖｐｃ”＝−Ｖｐ／３）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１書き込み補償期間Ｔｐｃ１における各部の印加電圧を以下の数１４に纏めて示す。
以上の結果、第１書き込み補償期間Ｔｐｃ１において、第１非選択メモリセルＭ１に、書き込み期間Ｔｐで印加された電圧Ｖｐ／３と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ”＝−Ｖｐ／３）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数１４〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｐ／３
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ −Ｖｐ／３
Ｖｍ１＝−Ｖｐ／３ （第１非選択メモリセルＭ１への書き込み補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２書き込み補償期間Ｔｐｃ２において、書き込み期間Ｔｐで発生した第２非選択メモリセルＭ２に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを第２非選択メモリセルＭ２に印加する。具体的には、図２０に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの３分の１の列書き込み阻止電圧Ｖｐ／３を、選択ワード線ＷＬｓに書き込み電圧Ｖｐの３分の１の電圧Ｖｐ／３を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの３分の１の電圧Ｖｐ／３を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み補償電圧（Ｖｐｃ”＝−Ｖｐ／３）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２書き込み補償期間Ｔｐｃ２における各部の印加電圧を以下の数１５に纏めて示す。
以上の結果、第２書き込み補償期間Ｔｐｃ２において、第２非選択メモリセルＭ２に、書き込み期間Ｔｐで印加されたＶｐ／３と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ”＝−Ｖｐ／３）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数１５〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｐ／３
Ｖｗｌｓ＝Ｖｐ／３
Ｖｗｌｕ＝Ｖｐ／３
Ｖｍ０＝ −Ｖｐ／３
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝−Ｖｐ／３ （第２非選択メモリセルＭ２への書き込み補償電圧印加）
Ｖｍ３＝０［Ｖ］
次に、第３書き込み補償期間Ｔｐｃ３において、書き込み期間Ｔｐで発生した第３非選択メモリセルＭ３に対する書き込みディスターブを補償するための書き込み補償電圧（−Ｖｐｃ”）を第３非選択メモリセルＭ３に印加する。具体的には、図２０に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの３分の１の列書き込み阻止電圧Ｖｐ／３を、選択ワード線ＷＬｓに書き込み電圧Ｖｐの３分の１の電圧Ｖｐ／３を、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｐ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の書き込み補償電圧（−Ｖｐｃ”＝Ｖｐ／３）が、夫々印加される。この第３書き込み補償期間Ｔｐｃ３における各部の印加電圧を以下の数１６に纏めて示す。
以上の結果、第３書き込み補償期間Ｔｐｃ３において、第３非選択メモリセルＭ３に、書き込み期間Ｔｐで印加された電圧（−Ｖｐ／３）と同電圧で逆極性の書き込み補償電圧（−Ｖｐｃ”＝Ｖｐ／３）が印加され、書き込み期間Ｔｐで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第３非選択メモリセルＭ３に一旦生じた書き込みディスターブの程度を軽減させることが可能となる。
〈数１６〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｐ／３
Ｖｗｌｓ＝Ｖｐ／３
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ −Ｖｐ／３
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝Ｖｐ／３ （第３非選択メモリセルＭ３への書き込み補償電圧印加）
以上、実施例７で示す要領で、書き込み動作が発生する毎に、１選択期間内において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３の４つの期間を設けることで、書き込み動作が繰り返されても、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３において書き込みディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１〜第３書き込み補償期間Ｔｐｃ１〜３において、書き込み補償電圧（−Ｖｐ／３）の印加が発生するが、選択メモリセルＭ０の１回の書き込みに対して３回しか発生せず、累積的には発生しないので問題とはならない。
また、第３実施形態では、書き込み期間Ｔｐにおいて、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に印加される書き込み阻止電圧の絶対値が、書き込み電圧Ｖｐの３分の１と、第１及び第２実施形態の書き込み阻止電圧（書き込み電圧Ｖｐの２分の１）より更に低電圧となっているため、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に１回の書き込み期間Ｔｐにおいて生じる書き込みディスターブの程度は軽減される。
また、実施例７において、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３の４つの期間の順序は任意である。例えば、書き込み期間Ｔｐを第１〜第３書き込み補償期間Ｔｐｃ１〜３の後或いは間に設けても構わない。また、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３の順番も適宜変更可能である。
また、実施例７において、書き込み補償が最も高効率となるように、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２と第３書き込み補償期間Ｔｐｃ３の各長さを調整することで、必ずしも、書き込み期間Ｔｐ、第１書き込み補償期間Ｔｐｃ１、第２書き込み補償期間Ｔｐｃ２、第３書き込み補償期間Ｔｐｃ３の各長さが相互に同じとなり、また、書き込み補償電圧Ｖｐｃと書き込み阻止電圧（Ｖｐ／３）の絶対値が同じとなる必要はない。
次に、消去動作時における、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する消去補償電圧Ｖｅｃ”と、第３非選択メモリセルＭ３に対する消去補償電圧（−Ｖｅｃ”）の印加を行うための、電圧スイッチ回路７ａからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
〈実施例８〉
実施例８では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における消去動作時において、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加（消去期間Ｔｅ）と、第１非選択メモリセルＭ１に対する消去補償電圧Ｖｅｃ”の印加（第１消去補償期間Ｔｅｃ１）と、第２非選択メモリセルＭ２に対する消去補償電圧Ｖｅｃ”の印加（第２消去補償期間Ｔｅｃ２）と、第３非選択メモリセルＭ３に対する消去補償電圧（−Ｖｅｃ”）の印加（第３消去補償期間Ｔｅｃ３）とを、時分割で行う場合の手順を、図２１を参照して説明する。尚、実施例８では、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２と第３消去補償期間Ｔｅｃ３は、消去期間Ｔｅと同じ或いは略同じ時間的長さである。つまり、Ｔｅ＝Ｔｅｃ１＝Ｔｅｃ２＝Ｔｅｃ３またはＴｅ≒Ｔｅｃ１≒Ｔｅｃ２≒Ｔｅｃ３となっている。
図２１は、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３において、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
先ず、図２１に示すように、消去期間Ｔｅにおいて、選択ビット線ＢＬｓに接地電位Ｖｓｓと同電圧の列消去電圧を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの３分の２の列消去阻止電圧２Ｖｅ／３を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅと同電圧の行消去電圧Ｖｅを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの３分の１の行消去阻止電圧Ｖｅ／３を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）の３分の１の消去阻止電圧（−Ｖｅ／３）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去電圧（−Ｖｅ）の３分の１の消去阻止電圧（−Ｖｅ／３）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の正極性の消去阻止電圧Ｖｅ／３が、夫々印加される。この消去期間Ｔｅにおける各部の印加電圧を以下の数１７に纏めて示す。
以上の結果、消去期間Ｔｅにおいて、選択メモリセルＭ０の消去が行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２と第３非選択メモリセルＭ３に対しては、消去には不十分な消去阻止電圧が印加され消去は起こらないものの、消去ディスターブが発生する。
〈数１７〉
Ｖｂｌｓ＝Ｖｓｓ （列消去電圧Ｖｓｓの印加）
Ｖｂｌｕ＝２Ｖｅ／３ （列消去阻止電圧２Ｖｅ／３の印加）
Ｖｗｌｓ＝Ｖｅ （行消去電圧Ｖｅの印加）
Ｖｗｌｕ＝Ｖｅ／３ （行消去阻止電圧Ｖｅ／３の印加）
Ｖｍ０＝ −Ｖｅ （選択メモリセルＭ０の消去）
Ｖｍ１＝−Ｖｅ／３ （第１非選択メモリセルＭ１の消去ディスターブ）
Ｖｍ２＝−Ｖｅ／３ （第２非選択メモリセルＭ２の消去ディスターブ）
Ｖｍ３＝Ｖｅ／３ （第３非選択メモリセルＭ３の消去ディスターブ）
次に、第１消去補償期間Ｔｅｃ１において、消去期間Ｔｅで発生した第１非選択メモリセルＭ１に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃ”を第１非選択メモリセルＭ１に印加する。具体的には、図２１に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去補償電圧（Ｖｅｃ”＝Ｖｅ／３）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第１消去補償期間Ｔｅｃ１における各部の印加電圧を以下の数１８に纏めて示す。
以上の結果、第１消去補償期間Ｔｅｃ１において、第１非選択メモリセルＭ１に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／３）と同電圧で逆極性の消去補償電圧（Ｖｅｃ”＝Ｖｅ／３）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第１非選択メモリセルＭ１に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数１８〉
Ｖｂｌｓ＝Ｖｅ／３
Ｖｂｌｕ＝Ｖｅ／３
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｅ／３
Ｖｍ０＝ Ｖｅ／３
Ｖｍ１＝Ｖｅ／３ （第１非選択メモリセルＭ１への消去補償電圧印加）
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝０［Ｖ］
次に、第２消去補償期間Ｔｅｃ２において、消去期間Ｔｅで発生した第２非選択メモリセルＭ２に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃ”を第２非選択メモリセルＭ２に印加する。具体的には、図２１に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに接地電位Ｖｓｓを、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去補償電圧（Ｖｅｃ”＝Ｖｅ／３）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この第２消去補償期間Ｔｅｃ２における各部の印加電圧を以下の数１９に纏めて示す。
以上の結果、第２消去補償期間Ｔｅｃ２において、第２非選択メモリセルＭ２に、消去期間Ｔｅで印加された消去阻止電圧（−Ｖｅ／３）と同電圧で逆極性の消去補償電圧（Ｖｅｃ”＝Ｖｅ／３）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第２非選択メモリセルＭ２に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数１９〉
Ｖｂｌｓ＝Ｖｅ／３
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｓｓ
Ｖｍ０＝ Ｖｅ／３
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝Ｖｅ／３ （第２非選択メモリセルＭ２への消去補償電圧印加）
Ｖｍ３＝０［Ｖ］
次に、第３消去補償期間Ｔｅｃ３において、消去期間Ｔｅで発生した第３非選択メモリセルＭ３に対する消去ディスターブを補償するための消去補償電圧（−Ｖｅｃ”）を第３非選択メモリセルＭ３に印加する。具体的には、図２１に示すように、選択ビット線ＢＬｓに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、非選択ビット線ＢＬｕに接地電位Ｖｓｓを、選択ワード線ＷＬｓに接地電位Ｖｓｓを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの３分の１の電圧Ｖｅ／３を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｅ／３）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ＝０Ｖ）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝０Ｖ）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の消去補償電圧（−Ｖｅｃ”＝−Ｖｅ／３）が、夫々印加される。この第３消去補償期間Ｔｅｃ３における各部の印加電圧を以下の数２０に纏めて示す。
以上の結果、第３消去補償期間Ｔｅｃ３において、第３非選択メモリセルＭ３に、消去期間Ｔｅで印加された消去阻止電圧Ｖｅ／３と同電圧で逆極性の消去補償電圧（−Ｖｅｃ”＝−Ｖｅ／３）が印加され、消去期間Ｔｅで起こった抵抗変化を元の抵抗状態に戻す抵抗変化を生じさせ、第３非選択メモリセルＭ３に一旦生じた消去ディスターブの程度を軽減させることが可能となる。
〈数２０〉
Ｖｂｌｓ＝Ｖｅ／３
Ｖｂｌｕ＝Ｖｓｓ
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｅ／３
Ｖｍ０＝ Ｖｅ／３
Ｖｍ１＝０［Ｖ］
Ｖｍ２＝０［Ｖ］
Ｖｍ３＝−Ｖｅ／３ （第３非選択メモリセルＭ３への消去補償電圧印加）
以上、実施例８で示す要領で、消去動作が発生する毎に、１選択期間内において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３の４つの期間を設けることで、消去動作が繰り返されても、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３において消去ディスターブが累積的に進行するのを効果的に防止できる。尚、選択メモリセルＭ０に対して、第１〜第３消去補償期間Ｔｅｃ１〜３において、消去補償電圧（Ｖｅ／３）の印加が発生するが、選択メモリセルＭ０の１回の消去に対して３回しか発生せず、累積的には発生しないので問題とはならない。
また、第３実施形態では、書き込み期間Ｔｐにおいて、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に印加される消去阻止電圧の絶対値が、消去用供給電圧Ｖｅの３分の１と、第１及び第２実施形態の消去阻止電圧（消去用供給電圧Ｖｅの２分の１）より更に低電圧となっているため、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に１回の消去期間Ｔｅにおいて生じる消去ディスターブの程度は軽減される。
また、実施例８において、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３の４つの期間の順序は任意である。例えば、消去期間Ｔｅを第１〜第３消去補償期間Ｔｅｃ１〜３の後に設けても構わない。また、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３の順番も適宜変更可能である。
また、実施例８において、消去補償が最も高効率となるように、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２と第３消去補償期間Ｔｅｃ３の各長さを調整することで、必ずしも、消去期間Ｔｅ、第１消去補償期間Ｔｅｃ１、第２消去補償期間Ｔｅｃ２、第３消去補償期間Ｔｅｃ３の各長さが相互に同じとなり、また、消去補償電圧Ｖｅｃと消去用供給電圧Ｖｅの３分の１の電圧（Ｖｅ／３）の絶対値が同じとなる必要はない。
〈第４実施形態〉
図２２に、第４実施形態における本発明装置の一構成例を模式的に示す。尚、図２２において、第１乃至第３実施形態における本発明装置、及び、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図２２に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したクロスポイント型のメモリセルアレイ３の周辺に、ビット線デコーダ４、ワード線デコーダ５、電圧スイッチ回路７ｄ、読み出し回路８、及び、制御回路６ｄを備えて構成される。基本的には、図１０に示す１Ｒ型メモリセルのメモリセルアレイを備えた第１実施形態における本発明装置の構成と同じである。また、メモリセルアレイ３の構成も、第１実施形態における本発明装置のメモリセルアレイ３の構成と同じである。第１実施形態と重複する部分については、詳細な説明は省略する。
第１実施形態との相違点は、電圧スイッチ回路７ｄからメモリセルアレイ３に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路７ｄの動作を制御する制御回路６ｄの動作である。具体的には、第１実施形態において第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２の２回に分けて実行した、選択ワード線ＷＬｓと非選択ビット線ＢＬｕに接続する第１非選択メモリセルＭ１への書き込み補償電圧Ｖｐｃの印加と、非選択ワード線ＷＬｕと選択ビット線ＢＬｓに接続する第２非選択メモリセルＭ２への書き込み補償電圧Ｖｐｃの印加を、同じ書き込み補償期間Ｔｐｃにおいて同時に実行する点で異なる。また、第１実施形態において第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２の２回に分けて実行した、第１非選択メモリセルＭ１への消去補償電圧Ｖｅｃの印加と、第２非選択メモリセルＭ２への消去補償電圧Ｖｅｃの印加を、同じ消去補償期間Ｔｅｃにおいて同時に実行する点で異なる。
尚、第４実施形態では、選択メモリセルＭ０に印加される書き込み電圧Ｖｐと消去電圧（−Ｖｅ）は、絶対値が同じ或いは略同じで、極性が異なる場合を想定する。
〈実施例９〉
次に、書き込み動作時における、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する書き込み補償電圧Ｖｐｃの印加を行うための、電圧スイッチ回路７ｄからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
実施例９では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における書き込み動作時において、選択メモリセルＭ０に対する書き込み電圧Ｖｐの印加（書き込み期間Ｔｐ）と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する書き込み補償電圧Ｖｐｃの印加（書き込み補償期間Ｔｐｃ）を行う場合の手順を、図２３を参照して説明する。尚、実施例９では、書き込み補償期間Ｔｐｃと書き込み期間Ｔｐは、同じ或いは略同じ時間的長さである。つまり、Ｔｐｃ＝ＴｐまたはＴｐｃ≒Ｔｐ、となっている。
図２３は、書き込み期間Ｔｐと書き込み補償期間Ｔｐｃにおいて、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
図２３に示すように、書き込み補償期間Ｔｐｃを書き込み期間Ｔｐの前に設定し、１選択期間内において書き込み補償動作を書き込み動作に先行して行う。
先ず、１選択期間内において後で実行する書き込み動作の説明を行う。図２３に示すように、書き込み期間Ｔｐにおいて、選択ビット線ＢＬｓに書き込み電圧Ｖｐと同電圧の列書き込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書き込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓと同電圧の行書き込み電圧を、非選択ワード線ＷＬｕに書き込み電圧Ｖｐの２分の１の行書き込み阻止電圧Ｖｐ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の書き込み電圧Ｖｐが、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の書き込み電圧Ｖｐの２分の１の書き込み阻止電圧Ｖｐ／２が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。この書き込み期間Ｔｐにおける各部の印加電圧を以下の数２１（第１実施形態の数１と同じ）に纏めて示す。
以上の結果、書き込み期間Ｔｐにおいて、選択メモリセルＭ０の書き込みが行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、書き込みには不十分な書き込み阻止電圧が印加され書き込みは起こらないものの、書き込みディスターブが発生する。
〈数２１〉
Ｖｂｌｓ＝Ｖｐ （列書き込み電圧Ｖｐの印加）
Ｖｂｌｕ＝Ｖｐ／２ （列書き込み阻止電圧Ｖｐ／２の印加）
Ｖｗｌｓ＝Ｖｓｓ （行書き込み電圧Ｖｓｓの印加）
Ｖｗｌｕ＝Ｖｐ／２ （行書き込み阻止電圧Ｖｐ／２の印加）
Ｖｍ０＝ Ｖｐ （選択メモリセルＭ０の書き込み）
Ｖｍ１＝Ｖｐ／２ （第１非選択メモリセルＭ１の書き込みディスターブ）
Ｖｍ２＝Ｖｐ／２ （第２非選択メモリセルＭ２の書き込みディスターブ）
Ｖｍ３＝０［Ｖ］
次に、１選択期間内において先に行う書き込み補償動作の説明を行う。書き込み補償期間Ｔｐｃにおいて、後続の書き込み期間Ｔｐで発生する第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対する書き込みディスターブを補償するための書き込み補償電圧Ｖｐｃを同時に１回の動作で印加する。
具体的には、図２３に示すように、選択ビット線ＢＬｓに接地電位Ｖｓｓを、非選択ビット線ＢＬｕに消去電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去電圧Ｖｅを非選択ワード線ＷＬｕに行消去阻止電圧Ｖｅ／２を、夫々印加する。
この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の書き込み補償電圧（Ｖｐｃ＝−Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝−Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この書き込み補償期間Ｔｐｃにおける各部の印加電圧を以下の数２２に纏めて示す。
以上の結果、書き込み電圧Ｖｐと消去電圧（−Ｖｅ）は、絶対値が同じ或いは略同じで、極性が異なるため、書き込み補償期間Ｔｐｃにおいて、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に、書き込み期間Ｔｐで印加される書き込み阻止電圧Ｖｐ／２と同電圧で逆極性の書き込み補償電圧（Ｖｐｃ＝−Ｖｅ／２）が印加され、書き込み期間Ｔｐで起こる抵抗変化を相殺し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に生じる書き込みディスターブの程度を軽減させることが可能となる。
〈数２２〉
Ｖｂｌｓ＝Ｖｓｓ
Ｖｂｌｕ＝Ｖｅ／２
Ｖｗｌｓ＝Ｖｅ
Ｖｗｌｕ＝Ｖｅ／２
Ｖｍ０＝ −Ｖｅ
Ｖｍ１＝−Ｖｅ／２ （第１非選択メモリセルＭ１への書き込み補償電圧印加）
Ｖｍ２＝−Ｖｅ／２ （第２非選択メモリセルＭ２への書き込み補償電圧印加）
Ｖｍ３＝０［Ｖ］
第４実施形態では、書き込み期間Ｔｐで書き込み動作を行う前に、書き込み補償期間Ｔｐｃにおいて消去動作を行うことで書き込み補償動作を実行し、書き込みディスターブを軽減している。従って、消去状態にある書き込み対象の選択メモリセルＭ０に対して、追加で消去動作を行った後に、書き込み動作を行っていることになる。この点については、実験データを基にその影響について以下に説明する。
図２４に、消去状態のメモリセルに消去電圧を更に１回追加して印加することによる後続の書き込み動作への影響の有無を調査した実験結果である。図２４は、１回の消去電圧パルスを印加したメモリセルの抵抗値の分布（図中□印）と、２回の消去電圧パルスを印加したメモリセルの抵抗値の分布（図中×印）と、１回の消去電圧パルスを印加したメモリセルへの書き込み後の抵抗値の分布（図中○印）と、２回の消去電圧パルスを印加したメモリセルへの書き込み後の抵抗値の分布（図中◇印）を、夫々示している。尚、図２４の縦軸は累積発生確率である。
図２４より、書き込み動作前に消去動作による書き込み補償動作を行っても、消去後の抵抗値は殆ど変化がなく、また、後続の書き込み動作にも影響を及ぼさないことが分かる。
また、実施例９において、書き込み補償が最も高効率となるように、書き込み補償期間Ｔｐｃの長さを調整することで、必ずしも、書き込み期間Ｔｐと書き込み補償期間Ｔｐｃの各長さが同じとなり、また、書き込み補償電圧（Ｖｐｃ＝−Ｖｅ／２）と書き込み阻止電圧（Ｖｐ／２）の絶対値が同じとなる必要はない。
〈実施例１０〉
次に、消去動作時における、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する消去補償電圧Ｖｅｃの印加を行うための、電圧スイッチ回路７ｄからメモリセルアレイ３の各ワード線（選択ワード線ＷＬｓと非選択ワード線ＷＬｕ）及び各ビット線（選択ビット線ＢＬｓと非選択ビット線ＢＬｕ）への電圧パルスの印加手順について、１つの実施例を説明する。
実施例１０では、選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内における消去動作時において、選択メモリセルＭ０に対する消去電圧（−Ｖｅ）の印加（消去期間Ｔｅ）と、第１及び第２非選択メモリセルＭ１、Ｍ２に対する消去補償電圧Ｖｅｃの印加（消去補償期間Ｔｅｃ）を行う場合の手順を、図２５を参照して説明する。尚、実施例１０では、消去補償期間Ｔｅｃと消去期間Ｔｅは、同じ或いは略同じ時間的長さである。つまり、Ｔｅｃ＝ＴｅまたはＴｅｃ≒Ｔｅ、となっている。
図２５は、消去期間Ｔｅと消去補償期間Ｔｅｃにおいて、選択ビット線ＢＬｓに印加される電圧Ｖｂｌｓ、非選択ビット線ＢＬｕに印加される電圧Ｖｂｌｕ、選択ワード線ＷＬｓに印加される電圧Ｖｗｌｓ、非選択ワード線ＷＬｕに印加される電圧Ｖｗｌｕ、選択メモリセルＭ０の可変抵抗素子の両端に印加される電圧Ｖｍ０、第１非選択メモリセルＭ１の可変抵抗素子の両端に印加される電圧Ｖｍ１、第２非選択メモリセルＭ２の可変抵抗素子の両端に印加される電圧Ｖｍ２、及び、第３非選択メモリセルＭ３の可変抵抗素子の両端に印加される電圧Ｖｍ３の各電圧変化を示している。尚、各メモリセルに印加される電圧は、ワード線側に接続する端子を基準（０Ｖ）として表示している。
図２５に示すように、消去補償期間Ｔｅｃを消去期間Ｔｅの前に設定し、１選択期間内において消去補償動作を消去動作に先行して行う。
先ず、１選択期間内において後で行う消去動作の説明を行う。図２５に示すように、消去期間Ｔｅにおいて、選択ビット線ＢＬｓに接地電位Ｖｓｓと同電圧の列消去電圧を、非選択ビット線ＢＬｕに消去用供給電圧Ｖｅの２分の１の列消去阻止電圧Ｖｅ／２を、選択ワード線ＷＬｓに消去用供給電圧Ｖｅと同電圧の行消去電圧Ｖｅを、非選択ワード線ＷＬｕに消去用供給電圧Ｖｅの２分の１の行消去阻止電圧Ｖｅ／２を、夫々印加する。この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ）の消去電圧（−Ｖｅ）の２分の１の消去阻止電圧（−Ｖｅ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ）の０Ｖが、夫々印加される。この消去期間Ｔｅにおける各部の印加電圧を以下の数２３（第１実施形態の数５と同じ）に纏めて示す。
以上の結果、消去期間Ｔｅにおいて、選択メモリセルＭ０の消去が行われ、同時に、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対しては、消去には不十分な消去阻止電圧が印加され消去は起こらないものの、消去ディスターブが発生する。
〈数２３〉
Ｖｂｌｓ＝Ｖｓｓ （列消去電圧Ｖｓｓの印加）
Ｖｂｌｕ＝Ｖｅ／２ （列消去阻止電圧Ｖｅ／２の印加）
Ｖｗｌｓ＝Ｖｅ （行消去電圧Ｖｅの印加）
Ｖｗｌｕ＝Ｖｅ／２ （行消去阻止電圧Ｖｅ／２の印加）
Ｖｍ０＝ −Ｖｅ （選択メモリセルＭ０の消去）
Ｖｍ１＝−Ｖｅ／２ （第１非選択メモリセルＭ１の消去ディスターブ）
Ｖｍ２＝−Ｖｅ／２ （第２非選択メモリセルＭ２の消去ディスターブ）
Ｖｍ３＝０［Ｖ］
次に、１選択期間内において先に行う消去補償動作の説明を行う。消去補償期間Ｔｅｃにおいて、後続の消去期間Ｔｅで発生する第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に対する消去ディスターブを補償するための消去補償電圧Ｖｅｃを同時に１回の動作で印加する。
具体的には、図２５に示すように、選択ビット線ＢＬｓに書込み電圧Ｖｐを、非選択ビット線ＢＬｕに書き込み電圧Ｖｐの２分の１の列書込み阻止電圧Ｖｐ／２を、選択ワード線ＷＬｓに接地電位Ｖｓｓを非選択ワード線ＷＬｕに行書込み阻止電圧Ｖｐ／２を、夫々印加する。
この結果、選択メモリセルＭ０には選択ビット線ＢＬｓと選択ワード線ＷＬｓの電圧差（Ｖｂｌｓ−Ｖｗｌｓ＝Ｖｐ）が、第１非選択メモリセルＭ１には非選択ビット線ＢＬｕと選択ワード線ＷＬｓの電圧差（Ｖｂｌｕ−Ｖｗｌｓ）の消去補償電圧（Ｖｐｃ＝Ｖｐ／２）が、第２非選択メモリセルＭ２には選択ビット線ＢＬｓと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｓ−Ｖｗｌｕ＝Ｖｐ／２）が、第３非選択メモリセルＭ３には非選択ビット線ＢＬｕと非選択ワード線ＷＬｕの電圧差（Ｖｂｌｕ−Ｖｗｌｕ＝０Ｖ）が、夫々印加される。この消去補償期間Ｔｅｃにおける各部の印加電圧を以下の数２４に纏めて示す。
以上の結果、書き込み電圧Ｖｐと消去電圧（−Ｖｅ）は、絶対値が同じ或いは略同じで、極性が異なるため、消去補償期間Ｔｅｃにおいて、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に、消去期間Ｔｅで印加される消去阻止電圧（−Ｖｅ／２）と同電圧で逆極性の消去補償電圧（Ｖｅｃ＝Ｖｐ／２）が印加され、消去期間Ｔｐで起こる抵抗変化を相殺し、第１非選択メモリセルＭ１と第２非選択メモリセルＭ２に生じる消去ディスターブの程度を軽減させることが可能となる。
〈数２４〉
Ｖｂｌｓ＝Ｖｐ
Ｖｂｌｕ＝Ｖｐ／２
Ｖｗｌｓ＝Ｖｓｓ
Ｖｗｌｕ＝Ｖｐ／２
Ｖｍ０＝Ｖｐ
Ｖｍ１＝Ｖｐ／２ （第１非選択メモリセルＭ１への消去補償電圧印加）
Ｖｍ２＝Ｖｐ／２ （第２非選択メモリセルＭ２への消去補償電圧印加）
Ｖｍ３＝０［Ｖ］
第４実施形態では、消去期間Ｔｅで消去動作を行う前に、消去補償期間Ｔｅｃにおいて書き込み動作を行うことで消去補償動作を実行し、消去ディスターブを軽減している。従って、書き込み状態にある消去対象の選択メモリセルＭ０に対して、追加で書き込み動作を行った後に、消去動作を行っていることになる。この点については、実験データを基にその影響について以下に説明する。
図２６に、書き込み状態のメモリセルに書き込み電圧を更に１回追加して印加することによる後続の消去動作への影響の有無を調査した実験結果である。図２６は、１回の書き込み電圧パルスを印加したメモリセルの抵抗値の分布（図中□印）と、２回の書き込み電圧パルスを印加したメモリセルの抵抗値の分布（図中×印）と、１回の書き込み電圧パルスを印加したメモリセルへの消去後の抵抗値の分布（図中○印）と、２回の書き込み電圧パルスを印加したメモリセルへの消去後の抵抗値の分布（図中◇印）を、夫々示している。尚、図２６の縦軸は累積発生確率である。
図２６より、消去動作前に書き込み動作による消去補償動作を行っても、書き込み後の抵抗値は殆ど変化がなく、また、後続の消去動作にも影響を及ぼさないことが分かる。
また、実施例１０において、消去補償が最も高効率となるように、消去補償期間Ｔｅｃの長さを調整することで、必ずしも、消去期間Ｔｅと消去補償期間Ｔｅｃの各長さが同じとなり、また、消去補償電圧（Ｖｅｃ＝Ｖｐ／２）と消去阻止電圧（−Ｖｅ／２）の絶対値が同じとなる必要はない。
〈別実施形態〉
次に、本発明装置の別実施形態について説明する。
〈１〉上記各実施形態において、書き込み期間、各書き込み補償期間、消去期間、各消去補償期間に、選択ワード線ＷＬｓ、非選択ワード線ＷＬｕ、選択ビット線ＢＬｓ、非選択ビット線ＢＬｕに印加される各種電圧は相対的なものであり、上記各実施形態及び各実施例に限定されるものではない。つまり、選択ワード線ＷＬｓ、非選択ワード線ＷＬｕ、選択ビット線ＢＬｓ、非選択ビット線ＢＬｕに印加される電圧を相対的に同じ電圧分だけ増加或いは減少させても、選択メモリセルＭ０、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に印加される電圧は変化しない。
〈２〉上記第３実施形態の実施例７では、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２と第３書き込み補償期間Ｔｐｃ３は、書き込み期間Ｔｐと、同じ或いは略同じ時間的長さである場合を説明したが、第１実施形態の実施例１に対する第２実施形態の実施例５のように、第１書き込み補償期間Ｔｐｃ１と第２書き込み補償期間Ｔｐｃ２と第３書き込み補償期間Ｔｐｃ３の夫々を書き込み期間Ｔｐより短くして、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に印加する書き込み補償電圧の絶対値を大きくしても構わない。
また、上記第３実施形態の実施例８では、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２と第３消去補償期間Ｔｅｃ３は、消去期間Ｔｅと、同じ或いは略同じ時間的長さである場合を説明したが、第１実施形態の実施例３に対する第２実施形態の実施例６のように、第１消去補償期間Ｔｅｃ１と第２消去補償期間Ｔｅｃ２と第３消去補償期間Ｔｅｃ３の夫々を消去期間Ｔｅより短くして、第１〜第３非選択メモリセルＭ１、Ｍ２、Ｍ３に印加する消去補償電圧の絶対値を大きくしても構わない。
〈３〉上記第４実施形態の実施例９では、書き込み期間Ｔｐにおける書き込み動作において、行書き込み阻止電圧Ｖｐ／２と列書き込み阻止電圧Ｖｐ／２を共に書き込み電圧Ｖｐの２分の１で同電圧とし、書き込み補償期間Ｔｐｃにおける消去動作において、行消去阻止電圧Ｖｅ／２と列消去阻止電圧Ｖｅ／２を共に消去電圧Ｖｅの２分の１で同電圧としたが、書き込み動作と消去動作の各電圧印加条件を、上記第３実施形態の実施例７の書き込み期間Ｔｐにおける書き込み動作の電圧印加条件とし、上記第３実施形態の実施例８の消去期間Ｔｅにおける消去動作の電圧印加条件としてもよい。この場合の電圧印加条件は、図２７に示すようになる。
更に、上記第４実施形態の実施例１０では、消去期間Ｔｅにおける消去動作において、行消去阻止電圧Ｖｅ／２と列消去阻止電圧Ｖｅ／２を共に消去電圧Ｖｅの２分の１で同電圧とし、消去補償期間Ｔｅｃにおける書き込み動作において、行書き込み阻止電圧Ｖｐ／２と列書き込み阻止電圧Ｖｐ／２を共に書き込み電圧Ｖｐの２分の１で同電圧としたが、書き込み動作と消去動作の各電圧印加条件を、上記第３実施形態の実施例７の書き込み期間Ｔｐにおける書き込み動作の電圧印加条件とし、上記第３実施形態の実施例８の消去期間Ｔｅにおける消去動作の電圧印加条件としてもよい。この場合の電圧印加条件は、図２８に示すようになる。
本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるクロスポイント型のメモリセルアレイを有する半導体記憶装置に利用可能であり、メモリセルアレイに対する書き込み及び消去動作に伴う記憶データの劣化の防止に有用である。
可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 １Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図 １Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図 １Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ書き込み動作時の電圧印加条件を示す回路図 １Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ書き込み動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図 １Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ消去動作時の電圧印加条件を示す回路図 １Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ消去動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図 初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図 初期状態が低抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図 本発明に係る不揮発性半導体記憶装置の第１実施形態における概略構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置における１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の実施例１における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例２における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例３における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例４における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の第２実施形態における概略構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の実施例５における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例６における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の第３実施形態における概略構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の実施例７における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例８における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の第４実施形態における概略構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の実施例９における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 クロスポイント型メモリセルアレイにおいて消去状態のメモリセルに消去電圧を更に１回追加して印加することによる後続の書き込み動作への影響の有無を調査した実験結果を示す図 本発明に係る不揮発性半導体記憶装置の実施例１０における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 クロスポイント型メモリセルアレイにおいて書き込み状態のメモリセルに書き込み電圧を更に１回追加して印加することによる後続の消去動作への影響の有無を調査した実験結果を示す図 本発明に係る不揮発性半導体記憶装置の実施例９の別実施形態における書き込み動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の実施例１０の別実施形態における消去動作時の各ワード線、各ビット線への電圧印加手順、及び、各メモリセルへの電圧印加状態の一例を示すタイミング図
符号の説明
１： 可変抵抗素子
２： １Ｒ型メモリセル
３： メモリセルアレイ
４： ビット線デコーダ
５： ワード線デコーダ
６，６ａ，６ｂ，６ｃ，６ｄ： 制御回路
７，７ａ，７ｂ，７ｃ，７ｄ： 電圧スイッチ回路
８： 読み出し回路
９： アドレス線
１０： データ線
１１： 制御信号線
Ｍ０： 選択メモリセル
Ｍ１： 第１非選択メモリセル
Ｍ２： 第２非選択メモリセル
Ｍ３： 第３非選択メモリセル
ＢＬ１〜ＢＬｍ： ビット線（列選択線）
ＢＬｓ： 選択ビット線（第１列選択線）
ＢＬｕ： 非選択ビット線（第２列選択線）
ＷＬ１〜ＷＬｎ： ワード線（行選択線）
ＷＬｓ： 選択ワード線（第１行選択線）
ＷＬｕ： 非選択ワード線（第２行選択線）
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
Ｖｒ： 読み出し電圧
Ｖｐ： 書き込み用の供給電圧、書き込み電圧
Ｖｅ： 消去用の供給電圧、消去電圧の絶対値
Ｖｐ１： 書き込み補償用の供給電圧
Ｖｅ１： 消去補償用の供給電圧
Ｖｐｃ，Ｖｐｃ’，Ｖｐｃ”： 書き込み補償電圧
Ｖｅｃ，Ｖｅｃ’，Ｖｅｃ”： 消去補償電圧
Ｖｂｌｓ： 選択ビット線に印加される電圧
Ｖｂｌｕ： 非選択ビット線に印加される電圧
Ｖｗｌｓ： 選択ワード線に印加される電圧
Ｖｗｌｕ： 非選択ワード線に印加される電圧
Ｖｍ０： 選択メモリセルの可変抵抗素子の両端に印加される電圧
Ｖｍ１： 第１非選択メモリセルの可変抵抗素子の両端に印加される電圧
Ｖｍ２： 第２非選択メモリセルの可変抵抗素子の両端に印加される電圧
Ｖｍ３： 第３非選択メモリセルの可変抵抗素子の両端に印加される電圧
Ｔｒ： 読み出し期間
Ｔｐ： 書き込み期間
Ｔｅ： 消去期間
Ｔｐｃ： 書き込み補償期間
Ｔｐｃ１： 第１書き込み補償期間
Ｔｐｃ２： 第２書き込み補償期間
Ｔｐｃ３： 第３書き込み補償期間
Ｔｅｃ： 消去補償期間
Ｔｅｃ１： 第１消去補償期間
Ｔｅｃ２： 第２消去補償期間
Ｔｅｃ３： 第３消去補償期間

Claims (33)

  1. 電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、
    前記複数の行選択線と前記複数の列選択線の中から、少なくとも１本の第１行選択線と少なくとも１本の第１列選択線を選択することにより、前記メモリセルアレイの中から、前記第１行選択線と前記第１列選択線に両端が各別に接続する少なくとも１つの選択メモリセルを選択するメモリセル選択回路と、
    前記第１行選択線と前記第１列選択線に対し、行書き込み電圧と列書き込み電圧を各別に印加し、且つ、前記複数の行選択線の内の前記第１行選択線以外の第２行選択線と前記複数の列選択線の内の前記第１列選択線以外の第２列選択線に対し、行書き込み阻止電圧と列書き込み阻止電圧を各別に印加することにより、前記選択メモリセルの両端にのみ書き込みに十分な書き込み電圧を印加する書き込み電圧印加回路と、を備え、
    前記書き込み電圧印加回路は、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記選択メモリセル以外の非選択メモリセルの両端に印加された電圧と逆極性の書き込み補償電圧を、前記非選択メモリセルの両端に印加することを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセル選択回路が前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記書き込み電圧印加回路は、前記選択メモリセルに対する前記書き込み電圧の印加と、前記非選択メモリセルに対する前記書き込み補償電圧の印加を、時分割により実行することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記非選択メモリセルに接続する前記行選択線と前記列選択線の種別に応じた区分毎に、時分割により実行することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記書き込み電圧印加回路が、前記１選択期間内において、前記選択メモリセルに対する前記書き込み電圧の印加と、前記非選択メモリセルに対する前記区分毎の前記書き込み補償電圧の印加を、前記第２行選択線と前記第２列選択線に印加する電圧を変化させずに、前記第１行選択線と前記第１列選択線に印加する電圧を変化させて行うことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記行書き込み阻止電圧と前記列書き込み阻止電圧が同電圧で、前記行書き込み電圧と前記列書き込み電圧の中間電圧であることを特徴とする請求項２〜４の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 前記行書き込み阻止電圧と前記列書き込み阻止電圧が互いに異なり、且つ、前記行書き込み電圧と前記列書き込み電圧の間にあることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
  8. 前記行書き込み阻止電圧と前記列書き込み阻止電圧の内の一方が、前記行書き込み電圧と前記列書き込み電圧の内の低電圧側より、前記行書き込み電圧と前記列書き込み電圧の電圧差の絶対値の３分の１だけ高電圧であり、
    前記行書き込み阻止電圧と前記列書き込み阻止電圧の内の他方が、前記行書き込み電圧と前記列書き込み電圧の内の高電圧側より、前記行書き込み電圧と前記列書き込み電圧の電圧差の絶対値の３分の１だけ低電圧であることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記書き込み電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記書き込み補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加と、前記第２行選択線と前記第２列選択線に両端が各別に接続する第３非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
  10. 前記非選択メモリセル毎に、前記書き込み補償電圧の絶対値が、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値と同電圧であり、
    前記選択メモリセルに対する前記書き込み電圧の印加期間と、個々の前記非選択メモリセルに対する前記書き込み補償電圧の印加期間が同じであることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
  11. 前記非選択メモリセル毎に、前記書き込み補償電圧の絶対値が、前記選択メモリセルに対する前記書き込み電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値より高電圧であり、
    前記選択メモリセルに対する前記書き込み電圧の印加期間が、個々の前記非選択メモリセルに対する前記書き込み補償電圧の印加期間より長いことを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
  12. 前記書き込み電圧印加回路は、一方端が前記第１行選択線に接続する前記非選択メモリセルと、一方端が前記第１列選択線に接続する前記非選択メモリセルに、前記書き込み補償電圧を同時に印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  13. 前記メモリセル選択回路が前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内において、前記書き込み電圧印加回路は、前記非選択メモリセルに対する前記書き込み補償電圧の印加を実行した後に、前記選択メモリセルに対する前記書き込み電圧の印加を実行することを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
  14. 前記行書き込み阻止電圧と前記列書き込み阻止電圧が同電圧で、前記行書き込み電圧と前記列書き込み電圧の中間電圧であることを特徴とする請求項１２または１３に記載の不揮発性半導体記憶装置。
  15. 前記行書き込み阻止電圧と前記列書き込み阻止電圧が互いに異なり、且つ、前記行書き込み電圧と前記列書き込み電圧の間にあることを特徴とする請求項１２または１３に記載の不揮発性半導体記憶装置。
  16. 前記第１行選択線と前記第１列選択線に対し、行消去電圧と列消去電圧を各別に印加し、且つ、前記第２行選択線と前記第２列選択線に対し、行消去阻止電圧と列消去阻止電圧を各別に印加することにより、前記選択メモリセルの両端にのみ消去に十分な消去電圧を印加する消去電圧印加回路を備え、
    前記消去電圧印加回路は、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記選択メモリセル以外の非選択メモリセルの両端に印加された電圧と逆極性の消去補償電圧を、前記非選択メモリセルの両端に印加することを特徴とする請求項１〜１５の何れか１項に不揮発性半導体記憶装置。
  17. 前記メモリセル選択回路が前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内に、前記消去電圧印加回路は、前記選択メモリセルに対する前記消去電圧の印加と、前記非選択メモリセルに対する前記消去補償電圧の印加を、時分割により実行することを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
  18. 前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記非選択メモリセルに接続する前記行選択線と前記列選択線の種別に応じた区分毎に、時分割により実行することを特徴とする請求項１７に記載の不揮発性半導体記憶装置。
  19. 前記消去電圧印加回路が、前記１選択期間内において、前記選択メモリセルに対する前記消去電圧の印加と、前記非選択メモリセルに対する前記区分毎の前記消去補償電圧の印加を、前記第２行選択線と前記第２列選択線に印加する電圧を変化させずに、前記第１行選択線と前記第１列選択線に印加する電圧を変化させて行うことを特徴とする請求項１８に記載の不揮発性半導体記憶装置。
  20. 前記行消去阻止電圧と前記列消去阻止電圧が同電圧で、前記行消去電圧と前記列消去電圧の中間電圧であることを特徴とする請求項１７〜１９の何れか１項に記載の不揮発性半導体記憶装置。
  21. 前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする請求項２０に記載の不揮発性半導体記憶装置。
  22. 前記行消去阻止電圧と前記列消去阻止電圧が互いに異なり、且つ、前記行消去電圧と前記列消去電圧の内の間にあることを特徴とする請求項１７または１８に記載の不揮発性半導体記憶装置。
  23. 前記行消去阻止電圧と前記列消去阻止電圧の内の一方が、前記行消去電圧と前記列消去電圧の内の低電圧側より、前記行消去電圧と前記列消去電圧の電圧差の絶対値の３分の１だけ高電圧であり、
    前記行消去阻止電圧と前記列消去阻止電圧の内の他方が、前記行消去電圧と前記列消去電圧の内の高電圧側より、前記行消去電圧と前記列消去電圧の電圧差の絶対値の３分の１だけ低電圧であることを特徴とする請求項２２に記載の不揮発性半導体記憶装置。
  24. 前記消去電圧印加回路が、前記１選択期間内における前記非選択メモリセルに対する前記消去補償電圧の印加を、前記第１行選択線と前記第２列選択線に両端が各別に接続する第１非選択メモリセルに対する印加と、前記第２行選択線と前記第１列選択線に両端が各別に接続する第２非選択メモリセルに対する印加と、前記第２行選択線と前記第２列選択線に両端が各別に接続する第３非選択メモリセルに対する印加とに区分して、時分割により実行することを特徴とする請求項２２または２３に記載の不揮発性半導体記憶装置。
  25. 前記非選択メモリセル毎に、前記消去補償電圧の絶対値が、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値と同電圧であり、
    前記選択メモリセルに対する前記消去電圧の印加期間と、個々の前記非選択メモリセルに対する前記消去補償電圧の印加期間が同じであることを特徴とする請求項１６〜２４の何れか１項に記載の不揮発性半導体記憶装置。
  26. 前記非選択メモリセル毎に、前記消去補償電圧の絶対値が、前記選択メモリセルに対する前記消去電圧の印加に伴って、前記非選択メモリセルの両端に印加された電圧の絶対値より高電圧であり、
    前記選択メモリセルに対する前記消去電圧の印加期間が、個々の前記非選択メモリセルに対する前記消去補償電圧の印加期間より長いことを特徴とする請求項１６〜２４の何れか１項に記載の不揮発性半導体記憶装置。
  27. 前記消去電圧印加回路は、一方端が前記第１行選択線に接続する前記非選択メモリセルと、一方端が前記第１列選択線に接続する前記非選択メモリセルに、前記消去補償電圧を同時に印加することを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
  28. 前記メモリセル選択回路が前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの１選択期間内において、前記消去電圧印加回路は、前記非選択メモリセルに対する前記消去補償電圧の印加を実行した後に、前記選択メモリセルに対する前記消去電圧の印加を実行することを特徴とする請求項２７に記載の不揮発性半導体記憶装置。
  29. 前記行消去阻止電圧と前記列消去阻止電圧が同電圧で、前記行消去電圧と前記列消去電圧の中間電圧であることを特徴とする請求項２７または２８に記載の不揮発性半導体記憶装置。
  30. 前記行消去阻止電圧と前記列消去阻止電圧が互いに異なり、且つ、前記行消去電圧と前記列消去電圧の間にあることを特徴とする請求項２７または２８に記載の不揮発性半導体記憶装置。
  31. 前記可変抵抗素子が、電気的パルス印加により抵抗値が可逆的に変化する金属酸化物であることを特徴とする請求項１〜３０の何れか１項に記載の不揮発性半導体記憶装置。
  32. 前記可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項３１に記載の不揮発性半導体記憶装置。
  33. 前記可変抵抗素子の材料である金属酸化物が、Ｐｒ、Ｍｎを含むことを特徴とする請求項３１に記載の不揮発性半導体記憶装置。
JP2006059057A 2005-05-11 2006-03-06 不揮発性半導体記憶装置 Expired - Fee Related JP4313372B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006059057A JP4313372B2 (ja) 2005-05-11 2006-03-06 不揮発性半導体記憶装置
US11/913,490 US7697317B2 (en) 2005-05-11 2006-04-26 Nonvolatile semiconductor memory device
PCT/JP2006/308730 WO2006120903A1 (ja) 2005-05-11 2006-04-26 不揮発性半導体記憶装置
TW095115401A TW200707438A (en) 2005-05-11 2006-04-28 Nonvolatile semiconductor storage device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005138886 2005-05-11
JP2006059057A JP4313372B2 (ja) 2005-05-11 2006-03-06 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2006344349A JP2006344349A (ja) 2006-12-21
JP4313372B2 true JP4313372B2 (ja) 2009-08-12

Family

ID=37396413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006059057A Expired - Fee Related JP4313372B2 (ja) 2005-05-11 2006-03-06 不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US7697317B2 (ja)
JP (1) JP4313372B2 (ja)
TW (1) TW200707438A (ja)
WO (1) WO2006120903A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013184111A1 (en) * 2012-06-06 2013-12-12 Intel Corporation Isolating, at least in part, local row or column circuitry of memory cell before establishing voltage differential to permit reading of cell
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4427560B2 (ja) 2007-05-21 2010-03-10 株式会社東芝 不揮発性メモリ装置のデータ書き込み方法
JP4252624B2 (ja) 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP4496238B2 (ja) 2007-06-04 2010-07-07 株式会社東芝 不揮発性メモリ装置
WO2009066500A1 (ja) * 2007-11-21 2009-05-28 Nec Corporation 半導体装置のコンフィギュレーション方法
KR20090095313A (ko) * 2008-03-05 2009-09-09 삼성전자주식회사 저항성 메모리 소자의 프로그래밍 방법
JP2010044827A (ja) 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP2010165803A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
JP4892027B2 (ja) 2009-03-23 2012-03-07 株式会社東芝 半導体記憶装置
WO2010109876A1 (ja) 2009-03-25 2010-09-30 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
WO2010125805A1 (ja) 2009-04-27 2010-11-04 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
US8325508B2 (en) * 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
JP4940287B2 (ja) 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2011040112A (ja) 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP2011066313A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体装置
JP5006369B2 (ja) 2009-09-18 2012-08-22 株式会社東芝 不揮発性半導体記憶装置
JP4945619B2 (ja) 2009-09-24 2012-06-06 株式会社東芝 半導体記憶装置
JP2011198445A (ja) 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
JP2012038387A (ja) 2010-08-06 2012-02-23 Toshiba Corp 半導体記憶装置
JP5337115B2 (ja) 2010-08-11 2013-11-06 株式会社東芝 半導体記憶装置
JP2012064254A (ja) 2010-09-14 2012-03-29 Toshiba Corp 不揮発性半導体記憶装置
KR101722023B1 (ko) * 2010-09-30 2017-03-31 삼성전자 주식회사 비휘발성 메모리 장치의 프로그램 방법
US8355271B2 (en) 2010-11-17 2013-01-15 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternate polarity
US8462580B2 (en) 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
JP5524115B2 (ja) 2011-03-22 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
KR101942274B1 (ko) * 2012-02-13 2019-01-28 삼성전자주식회사 저항성 메모리 장치
JP5902113B2 (ja) * 2013-03-13 2016-04-13 株式会社東芝 半導体記憶装置
JP5793526B2 (ja) 2013-03-15 2015-10-14 株式会社東芝 半導体記憶装置
KR102161739B1 (ko) 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR20170031224A (ko) 2014-07-24 2017-03-20 후아웨이 테크놀러지 컴퍼니 리미티드 데이터 저장 방법 및 상변화 메모리
JP6388422B2 (ja) * 2014-07-24 2018-09-12 ホアウェイ・テクノロジーズ・カンパニー・リミテッド 相変化メモリのデータ記憶方法及び制御装置
KR102136846B1 (ko) 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
WO2016072974A1 (en) 2014-11-04 2016-05-12 Hewlett Packard Enterprise Development Lp Memory array driver
KR20170056242A (ko) * 2015-11-13 2017-05-23 에스케이하이닉스 주식회사 전자 장치
US9824767B1 (en) 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
JP6481667B2 (ja) * 2016-07-20 2019-03-13 株式会社デンソー ニューラルネットワーク回路
JP2020149752A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 記憶装置
CN111727477A (zh) * 2020-05-06 2020-09-29 长江存储科技有限责任公司 3d nand闪存的控制方法和控制器
US20230238056A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259644B1 (en) 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
JP2005203463A (ja) * 2004-01-14 2005-07-28 Sharp Corp 不揮発性半導体記憶装置
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013184111A1 (en) * 2012-06-06 2013-12-12 Intel Corporation Isolating, at least in part, local row or column circuitry of memory cell before establishing voltage differential to permit reading of cell
US9030906B2 (en) 2012-06-06 2015-05-12 Intel Corporation Isolating, at least in part, local row or column circuitry of memory cell before establishing voltage differential to permit reading of cell
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory

Also Published As

Publication number Publication date
WO2006120903A1 (ja) 2006-11-16
US7697317B2 (en) 2010-04-13
JP2006344349A (ja) 2006-12-21
TWI300564B (ja) 2008-09-01
US20090046495A1 (en) 2009-02-19
TW200707438A (en) 2007-02-16

Similar Documents

Publication Publication Date Title
JP4313372B2 (ja) 不揮発性半導体記憶装置
JP4189395B2 (ja) 不揮発性半導体記憶装置及び読み出し方法
JP4427464B2 (ja) 不揮発性半導体記憶装置及びその動作方法
JP4309877B2 (ja) 半導体記憶装置
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
KR100909199B1 (ko) 반도체 기억 장치
JP4129274B2 (ja) 半導体記憶装置
JP4546842B2 (ja) 不揮発性半導体記憶装置及びその制御方法
JP4157582B1 (ja) 半導体記憶装置
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
US8482956B2 (en) Semiconductor memory device and method of driving the same
JPWO2007145295A1 (ja) 不揮発性メモリ装置
JP5369071B2 (ja) 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置
JP2006190376A (ja) 不揮発性半導体記憶装置
CN100485811C (zh) 非易失性半导体存储装置及读出方法
KR101265885B1 (ko) 기억 장치 및 반도체 장치

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090514

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees