KR102027545B1 - 직렬 연결된 pin 다이오드를 포함하는 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 메모리 소자는, 직렬 연결된 PIN 다이오드 구조를 포함하는 메모리 소자로서, 제1 기판, 상기 제1 기판 상에 형성된 P형 영역, N형 영역 및 상기 P형 영역과 상기 N형 영역 사이에 위치한 비도핑 영역에 의하여 형성된 복수의 PIN 다이오드, 상기 P형 영역 및 상기 N형 영역 상부에 형성된 복수의 연결선, 상기 복수의 PIN 다이오드 각각의 사이에 형성되어, 누설 전류를 차단하는 절연 영역, 상기 복수의 연결선 중 P형 영역으로만 이루어진 영역 또는 N형 영역으로만 이루어진 영역 상부에 형성된 연결선에 구비되는 패드, 상기 제1 기판 하부에 구비된 매몰 절연층, 및 상기 매몰 절연층 하부에 구비된 제2 기판;을 포함하고, 상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 전압원에 연결되고, 상기 N형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 그라운드(GND)에 연결된다.
Description
본 발명은 직렬 연결된 PIN 다이오드를 포함하는 메모리 소자 및 그의 제조 방법에 관한 것이다.
현재 상용화 된 메모리 소자들은 3단자 구조를 가짐으로써 소자의 크기를 줄이는데 한계가 있고, 폰 노인만 구조(Von Neumann Architecture)에서 벗어날 수 없다는 단점이 있다. 궁극적으로 미래에 뇌를 모방한 구조의 메모리를 이루기 위해서는 높은 신뢰성과 안정성을 가지는 2단자 구조의 메모리 소자가 필요하다.
따라서, 축전기를 사용하지 않고 채널 내에 정공을 축적함으로써, 메모리 동작하는 바이리스터(biristor, bi-stable resistor for memory device)가 제안되었다. 이러한 PN 접합을 이용한 순수 실리콘 소자는 공정이 간단하고 높은 신뢰성을 준다는 장점이 있다.
본 발명은 상기 기술적 요구를 만족시키고자 안출된 것으로, 본 발명의 목적은, 메모리 동작이 가능한 직렬로 연결된 PIN 다이오드 소자 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 소자는, 직렬 연결된 PIN 다이오드 구조를 포함하는 메모리 소자로서, 제1 기판, 상기 제1 기판 상에 형성된 P형 영역, N형 영역 및 상기 P형 영역과 상기 N형 영역 사이에 위치한 비도핑 영역에 의하여 형성된 복수의 PIN 다이오드, 상기 P형 영역 및 상기 N형 영역 상부에 형성된 복수의 연결선, 상기 복수의 PIN 다이오드 각각의 사이에 형성되어, 누설 전류를 차단하는 절연 영역, 상기 복수의 연결선 중 P형 영역으로만 이루어진 영역 또는 N형 영역으로만 이루어진 영역 상부에 형성된 연결선에 구비되는 패드, 상기 제1 기판 하부에 구비된 매몰 절연층, 및 상기 매몰 절연층 하부에 구비된 제2 기판을 포함하고, 상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 전압원에 연결되고, 상기 N형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 그라운드(GND)에 연결된다.
본 발명에 따른 실시예에서, 상기 패드가 형성되지 않은 연결선은, 인접한 PIN 다이오드의 P형 영역과 N형 영역이 접해 있는 영역의 상부에 형성되어, P형 영역과 N형 영역에 동시에 접할 수 있다.
본 발명에 따른 실시예에서, 상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드에는 상기 전압원에 의하여 정(+)전압이 인가되어 순방향으로 전류가 흐를 수 있다.
본 발명에 따른 실시예에서, 상기 N형 영역은 1019㎝-3 이상으로 N형 불순물이 이온 주입되어 형성되고, 상기 P형 영역은 1019㎝-3 이상의 P형 불순물이 이온 주입되어 형성될 수 있다.
본 발명에 따른 실시예에서, 상기 비도핑 영역의 전하 농도는 1015㎝-3 이하일 수 있다.
본 발명에 따른 실시예에서, 상기 메모리 소자에 소정의 전압이 인가되면, 상기 복수의 PIN 다이오드가 순차적으로 턴온(turn on)되어 상기 복수의 PIN 다이오드를 흐르는 전류가 증가할 수 있다. 상기 메모리 소자에 인가되는 전압이 증가함에 따라, 직렬 연결된 PIN 다이오드 중 가장 낮은 전압에서 전류가 급격히 증가하는 PIN 다이오드가 켜지고, 직렬 연결된 다른 PIN 다이오드에 인가되는 전압이 갑자기 상승하여 순간적으로 모든 PIN 다이오드가 켜질 수 있다. 이는 전류의 매우 급격한 증가를 야기하며, 이력(hysteresis) 현상을 갖고 있기 때문에, 메모리로 사용될 수 있다.
본 발명에 따른 실시예에서, 상기 기판은 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 및 절연층 매몰 실리콘 게르마늄 중 적어도 하나로 이루어질 수 있다.
본 발명에 따른 실시예에서, 상기 매몰 절연층은 실리콘 산화물, 스트레인드 실리콘 산화물, 게르마늄 산화물, 스트레인드 게르마늄 산화물, 및 실리콘 게르마늄 산화물 중 적어도 하나로 이루어질 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 소자의 제조 방법은, 제2 기판, 매몰 절연층 및 제1 기판이 순차적으로 형성된 기판 상에 제1 절연층을 형성하는 단계, N형 불순물을 주입하여 N형 영역을 형성하는 단계, P형 불순물을 주입하여 P형 영역을 형성하는 단계, 상기 N형 영역, 상기 P형 영역, 및 비도핑 영역에 의해 형성된 복수의 PIN 다이오드 상에 제2 절연층을 형성하는 단계, 상기 N형 영역 및 상기 P형 영역 상부에 복수의 비아홀을 형성하는 단계, 상기 비아홀이 형성된 영역에 복수의 연결선을 형성하는 단계, 상기 복수의 연결선 중 P형 영역으로만 이루어진 영역 또는 N형 영역으로만 이루어진 영역 상부에 형성된 연결선에 패드를 형성하는 단계, 및 상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드를 전압원에 연결하고, 상기 N형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 그라운드(GND)에 연결하는 단계를 포함한다.
상기 구성에 따른 메모리 소자 및 그 제조 방법에 의하면, 매우 간단한 공정에 의해 메모리 소자를 2단자 소자에서 안정적으로 구현 가능하다. 구체적으로, 본 발명에 따른 메모리 소자는 오직 순방향 전압 인가 시에만 구동되고, 역방향 전압 인가 시에는 구동이 이루어지지 않아 단방향성을 갖게 된다.
그리고, 상기 메모리 소자에 인가되는 전압이 증가함에 따라, 직렬 연결된 PIN 다이오드 중 가장 낮은 전압에서 전류가 급격히 증가하는 PIN 다이오드가 켜지고, 직렬 연결된 다른 PIN 다이오드에 인가되는 전압이 갑자기 상승하여, 순간적으로 모든 PIN 다이오드가 켜질 수 있다. 이는 전류의 매우 급격한 증가를 야기하고, 이력(hysteresis) 현상을 가지고 있어 메모리로 사용될 수 있다.
또한, PIN 다이오드의 직렬 연결 개수를 조절하면, 전류의 양, 동작전압, 메모리 윈도우, 상태간의 전류 차이 등을 효과적으로 변경시킬 수 있다.
도 1은 본 발명에 따른 메모리 소자의 평면도이다.
도 2는 본 발명에 따른 메모리 소자의 측면도이다.
도 3a 내지 도 3g는 본 발명에 따른 메모리 소자 제조 방법의 각 단계를 도시한 도면들이다.
도 4는 본 발명에 따른 메모리 소자의 구동을 위한 전압 인가 방식을 설명하기 위한 도면이다.
도 5는 본 발명에 따라 제조된 메모리 소자를 이용하여 측정한 전압-전류 특성을 나타내는 그래프이다.
도 6a 및 도 6b는 본 발명에 따른 메모리 소자의 동작 메커니즘을 설명하기 위한 예시적인 도면이다.
도 7a 및 도 7b는 본 발명에 따른 메모리 소자의 동작 메커니즘을 설명하기 위한 예시적인 도면이다.
도 8은 본 발명에 따른 메모리 소자 제조 방법을 나타내는 흐름도이다.
도 2는 본 발명에 따른 메모리 소자의 측면도이다.
도 3a 내지 도 3g는 본 발명에 따른 메모리 소자 제조 방법의 각 단계를 도시한 도면들이다.
도 4는 본 발명에 따른 메모리 소자의 구동을 위한 전압 인가 방식을 설명하기 위한 도면이다.
도 5는 본 발명에 따라 제조된 메모리 소자를 이용하여 측정한 전압-전류 특성을 나타내는 그래프이다.
도 6a 및 도 6b는 본 발명에 따른 메모리 소자의 동작 메커니즘을 설명하기 위한 예시적인 도면이다.
도 7a 및 도 7b는 본 발명에 따른 메모리 소자의 동작 메커니즘을 설명하기 위한 예시적인 도면이다.
도 8은 본 발명에 따른 메모리 소자 제조 방법을 나타내는 흐름도이다.
본 발명이 실시될 수 있는 특정 실시예를 도시한 첨부 도면을 참조하면서, 본 발명을 상세히 설명한다. 첨부 도면에 도시된 특정 실시예에 대하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 실시하기에 충분하도록 상세히 설명된다. 특정 실시예 이외의 다른 실시예는 서로 상이하지만 상호배타적일 필요는 없다. 아울러, 후술의 상세한 설명은 한정적인 의미로서 취하려는 것이 아님을 이해해야 한다.
첨부 도면에 도시된 특정 실시예에 대한 상세한 설명은, 그에 수반하는 도면들과 연관하여 읽히게 되며, 도면은 전체 발명의 설명에 대한 일부로 간주한다. 방향이나 지향성의 언급은 설명의 편의를 위한 것일 뿐, 어떠한 방식으로도 본 발명의 권리범위를 제한하는 의도를 갖지 않는다.
종래에, PN 접합을 이용하여 실리콘의 전도도를 조절함으로써 안테나의 주파수 및 빔 형성을 재구성할 수 있는 기술이 개발되어 왔다. 이러한 실리콘 기반의 안테나 구조에서는 P형영역-진성영역(intrinsic region)-N형영역(PIN)으로 이루어진 다이오드가 주로 이용된다. 이러한 PIN 다이오드를 형성하는 기술을 본 발명에서는 2단자 메모리 소자에 적용한다.
도 1은 본 발명에 따른 메모리 소자의 평면도이고, 도 2는 본 발명에 따른 메모리 소자의 측면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 메모리 소자는 기판(106) 상에 형성된 제1 절연층(100), 패드(101a 내지 101d), 연결선(102a 내지 102d, 102s), 제2 절연층(103), N형 영역(104), P형 영역(105)으로 이루어지며, 기판(106)은 베이스 기판(108) 위에 형성된 매몰 절연층(107) 상에 형성될 수 있다.
기판(106) 위에 형성된 제1 절연층(100) 및 각 연결선(102) 사이에 구비되는 제2 절연층(103)은 실리콘 산화막(Oxide, SiO2) 또는 고체 산화막(Oxide) 또는 질화막(Nitride, Si3N4)일 수 있고, 액체(liquid)나 기체(gas)일 수 있다. 제2 절연층(103)은 N형 영역(104)과 P형 영역(105)을 동시에 연결하는 연결선(102)의 전기적 영향을 막는(isolate) 기능을 갖는다. 패드(101a 내지 101d)는 연결선(102a 내지 102d)의 말단에 연결되어, 그라운드(GND) 또는 전압원에 연결된다.
패드(101) 및 연결선(102)은 전도성 물질로서, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 산화 루테늄(RuO2), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 어븀(Er), 백금(Pt) 등의 금속물질이 이용될 수 있지만, 여기에 한정되지는 않는다.
N형 영역(104)은 비소(As), 인(P) 등의 N형 불순물이 이온 주입되어 형성될 수 있고, P형 영역(105)은 붕소(B) 혹은 BF2와 같은 P형 불순물이 이온 주입되어 형성될 수 있다. 도핑에 이용되는 불순물은, 위에서 언급된 것에만 한정 되지는 않는다.
기판(106) 및 베이스 기판(108)은 도핑이 이루어지지 않은(비도핑) 실리콘 기판일 수 있다. 구체적으로, 기판(106) 및 베이스 기판(108)은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 중 적어도 하나일 수 있다.
매몰 절연층(107)은 실리콘 산화물, 스트레인드 실리콘 산화물, 게르마늄 산화물, 스트레인드 게르마늄 산화물 및 실리콘 게르마늄 산화물 중 적어도 하나일 수 있고, 기판(106)이나 베이스 기판(108)에 따라 재질이 결정될 수 있다.
도 2에 도시된 바와 같이, N형 영역(104)과 P형 영역(105)은 그 사이에 비도핑 영역(진성 영역)을 포함하도록 적절히 이격되어 형성된다. 이에 의하여, N형 영역(104)-진성 영역-P형 영역(105)으로 이루어진 다수의 PIN 다이오드(도 2에서 PIN으로 표시)가 형성된다.
이 때, 다수의 PIN 다이오드는 P형 영역(104)-진성 영역-N형 영역(105)의 순서로 이루어진 PIN 다이오드와, N형 영역(105)-진성 영역-P형 영역(104)의 순서로 이루어진 PIN 다이오드가 형성될 수 있다.
따라서, 인접하는 PIN 다이오드가 같은 방향으로 배열된 경우에는 P형 영역(104)과 N형 영역(105)이 서로 접하게 되지만, 인접하는 PIN 다이오드가 다른 방향으로 배열된 경우에는 P형 영역(104)과 P형 영역(104)이 서로 접하거나 N형 영역(105)과 N형 영역(N)이 서로 접하게 된다.
연결선(102a 내지 102d)은 P형 영역(104) 및 N형 영역(105)의 상부에 형성되는데, 도 2에 도시된 바와 같이, P형 영역(104)과 N형 영역(105)에 동시에 접하도록 형성되는 경우가 있고(도 2의 102s), P형 영역(104) 또는 N형 영역(105)만으로 이루어진 영역에 접하도록 형성되는 경우(도 2의 102a 내지 102d)가 있다.
이에 따라, 전압 인가 영역과 비인가 영역이 구분되는데, 이에 대해서는 도 4를 참조하면서 더욱 상세히 설명하기로 하며, 그전에 메모리 소자 제조 공정을 간략히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 메모리 소자 제조 방법의 각 단계를 도시한 도면들이다.
도 3a에 도시된 바와 같이, 베이스 기판(108)상에 형성된 매몰 절연층(107), 그 위에 형성된 기판(106)이 제공되고, 제공된 기판(106) 상에, 메모리 소자가 생성될 영역 외부에 절연층(100)이 형성된다(도 3b).
이후, 기판(106)상에 N형 불순물이 이온 주입되어 N형 영역(104)이 형성되고, 기판(106)상에 P형 불순물이 이온 주입되어 P형 영역(105)이 형성된다(도 3c 및 3d).
이 때, N형 영역(104)과 P형 영역(105) 사이에 기판(106)의 비도핑 영역(진성 영역)이 위치하므로, 다수의 PIN 다이오드가 배열된 구조를 취하게 된다(도 3e). 그 다음, 도 3e에 도시된 바와 같이, 다수의 PIN 다이오드 배열 위에 절연층(103)을 형성시키고, 이어서, 도 3f에 도시된 바와 같이, 연결선을 형성시키기 위한 비아홀(via hole)을 형성시킨다. 이 때, 비아홀은 N형 영역(104) 및 P형 영역(105)의 상부에 형성된다.
마지막으로, 형성된 비아홀에 연결선(102a 내지 102d, 102s) 및 패드(101a 내지 101d)를 형성한다(도 3g). 이 때, 일부 연결선(102a 내지 102d)은 P형 영역(105) 또는 N형 영역(104)으로만 이루어진 영역 상부에 접하여 형성된다. 반면, 일부 연결선(102s)은 P형 영역(105)과 N형 영역(104)이 접해 있는 영역 상부에 형성되므로, P형 영역(105)과 N형 영역(106)에 모두 접하게 된다.
도 4는 본 발명에 따른 메모리 소자의 구동을 위한 전압 인가 방식을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, P형 영역(104) 또는 N형 영역(105)만으로 이루어진 영역에 접하도록 형성된 연결선(102a,102b,102c,102d)의 경우, 연결선(102a,102b,102c,102d) 각각의 말단에 패드(101a,101b,101c,101d)가 연결된다.
본 발명에서는 P형 영역(104)만으로 이루어진 영역에 접하도록 형성된 2개의 연결선(102a,102c)과, N형 영역(105)만으로 이루어진 영역에 접하도록 형성된 2개의 연결선(102b,102d)이 형성될 수 있다.
각각의 패드(101a,101b,101c,101d) 사이에는 다수의 PIN 다이오드가 직렬로 배치되며, 그 개수는 전압원에서 인가되는 전력에 따라 개수를 정해질 수 있다. 직렬로 배치된 PIN 다이오드의 그룹이 각각의 패드(101a,101b,101c,101d) 사이에 위치할 수 있고, 각 그룹은 도 4와 같은 전극 구조를 가진다.
패드가 형성되지 않은 연결선(102s)은, 인접한 PIN 다이오드의 P형 영역과 N형 영역이 접해 있는 영역의 상부에 형성되어 P형 영역과 N형 영역에 동시에 접하게 된다.
P형 영역으로만 이루어진 영역 상부에 형성된 연결선(102a,102c)의 패드(101a,101c)는 전압원에 연결되고, N형 영역으로만 이루어진 영역 상부에 형성된 연결선(102b,102d)의 패드(101b,101d)는 그라운드(GND)에 연결된다. 이 때, P형 영역(105)에 연결된 패드(101a,101c)에는 전압원에 의해 정(+)전압이 인가되어, 순방향으로 전류가 흐르게 된다. 이와 같이 패드에 교대로 정(+)전압, 역(-)전압을 인가함으로써 PIN 다이오드의 그룹들을 병렬 연결할 때 절연층으로 구분하지 않고 이어지도록 설계하여 집적도를 높일 수 있다.
N형 영역(104)은 1019㎝-3 이상으로 N형 불순물이 이온 주입되어 형성되고, P형 영역(105)은 1019㎝-3 이상의 P형 불순물이 이온 주입되어 형성될 수 있다. 또한, 비도핑 영역의 전하 농도는 1015㎝-3 이하일 수 있다.
P형 영역(105)에 연결된 패드(101a,101c)를 통해 전압이 인가되면, 비도핑 영역으로 캐리어가 주입되면서 전류가 흐르게 된다.
도 5는 본 발명에 따라 제조된 소자를 이용하여 측정한 전압-전류 특성을 나타내는 그래프이다. 도 6a 및 도 6b는 본 발명에 따른 메모리 소자의 동작 메커니즘을 설명하기 위한 예시적인 도면이다.
도 5에서, 전압은 0V부터 20V로 증가한 후 연속적으로 20V에서 0V로 감소하며, 이에 따른 전류 값이 그래프에 겹쳐져서 도시되어 있다. 도 5를 참조하면, 본 발명에 따라 제조된 소자에 인가되는 전압이 증가함에 따라, 전류도 지수적(exponentially)으로 증가하고 있음을 알 수 있다. 그러나 특정 전압을 초과하면 전류가 매우 급격하게 증가하여 미세한 전압의 증가에 대해서 10배 이상의 전류 증가가 있음을 알 수 있다.
또한, 다시 전압이 감소할 때는 더 낮은 전압에서 전류가 급격히 감소하는 이력(hysteresis) 현상을 보여준다. 이를 래치업(latch up) 현상이라고 하며, 소자의 상태가 구분되기 때문에 메모리로 사용될 수 있다. 급격한 전류 증가를 겪지 않은 소자의 경우, 전류가 급격하게 증가하기 직전의 전압을 가하게 되면 증가하기 전의 전류가 흐른다. 하지만 급격한 전류 증가를 겪은 소자의 경우, 앞의 경우와 같은 전압을 인가할 때 더 큰 전류가 흐르게 된다. 전자와 같이 전류가 적게 흐를 때를 상태 '0'으로 명명하고, 후자와 같이 전류가 많이 흐를 때를 상태 '1'로 명명하면, 이진법(binary) 메모리 동작이 가능하다.
도 5, 도 6a 및 도 6b를 참조하면, 래치업(latch up) 현상이 발생하는 하나의 원리가 설명되어 있다. 예를 들어, 다수의 PIN 다이오드가 직렬 연결된 본 발명에서, 하나의 PIN 다이오드가 턴온(turn on)되는 경우에, 그와 연결된 전후의 다수의 PIN 다이오드가 실질적으로 동시에 순차적으로 턴온되어 다수의 PIN 다이오드를 따라 흐르는 전류가 급격하게 증가하게 된다. 이에 따라 도 5에서 확인되는 래치업(latch up) 현상이 발생할 수 있다(애노드 전압이 증가하는 경우의 그래프).
그리고, 하나의 PIN 다이오드가 턴오프(turn off)되는 경우에, 그와 연결된 전후의 다수의 PIN 다이오드가 순차적으로 턴오프되는데, 이때는 다수의 PIN 다이오드가 순간적으로 턴온되는 경우보다 느린 속도로 전체의 다수의 PIN 다이오드가 순차적으로 턴오프된다. 이에 따라 도 5에서 확인되는 그래프 곡선이 나타난다(애노드 전압이 감소하는 경우의 그래프).
도 7a 및 도 7b를 참조하면, 래치업(latch up) 현상이 발생하는 다른 원리로서, 충격 이온화(impact ionization)를 메커니즘(mechanism)으로 할 수 있다. 구체적으로, 비도핑 영역과 N형 영역의 경계에서 충격 이온화(impact ionization)가 발생하고, 이때 발생한 정공이 바디(body)에 누적되어 P형 영역에서 비도핑 영역으로 전자가 넘어오는 장벽을 낮춰줄 수 있다. 정공이 바디(Body)에 남아있기 때문에 다이오드가 꺼지는 전압이 감소하게 되어, 이력 현상이 발생할 수 있다. 상태 '1'로 라이트(write) 동작하는 경우는 P형 영역에 접지(ground), N형 영역에 양극(+)을 인가하여 동작하도록 구현할 수 있고, 상태 '0'으로 라이트(write) 동작하는 경우는 P형 영역 및 N형 영역 모두가 접지(ground)로 동작하도록 하여 구현할 수 있다.
도 8은 본 발명에 따른 메모리 소자 제조 방법을 나타내는 흐름도이다. 도 8에 도시된 바와 같이, 비도핑 기판 상에 제1 절연층을 형성(S200)한 뒤, N형 불순물을 주입하여 N형 영역을 형성하고, P형 불순물을 주입하여 P형 영역을 형성한다(S210,S220).
이 때, N형 영역과 P형 영역 사이에 비도핑 영역이 남아있도록 함으로써, PIN 다이오드의 직렬 배열을 형성한다. N형 영역, P형 영역 및 비도핑 영역에 의해 형성된 다수의 PIN 다이오드 상에 제2 절연층을 형성(S230)한 뒤, 제2 절연층 상에 비아홀(via hole)을 형성하되(S240), 상기 비아홀은 N형 영역 및 P형 영역의 상부에 형성된다. 형성된 비아홀에는 전기적 연결을 위한 연결선이 형성된다(S250).
이 때, 연결선은 N형 영역 또는 P형 영역으로만 이루어진 영역 상부에 형성될 수도 있고, N형 영역과 P형 영역이 접한 영역 상부에 형성될 수도 있다. 그 중, N형 영역 또는 P형 영역으로만 이루어진 영역 상부에 형성된 연결선의 말단에는 패드를 더 형성한다(S260).
즉, 패드는 P형 영역으로만 이루어진 영역에 전기적으로 연결되거나, N형 영역으로만 이루어진 영역에 전기적으로 연결된다.
마지막으로, P형 영역으로만 이루어진 영역에 연결된 패드는 전압원에 연결하고, N형 영역으로만 이루어진 영역에 연결된 패드는 그라운드(GND)에 연결된다(S270).
이에 의하여 제조된 본 발명에 따른 메모리 소자는, 순방향 전압 인가 시에만 구동하고, 역방향 전압 인가 시에는 구동하지 않는 단방향성을 가진다. 또한, 직렬 연결된 PIN 다이오드를 그룹화시킴으로써, 과부하를 막을 수 있게 된다. 또한, PIN 다이오드 그룹 중 원하는 부분에만 전압을 인가하는 방식으로 선택적으로 메모리 소자를 읽고 쓸 수 있다.
본 발명의 바람직한 실시 형태를 포함하는 특정 실시예의 관점에서 본 발명을 설명했지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 위에서 설명된 발명의 구성에 있어, 다양한 치환이나 변형을 예측할 수 있을 것이다. 또한, 본 발명의 권리범위와 기술적 사상을 벗어나지 않는 한, 구조적이고 기능적인 변조가 다양하게 이루어질 수 있다. 따라서, 본 발명의 사상이나 권리범위는 본 명세서에 첨부된 청구범위에 기술된 바와 같이 광범위하게 이해될 수 있을 것이다.
100: 제1 절연층 101a 내지 101d: 패드
102a 내지 102d, 102s: 연결선 103: 제2 절연층
104: N형 영역 105: P형 영역
106: 기판 107: 매몰 절연층
108: 비도핑 기판
102a 내지 102d, 102s: 연결선 103: 제2 절연층
104: N형 영역 105: P형 영역
106: 기판 107: 매몰 절연층
108: 비도핑 기판
Claims (9)
- 직렬 연결된 PIN 다이오드 구조를 포함하는 메모리 소자로서,
제1 기판;
상기 제1 기판 상에 형성된 P형 영역, N형 영역 및 상기 P형 영역과 상기 N형 영역 사이에 위치한 비도핑 영역에 의하여 형성된 복수의 PIN 다이오드;
상기 P형 영역 및 상기 N형 영역 상부에 형성된 복수의 연결선;
상기 복수의 PIN 다이오드 각각의 사이에 형성되어, 누설 전류를 차단하는 절연 영역;
상기 복수의 연결선 중 P형 영역으로만 이루어진 영역 또는 N형 영역으로만 이루어진 영역 상부에 형성된 연결선에 구비되는 패드;
상기 제1 기판 하부에 구비된 매몰 절연층; 및
상기 매몰 절연층 하부에 구비된 제2 기판;을 포함하고,
상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 전압원에 연결되고, 상기 N형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드는 그라운드(GND)에 연결되며,
상기 복수의 PIN 다이오드는 상기 P형 영역, 상기 비도핑 영역, 상기 N형 영역의 순서대로 구성된 제1 PIN 다이오드 및 상기 N형 영역, 상기 비도핑 영역, 상기 P형 영역의 순서대로 구성된 제2 PIN 다이오드를 포함하는, 메모리 소자. - 제 1항에 있어서,
상기 패드가 형성되지 않은 연결선은, 인접한 PIN 다이오드의 P형 영역과 N형 영역이 접해 있는 영역의 상부에 형성되어, P형 영역과 N형 영역에 동시에 접하는 메모리 소자. - 제 1항에 있어서,
상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드에는 상기 전압원에 의하여 정(+)전압이 인가되어 순방향으로 전류가 흐르는 메모리 소자. - 제 1항에 있어서,
상기 N형 영역은 1019㎝-3 이상으로 N형 불순물이 이온 주입되어 형성되고, 상기 P형 영역은 1019㎝-3 이상의 P형 불순물이 이온 주입되어 형성되는 메모리 소자. - 제 1항에 있어서,
상기 비도핑 영역의 전하 농도는 1010㎝-3 내지 1017㎝-3 인 메모리 소자. - 제 1항에 있어서,
상기 메모리 소자에 소정의 전압이 인가되면, 상기 복수의 PIN 다이오드가 순차적으로 턴온(turn on)되어 상기 복수의 PIN 다이오드를 흐르는 전류가 증가하는 메모리 소자. - 제 1항에 있어서,
상기 제1 기판은 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 중 적어도 하나로 이루어지는 메모리 소자. - 제 1항에 있어서,
상기 매몰 절연층은 실리콘 산화물, 스트레인드 실리콘 산화물, 게르마늄 산화물, 스트레인드 게르마늄 산화물 및 실리콘 게르마늄 산화물 중 적어도 하나로 이루어지는 메모리 소자. - 제2 기판, 매몰 절연층 및 제1 기판이 순차적으로 형성된 기판 상에 제1 절연층을 형성하는 단계;
N형 불순물을 주입하여 N형 영역을 형성하는 단계;
P형 불순물을 주입하여 P형 영역을 형성하는 단계;
상기 N형 영역, 상기 P형 영역 및 비도핑 영역에 의해 형성된 다수의 PIN 다이오드 상에 제2 절연층을 형성하는 단계;
상기 N형 영역 및 상기 P형 영역 상부에 복수의 비아홀을 형성하는 단계;
상기 비아홀(via hole)이 형성된 영역에 복수의 연결선을 형성하는 단계;
상기 복수의 연결선 중 P형 영역으로만 이루어진 영역 또는 N형 영역으로만 이루어진 영역 상부에 형성된 연결선에 패드를 형성하는 단계; 및
상기 P형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드를 전압원에 연결하고, 상기 N형 영역으로만 이루어진 영역 상부의 연결선에 형성된 패드를 그라운드(GND)에 연결하는 단계;를 포함하고,
상기 복수의 PIN 다이오드는 상기 P형 영역, 상기 비도핑 영역, 상기 N형 영역의 순서대로 구성된 제1 PIN 다이오드 및 상기 N형 영역, 상기 비도핑 영역, 상기 P형 영역의 순서대로 구성된 제2 PIN 다이오드를 포함하는,
메모리 소자 제조방법.
Applications Claiming Priority (2)
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|---|---|---|---|
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| US20070267700A1 (en) * | 2006-05-18 | 2007-11-22 | Infineon Technologies Ag | Esd protection element |
| JP2010118650A (ja) * | 2008-10-16 | 2010-05-27 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012064254A (ja) * | 2010-09-14 | 2012-03-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
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