JP2014216047A - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】残留電荷に基づく電流のディスターブが生じず、正確なセット動作、リセット動作又はリード動作を実行する。
【解決手段】この不揮発性半導体記憶装置は、複数のビット線と、複数のビット線に交差する複数のワード線と、複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイを備え、更に、ビット線及びワード線に印加する電圧を制御する制御部を備える。メモリセルは、可変抵抗素子と整流素子とを含む。制御部は、選択メモリセルに対し、選択ビット線及び選択ワード線を介して第１電位差を与え、その後、選択メモリセルに対し、選択ビット線及び選択ワード線を介して残留電荷を消去する第２電電位差を与える。
【選択図】図１

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置及びその制御方法に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。抵抗変化メモリは、通常、複数のビット線と、これと交差する複数のワード線との交点に、可変抵抗素子と整流素子とを備えたメモリセルをマトリクス状に配列して構成されるクロスポイント型の構造を有している。

このようなクロスポイント型の抵抗変化メモリにおいては、非選択メモリセルにおいて電流が流れることを抑制するため、整流素子を備えている。このような整流素子において残留電荷が生じ、この残留電荷が誤動作や動作速度の低下の原因になることがある。

特開２０１１−１４６１１１号公報

以下に記載の実施の形態は、残留電荷の影響を排除して、正確な動作を可能とするものである。

以下に説明する実施の形態の不揮発性半導体記憶装置は、この不揮発性半導体記憶装置は、複数のビット線と、複数のビット線に交差する複数のワード線と、複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイを備え、更に、ビット線及びワード線に印加する電圧を制御する制御部を備える。メモリセルは、可変抵抗素子と整流素子とを含む。制御部は、選択メモリセルに対し、選択ビット線及び選択ワード線を介して第１電位差を与え、その後、選択メモリセルに対し、選択ビット線及び選択ワード線を介して残留電荷を消去する第２電位差を与える。

第１の実施形態に係る不揮発性半導体記憶装置のブロック図の一例である。 整流素子としてＰＩＮダイオードを用いた場合のメモリセルＭＣの斜視図の一例である。 整流素子としてＰＮＰ素子を用いた場合のメモリセルＭＣの斜視図の一例である。 下層のメモリセルアレイ１に属するメモリセルＭＣ０と上層のメモリセルアレイ１に属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンを説明する図の一例である。 メモリセルアレイ１の一部を示す模式図の一例である。 セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作を実行する場合の印加電圧を示す概念図の一例である。 セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作を実行する場合の印加電圧を示す概念図の一例である。 ダイオードの残留電荷を説明する図の一例である。 第１の実施の形態の動作を示す概念図である。 残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。 残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。 残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。 残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。 残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。 動作パルス電圧ＶＡの印加前に、各種動作の準備として、整流素子に電荷を注入するための電荷注入パルス電圧ＶＣを印加する場合の動作波形の例である。 動作パルス電圧ＶＡの印加前に、各種動作の準備として、整流素子に電荷を注入するための電荷注入パルス電圧ＶＣを印加する場合の動作波形の例である。 動作パルス電圧ＶＡの印加前に、各種動作の準備として、整流素子に電荷を注入するための電荷注入パルス電圧ＶＣを印加する場合の動作波形の例である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作を示すグラフの一例である。 第２の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。 第２の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作を示すグラフの一例である。 第３の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第３の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第４の実施の形態に係る不揮発性半導体記憶装置の動作を示すグラフの一例である。 第４の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第４の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第５の実施の形態に係る不揮発性半導体記憶装置の動作を示すグラフの一例である。 第５の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第５の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示すフローチャートの一例である。 第６の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第７の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第８の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第９の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第１０の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第１１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第１２の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第１３の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。 第１４の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図の一例である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。

［第１の実施形態］
＜全体システム＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図の一例である。この不揮発性半導体記憶装置は、複数のワード線ＷＬと、このワード線ＷＬに交差する複数のビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行うカラム制御回路２が設けられている。
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。

コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、カラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インタフェース６、及びステートマシン７の一部を制御回路と称する場合がある。

また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。

＜メモリセル＞
次に、図１にも示した本実施形態に用いるメモリセルＭＣについて説明する。
本実施形態のメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬの交差部に直列接続されたメモリ素子と整流素子を有する。
メモリ素子には、可変抵抗素子又は相変化素子を用いることができる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。

ここで、相変化（相転移）とは以下に列挙する態様を含むものである。
（１） 金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
（２） 金属−超伝導体転移などの量子状態の相変化
（３） 常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
（４） 常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
（５） 上記（１）〜（４）の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態の可変抵抗素子は、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。

また、本実施形態では、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭ、ＭＲＡＭなどを抵抗変化メモリの対象とする。

図２は、整流素子としてＰＩＮダイオードを用いた場合のメモリセルＭＣの斜視図の一例である。
図２に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。メモリセルＭＣは、下層から上層に掛けて下部電極、ｎ型半導体（Ｎ＋Ｓｉ）／真性半導体（Ｎｏｎ ｄｏｐｅ Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＩＮダイオード、及び電極／メモリ素子／電極からなるメモリ素子部が積層された柱状に形成されている。なお、ＰＩＮダイオードの膜厚は、５０ｎ〜１５０ｎｍの範囲内で設定されている。

図３は、整流素子としてＰＮＰ素子を用いた場合のメモリセルＭＣの斜視図の一例である。
図３に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。下層から上層に掛けて、下部電極、ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＮＰ素子、及びメモリ素子部が積層されて形成されている。
このＰＮＰ素子の膜厚についても、５０ｎ〜１５０ｎｍの範囲内で設定されている。また、メモリセルＭＣの整流素子として、ＰＮＰ素子に替えて、ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）からなるＮＰＮ素子を使用することもできる。

図２、図３から分かるように、これらのメモリセルＭＣは、クロスポイント型で形成できることから、三次元集積化により大きなメモリ容量を実現できる。また、可変抵抗素子の特性から、クロスポイント型の抵抗変化メモリは、フラッシュメモリを超えた高速動作を実現できる可能性を有している。
以下では、主にメモリ素子をＲｅＲＡＭ等の可変抵抗素子として説明する。
メモリセルアレイ１を三次元構造化させた場合、各層毎にメモリセルＭＣの可変抵抗素子及び整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。

図４は、図４中ａに示すように、下層のメモリセルアレイ１に属するメモリセルＭＣ０と上層のメモリセルアレイ１に属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンを説明する図である。なお、図４では、便宜的に整流素子をダイオードの記号によって表わしているが、整流素子としては、ダイオードに限られるものではない。

図４中ｂ〜ｑに示すように、メモリセルＭＣ０とメモリセルＭＣ１の組み合わせとして、可変抵抗素子ＶＲと整流素子Ｒｆとの配置関係を逆転させたり、整流素子Ｒｆの向きを逆転させるなどの１６通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することができる。

＜データ書き込み／消去動作＞
次に、メモリセルＭＣに対するデータ書き込み／消去動作について説明する。以下において、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子ＶＲや整流素子Ｒｆの材料、サイズ等によって異なるものである。

図５は、メモリセルアレイ１の一部を示す模式図である。図５の場合、下層のメモリセルＭＣ０は、ビット線ＢＬ０及びワード線ＷＬ０の交差部に設けられている。上層のメモリセルＭＣ１は、ワード線ＷＬ０、ビット線ＢＬ１の交差部に設けられている。ワード線ＷＬ０は、メモリセルＭＣ０及びＭＣ１で共有されている。

また、メモリセルＭＣ０、ＭＣ１の配置の組み合わせは、図４中ｂのパターンを用いて説明する。つまり、メモリセルＭＣ０は、ビット線ＢＬ０からワード線ＷＬ０にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ワード線ＷＬ０からビット線ＢＬ０への方向を順方向とする向きに配置されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０からビット線ＢＬ１にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ビット線ＢＬ１からワード線ＷＬ０への方向を順方向とする向きに配置されている。

ここでは、ビット線ＢＬ０＜１＞とワード線ＷＬ０＜１＞の交差部に設けられたメモリセルＭＣ０＜１，１＞を選択メモリセルとした場合のセット／リセット動作について考える。
メモリセルＭＣに対するセット／リセット動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作の２つの方法がある。

始めに、ユニポーラ動作について説明する。
セット動作では、電流密度にして１×１０^５〜１×１０^７Ａ／ｃｍ^２の電流、又は、１〜２Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。
リセット動作には、電流密度にして１×１０^３〜１×１０^６Ａ／ｃｍ^２の電流、又は、１〜３Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにリセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。

ユニポーラ動作においては、例えば、メモリセルアレイ１に対して図６のようなバイアスを印加すれば良い。
つまり、図６に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞に０Ｖを供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖを供給する。
その結果、選択メモリセルＭＣ０＜１，１＞には電位差Ｖが供給される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０，０＞、ＭＣ０＜０，２＞、ＭＣ０＜２，０＞、ＭＣ０＜２，２＞には、電位差−Ｖが供給される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（以下、「半選択メモリセル」と呼ぶ）ＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞には、電位差０が供給される。

この場合、逆バイアスに対しては−Ｖまで電流が流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持ったダイオードのような素子が必要となる。このような素子をメモリセルＭＣに用いることで、選択メモリセルＭＣ０＜１，１＞にのみセット／リセット動作させることができる。

続いて、バイポーラ動作について説明する。
バイポーラ動作の場合、基本的に（１）ユニポーラ動作の場合と異なりメモリセルＭＣの双方向に電流を流す点、（２）動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、（３）半選択メモリセルＭＣにもバイアスが印加される点を考慮しなければいけない。

図７は、バイポーラ動作時のメモリセルアレイ１に対するバイアスの印加の様子を示す図一例である。バイポーラ動作においては、例えば、メモリセルアレイ１に対して図７のようなバイアスを印加すれば良い。
つまり、図７に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞にＶ／２（例えば、１．５Ｖ）を供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖ／２を供給する。

その結果、選択メモリセルＭＣ０＜１，１＞には電圧Ｖが供給される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０，０＞、ＭＣ０＜０，２＞、ＭＣ０＜２，０＞、ＭＣ０＜２，２＞には、電位差０が供給される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（半選択メモリセル）ＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞には、Ｖ／２が供給される。

したがって、バイポーラ動作には、電位差Ｖ／２以下において電流が流れない整流素子が必要となる。
以上のように、ユニポーラ動作、バイポーラ動作のいずれが採用されるかに拘わらず、セット動作又はリセット動作のために選択メモリセルが選択されると、その選択メモリセルに所定の電流が流れる。例えば、図６のように、メモリセルＭＣ０＜１、１＞がセット動作又はリセット動作の選択メモリセルとして選択された場合を想定する。この場合、選択メモリセルＭＣ０＜１、１＞でのセット動作又はリセット動作の完了後、選択メモリセルＭＣ０＜１、１＞への電圧の印加（電圧Ｖ）が終了した場合、選択メモリセル選択メモリセルＭＣ０＜１、１＞に流れる電流は理想的には瞬時に零になる。しかし、現実の選択メモリセルＭＣ０＜１、１＞においては、図８に示すように、選択メモリセルＭＣ０＜１、１＞には、電圧印加終了後にも短時間ながら逆回復電流が流れる場合がある。また、選択メモリセルへの電圧印加終了直後には、例えばＰＩＮダイオードの真正半導体部や、ＰＮダイオードの接合部分に残留電荷が残存する場合がある。この残留電荷は、特にダイオードとしてインパットダイオードを用い、インパクトイオン化現象を利用して電流を増加させた場合において顕著である。

ここで、この逆回復電流や残留電荷は、次にセット動作又はリセット動作の対象とされるメモリセルにおけるセット動作又はリセット動作の障害になる場合がある。すなわち、セット動作又はリセット動作完了後のメモリセルＭＣ０＜１、１＞に逆回復電流が流れている間に、例えば、メモリセルＭＣ０＜１、０＞、ＭＣ０＜１、２＞、ＭＣ０＜０、１＞又はＭＣ０＜２、１＞などを新たに選択してセット動作やリセット動作を新たに開始することは、セット動作やリセット動作に誤動作が生じたり、消費電力の増大を招いたりするなどの問題が生じる可能性がある。直前の選択メモリセルＭＣ０＜１、１＞に流れている逆回復電流や残留電荷の影響により、選択ビット線ＢＬ又は選択ワード線ＷＬの電位が変動するからである。

そこで、本実施の形態の半導体記憶装置は、セット動作、リセット動作、リード動作等を行う場合において、ステートマシン７他の制御回路の制御により、図９に示すような動作を実行するよう構成されている。
まず、図９に示すように、各種動作（セット動作、リセット動作、リード動作等）のための動作パルス電圧ＶＡが印加される。この動作パルス電圧ＶＡが印加されると、メモリセルＭＣ中の整流素子に多くの電荷（ホール、電子）が発生し、動作パルス電圧ＶＡの印加の終了後もしばらく残留すると共に、これに基づく逆方向電流が流れる。

このような逆方向電流をキャンセルし、残留電荷を消滅させるため、パルス電圧ＶＡの印加の終了後、残留電荷消去パルス電圧ＶＥを印加する。これにより、図９に示すように、残留電荷は整流素子から流出する。残留電荷が消滅することにより、各種動作が次のメモリセルに移動したとしても、これら残留電荷に基づく電流のディスターブは生じず、正確なセット動作、リセット動作又はリード動作を実行することができる。

図１０〜図１４は、残留電荷消去パルス電圧ＶＥのパルス波形の例を示している。図１０〜図１１は、残留電荷消去パルス電圧ＶＥの極性が、動作パルス電圧ＶＡの極性と同じ場合であり、図１２〜図１４は逆の場合である。動作パルス電圧ＶＡの極性と、残留電荷消去パルス電圧ＶＥの極性との関係は、ユニポーラ動作、バイポーラ動作（図６、図７）のいずれが採用されるか、動作の種類（セット動作、リセット動作、リード動作）、整流素子の特性、その他の特性に応じて、最も適した形式が採用され得る。

図１５〜図１７は、動作パルス電圧ＶＡの印加前に、各種動作の準備として、整流素子に電荷を注入するための電荷注入パルス電圧ＶＣを印加する場合の動作波形である。図１５〜図１７では、電圧ＶＡ、ＶＥ、ＶＣの波形が三角波とされているが、図１０〜図１４と同様の矩形波が採用されてもよいことは言うまでもない。

［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図１８〜図１９Ｂを参照して説明する。この第２の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態でも、第１の実施の形態と同様に、各種動作後の残留電荷の消去のため、セット動作としての動作パルス電圧ＶＡの印加後、残留電荷消去パルスＶＥを印加する動作を行う。ただし、この実施の形態では、図１８のＢ、及び図１９Ａ（ステップＳ１）に示すように、セット動作を行う場合、メモリセルの抵抗値が所望の抵抗値分布（Set state）を超えて低抵抗化するよう、動作パルス電圧ＶＡを印加する（以下では、そのような動作を「オーバーセット動作」と称する）。そして、図１８のＣ、及び図１９Ａ（ステップＳ２）に示すように、オーバーセット動作により過剰に低抵抗状態とされたメモリセルに対し、制御回路は残留電荷消去パルス電圧ＶＥを印加することより、所望の抵抗値分布の範囲内に収める（以下、このような動作を「パーシャルリセット」動作という）。すなわち、弱いパルス電圧によるメモリセルの書き戻し動作に残留電荷消去パルス電圧ＶＥを用いる。

リセット状態のメモリセルに対し、動作パルス電圧ＶＡのみによりセット動作を行った場合、セット動作後の複数のメモリセルの抵抗値分布は、図１８のＡに示すように、理想の抵抗値分布の範囲よりも広くなってしまう場合がある。そこで、この実施の形態では、理想の抵抗値分布の範囲を超えたセット動作（オーバーセット動作）が行われるように動作パルス電圧ＶＡの電圧値、及び印加回数等を設定する。これにより得られた図１８のＢの抵抗値分布を、残留電荷消去パルス電圧ＶＥを用いたパーシャルリセット動作により、逆に高抵抗側（リセット側）に戻す。このようにすることにより、残留電荷を除去しつつ、セット動作後の抵抗値分布の幅を、所望の範囲内に収めることが可能になる。

図１９Ｂは、この第２の実施の形態の変形例の手順を示すフローチャートである。この変形例では、オーバーセット動作（Ｓ１）パーシャルリセット動作（Ｓ２）を行った後に、所望の抵抗値分布を有するセット状態が得られたか否かを判定するためのベリファイ読み出し動作が実行される（ステップＳ３）。もし、所望の抵抗値分布が得られていれば、セット動作は終了し（ＹＥＳ）、得られていなければ（ＮＯ）、制御回路は動作パルス電圧ＶＡを用いたオーバーセット動作（Ｓ１）及び残留電荷消去パルス電圧ＶＥを用いたパーシャルリセット動作（Ｓ２）を行う。なお、ベリファイ読み出しの結果に応じて、オーバーセット動作（Ｓ１）は省略し、パーシャルリセット動作（Ｓ２）のみ行っても良い。

［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図２０〜図２１Ｂを参照して説明する。この第３の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態でも、第１の実施の形態と同様に、各種動作後の残留電荷の消去のため、セット動作としての動作パルス電圧ＶＡの印加後、残留電荷消去パルスＶＥを印加する動作を行う。ただし、この実施の形態では、図２０のＢ、及び図２１Ａ（ステップＳ１）に示すように、セット動作を行う場合、メモリセルの抵抗値が所望の抵抗値分布に達しない程度に低抵抗化するよう、動作パルス電圧ＶＡを印加する（以下では、そのような動作を「アンダーセット動作」と称する）。そして、図２０のＣ、及び図２１Ａ（ステップＳ２）に示すように、アンダーセット動作により不十分に低抵抗状態とされたメモリセルに対し、残留電荷消去パルス電圧ＶＥの印加をすることより、所望の抵抗値分布の範囲内に収める（以下、このような動作を「パーシャルセット」動作という）。この動作によっても、第２の実施の形態と略同一の効果を得ることができる。

図２１Ｂは、この第３の実施の形態の変形例の手順を示すフローチャートである。この変形例では、アンダーセット動作、パーシャルセット動作を行った後に、所望の抵抗値分布を有するセット状態が得られたか否かを判定するためのベリファイ読み出し動作が実行される（ステップＳ３）。もし、所望の抵抗値分布が得られていれば、セット動作は終了し（ＹＥＳ）、得られていなければ（ＮＯ）、制御回路は動作パルス電圧ＶＡを用いたアンダーセット動作、及び残留電荷消去パルス電圧ＶＥを用いたパーシャルセット動作を行う。なお、ベリファイ読み出しの結果に応じて、アンダーセット動作（Ｓ１）は省略し、パーシャルセット動作（Ｓ２）のみ行っても良い。

［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図２２〜図２３Ｂを参照して説明する。この第４の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態でも、第１の実施の形態と同様に、各種動作後の残留電荷の消去のため、リセット動作としての動作パルス電圧ＶＡの印加後、残留電荷消去パルスＶＥを印加する動作を行う。ただし、この実施の形態では、図２２のＢ、及び図２３Ａ（ステップＳ１）に示すように、リセット動作を行う場合、メモリセルの抵抗値が所望の抵抗値分布（reset state）を超えて高抵抗化するよう、動作パルス電圧ＶＡを印加する（以下では、そのような動作を「オーバーリセット動作」と称する）。そして、図２２のＣ、及び図２３Ａ（ステップＳ２）に示すように、オーバーリセット動作により過剰に高抵抗状態とされたメモリセルに対し、残留電荷消去パルス電圧ＶＥの印加をすることより、所望の抵抗値分布の範囲内に収める（以下、このような動作を「パーシャルセット」動作という）。

セット状態のメモリセルに対し、動作パルス電圧ＶＡのみによりリセット動作を行った場合、リセット動作後の複数のメモリセルの抵抗値分布は、図２２のＡに示す如く、理想の抵抗値分布の範囲よりも広くなってしまう場合がある。そこで、この実施の形態では、理想の抵抗値分布の範囲を超えてリセット動作が行われるように動作パルス電圧ＶＡの電圧値、及び印加回数等を設定する。これにより得られた図２２のＢの抵抗値分布を、残留電荷消去パルス電圧ＶＥを用いたパーシャルセット動作により、逆に低抵抗側（セット側）に戻す。このようにすることにより、残留電荷を除去しつつ、リセット動作後の抵抗値分布の幅を、所望の範囲内に収めることが可能になる。

図２３Ｂは、この第４の実施の形態の変形例の手順を示すフローチャートである。この変形例では、オーバーリセット動作（Ｓ１）、及びパーシャルセット動作（Ｓ２）を行った後に、所望の抵抗値分布を有するリセット状態が得られたか否かを判定するためのベリファイ読み出し動作が実行される（ステップＳ３）。もし、所望の抵抗値分布が得られていれば、リセット動作は終了し（ＹＥＳ）、得られていなければ（ＮＯ）、制御回路は動作パルス電圧ＶＡを用いたオーバーリセット動作（Ｓ１）、及び残留電荷消去パルス電圧ＶＥを用いたパーシャルセット動作（Ｓ２）を行う。なお、ベリファイ読み出しの結果に応じて、オーバーリセット動作（Ｓ１）は省略し、パーシャルセット動作（Ｓ２）のみ行っても良い。

［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置を、図２４〜図２５Ｂを参照して説明する。この第５の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態でも、第１の実施の形態と同様に、各種動作後の残留電荷の消去のため、セット動作としての動作パルス電圧ＶＡの印加後、残留電荷消去パルスＶＥを印加する動作を行う。ただし、この実施の形態では、図２４のＢ、及び図２５Ａ（ステップＳ１）に示すように、リセット動作を行う場合、メモリセルの抵抗値が所望の抵抗値分布に達しない程度に高抵抗化するよう、動作パルス電圧ＶＡを印加する（アンダーリセット動作）。そして、図２４のＣ、及び図２５Ａ（ステップＳ２）に示すように、アンダーリセット動作により不十分に高抵抗状態とされたメモリセルに対し、残留電荷消去パルス電圧ＶＥの印加をすることより、所望の抵抗値分布の範囲内に収める（パーシャルリセット動作）。この動作によっても、第４の実施の形態と略同一の効果を得ることができる。

図２５Ｂは、この第５の実施の形態の変形例の手順を示すフローチャートである。この変形例では、アンダーリセット動作、及びパーシャルリセット動作を行った後に、所望の抵抗値分布を有するセット状態が得られたか否かを判定するためのベリファイ読み出し動作が実行される（ステップＳ３）。もし、所望の抵抗値分布が得られていれば、リセット動作は終了し（ＹＥＳ）、得られていなければ（ＮＯ）、制御回路は動作パルス電圧ＶＡを用いたアンダーリセット動作（Ｓ１）及び残留電荷消去パルス電圧ＶＥを用いたパーシャルリセット動作（Ｓ２）を行う。なお、ベリファイ読み出しの結果に応じて、アンダーリセット動作（Ｓ１）は省略し、パーシャルリセット動作（Ｓ２）のみ行っても良い。

［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置を、図２６を参照して説明する。この第６の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態では、例えば１本のワード線ＷＬに沿った複数のメモリセルに対し、順次所定の動作が行われるよう、ステートマシン７他の制御回路が構成されている。

一例として、ここでは、バイポーラ動作（図７）を行う装置において、上述のように１本のワード線ＷＬに沿った複数のメモリセルに対し、図中左から右へ順次選択が行われる場合を説明する。ここで、セット動作を例に挙げて説明する。この場合、選択メモリセルに接続される選択ワード線ＷＬ、及び選択ビット線ＢＬには、それぞれ電圧Ｖ、０Ｖが印加される。一方、非選択ビット線ＢＬには電圧Ｖの半分のＶ／２が印加される。このため、選択メモリセルには、前述の動作パルス電圧ＶＡとしての電位差Ｖが印加されるが、同じワード線ＷＬに沿った半選択メモリセルには電位差Ｖ／２が印加される。したがって、選択メモリセルＭＣ１１に電圧Ｖを印加してセット動作を行った後（Ｓ１）、同じワード線ＷＬに沿った隣接するメモリセルＭＣ１２を新たに選択メモリセルとして電位差Ｖを印加する場合、直前の選択メモリセルＭＣ１１に接続されるビット線ＢＬには電位差Ｖ／２が印加される（Ｓ２）。この電位差Ｖ／２が、前述の残留電荷消去パルス電圧ＶＥとして機能し得る。以下、同様の手順が繰り返される（Ｓ３）。したがって、この第６の実施の形態によれば、所定の動作を１本のワード線に沿って順次実行した場合において、特別のパルス電圧を準備することなく、上述の実施の形態と同様の効果を奏し得る。なお、上記の説明では、１本のワード線に沿ったメモリセルを順次選択してセット動作を行う例を説明したが、リセット動作、リード動作を行う場合にも同様の動作が適用可能である。また、１本のワード線に沿ったメモリセルを順次選択する代りに、１本のビット線に沿ったメモリセルを順次選択するようにしても同様の効果を奏し得る。

［第７の実施の形態］
次に、第７の実施の形態に係る不揮発性半導体記憶装置を、図２７を参照して説明する。この第７の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この実施の形態では、ユニポーラ動作（図６）を行う装置において、例えばワード線ＷＬｎ−１とビット線ＢＬｎ−１の交点に位置するメモリセルに、前述の動作パルス電圧ＶＡに相当する電圧Ｖｓを印加してオーバーセット動作を行った後、前述の残留電荷消去パルス電圧ＶＥに相当する電圧Ｖｐｒを印加してパーシャルリセット動作を行う。この点は第２の実施の形態と同様である。ただし、この実施の形態は、非選択ビット線ＢＬと非選択ワード線ＷＬの印加電圧の切り替えに特徴を有している。

オーバーセット動作においては、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖｓを印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加する。これにより、選択メモリセルＭＣ０（２，０）の両端に電圧差Ｖｓが与えられる。一方、制御回路は非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ（＜Ｖｓ）を印加する。これにより、選択メモリセルＭＣ０（２，０）と同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｓ−Ｖｕｎｓが与えられる。また、選択メモリセルＭＣ０（２，０）と同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓが与えられる。

続くパーシャルリセット動作においては、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖｐｒ（＜Ｖｓ）を印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加する。これにより、選択メモリセルＭＣ０（２，０）の両端に電位差Ｖｐｒが与えられる。一方、制御回路は、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ２（＜Ｖｕｎｓ）を印加する。これにより、選択メモリセルＭＣ０（２，０）と同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｐｒ−Ｖｕｎｓ２が与えられる。また、選択メモリセルＭＣ０（２，０）と同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓ２が与えられる。

ここで、パーシャルリセット動作では、電圧が小さいパルス電圧を複数回印加する場合がある。しかし、電圧Ｖｐｒを小さくすると、ワード線ＷＬｎ−１に接続される非選択メモリセルＭＣ０＜２，１＞、ＭＣ０＜２，２＞に与えられる電位差が大きくなり、誤リセット／誤セットを起こしてしまう可能性が高くなる。そこで、電圧Ｖｐｒを、非選択ワード線及び非選択ビット線に印加する電圧Ｖｕｎｓ２も小さくする。その結果、ワード線ＷＬｎ−１に接続される非選択メモリセルＭＣ０＜２，１＞、ＭＣ０＜２，２＞の誤リセット／誤セットを防止することができる。

なお、電圧Ｖｕｎｓ２は、非選択ワード線及び非選択ビット線に接続される非選択メモリセルＭＣ０＜１，１＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜０，２＞などが誤リセット／誤セット電圧に設定する。

［第８の実施の形態］
次に、第８の実施の形態に係る不揮発性半導体記憶装置を、図２８を参照して説明する。この第８の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態では、ユニポーラ動作（図６）を行う装置において、例えばワード線ＷＬｎ−１とビット線ＢＬｎ−１の交点に位置するメモリセルに、前述の動作パルス電圧ＶＡに相当する電圧Ｖｒを印加してオーバーリセット動作を行った後、前述の残留電荷消去パルス電圧ＶＥに相当する電圧Ｖｐｓを印加してパーシャルセット動作を行う。この点は第４の実施の形態と同様である。ただし、この実施の形態は、非選択ビット線ＢＬと非選択ワード線ＷＬの印加電圧の切り替えに特徴を有している。

オーバーリセット動作においては、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖｒを印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加する。これにより、選択メモリセルの両端に電位差Ｖｒが与えられる。一方、制御回路は非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ（＜Ｖｒ）を印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｒ−Ｖｕｎｓが与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓが与えられる。

続くパーシャルセット動作においては、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖｐｓ（＜Ｖｒ）を印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加し、これにより、選択メモリセルの両端に電位差Ｖｐｓが与えられる。一方、制御回路は、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ２（＜Ｖｕｎｓ）を印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｐｓ−Ｖｕｎｓ２が与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓ２が与えられる。このように、この実施の形態では、オーバーリセット動作からパーシャルセット動作に切り替わる際に、非選択ビット線ＢＬの電圧のみが切り替えられ、非選択ワード線ＷＬの電圧はそのまま維持される。このため、より高速な動作が可能になる。

［第９の実施の形態］
次に、第９の実施の形態に係る不揮発性半導体記憶装置を、図２９を参照して説明する。この第９の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。

この実施の形態では、バイポーラ動作（図７）を行う装置において、例えばワード線ＷＬｎ−１とビット線ＢＬｎ−１の交点に位置するメモリセルに、前述の動作パルス電圧ＶＡに相当する電圧−Ｖｓを印加してオーバーセット動作を行った後、前述の残留電荷消去パルス電圧ＶＥに相当する電圧Ｖｐｒを印加してパーシャルリセット動作を行う。この点は第２の実施の形態と同様である。ただし、この実施の形態は、非選択ビット線ＢＬと非選択ワード線ＷＬの印加電圧の切り替えに特徴を有している。

オーバーセット動作においては、制御回路は選択ワード線ＷＬｎ−１に電圧０Ｖを印加する一方で、選択ビット線ＢＬｎ−１にはＶｓを印加する。これにより、選択メモリセルの両端に電位差−Ｖｓが与えられる。一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧としてＶｕｎｓ（＜Ｖｓ）、０Ｖを印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差として０Ｖが与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として−Ｖｓ＋Ｖｕｎｓが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差としてＶｕｎｓが与えられる。

続くパーシャルリセット動作においては、制御回路は、選択ワード線ＷＬｎ−１に電圧Ｖｐｒ（＜Ｖｓ）を印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加する。これにより、選択メモリセルの両端には電位差Ｖｐｒが与えられる。一方、制御回路は、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ２（＜Ｖｕｎｓ）を印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｐｒ−Ｖｕｎｓ２が与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖが与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓ２が与えられる。

［第１０の実施の形態］
次に、第１０の実施の形態に係る不揮発性半導体記憶装置を、図３０を参照して説明する。この第１０の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この実施の形態では、バイポーラ動作（図７）を行う装置において、例えばワード線ＷＬｎ−１とビット線ＢＬｎ−１の交点に位置するメモリセルに、前述の動作パルス電圧ＶＡに相当する電圧Ｖｒを印加してオーバーリセット動作を行った後、前述の残留電荷消去パルス電圧ＶＥに相当する電圧−Ｖｐｓを印加してパーシャルセット動作を行う。この点は第４の実施の形態と同様である。ただし、この実施の形態は、非選択ビット線ＢＬと非選択ワード線ＷＬの印加電圧の切り替えに特徴を有している。

オーバーリセット動作においては、制御回路は、選択ワード線ＷＬｎ−１に電圧としてＶｒを印加する一方で、選択ビット線ＢＬｎ−１には０Ｖを印加し、これにより、選択メモリセルの両端には電位差としてＶｒが与えられる。一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧として０Ｖ、Ｖｕｎｓ（＜Ｖｒ）を印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差としてＶｒ−Ｖｕｎｓを与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として０Ｖを与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差として−Ｖｕｎｓが印加される。

続くパーシャルセット動作においては、制御回路は、選択ワード線ＷＬｎ−１に電圧として０Ｖを印加する一方で、選択ビット線ＢＬｎ−１には電圧としてＶｐｓ（＜Ｖｒ）を印加する。これにより、選択メモリセルの両端に電位差−Ｖｐｓが与えられる。一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬには、それぞれ電圧としてＶｕｎｓ２（＜Ｖｕｎｓ）、０Ｖを印加する。これにより、選択メモリセルと同じワード線ＷＬｎ−１に接続されたメモリセル（半選択メモリセル）には、電位差として０Ｖが与えられる。また、選択メモリセルと同じビット線ＢＬｎ−１に接続されたメモリセル（半選択メモリセル）は、電位差として−Ｖｐｓ＋Ｖｕｎｓ２が与えられる。また、非選択ワード線ＷＬと非選択ビット線ＢＬの交点に位置する非選択メモリセルには、電位差としてＶｕｎｓ２が与えられる。

［第１１の実施の形態］
次に、第１１の実施の形態に係る不揮発性半導体記憶装置を、図３１を参照して説明する。この第１１の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この第１１の実施の形態は、メモリセルを順次選択していく場合に、メモリセルがビット線ＢＬ及びワード線ＷＬに対し斜め方向に移動していくような制御が行われる点に特徴を有している。例えば、図３１に示すように、まずビット線ＢＬｎ−１及びワード線ＷＬｎ−１に接続されるメモリセルＭＣ０＜２，０＞を選択してセット動作を行う。このとき、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖｓを印加する一方、選択ビット線ＢＬｎ−１には電圧として０Ｖを印加し、結果として選択メモリセルＭＣ０＜２，０＞に電位差Ｖｓが与えられるようにする。制御回路は非選択ワード線ＷＬに０Ｖを印加し、非選択ビット線ＢＬに電圧Ｖｕｎｓを印加する。

その後、ビット線ＢＬｎ−１に隣接するビット線ＢＬｎ、及びワード線ＷＬｎ−１に隣接するビット線ＷＬｎを選択して、メモリセルＭＣ０＜１，１＞を選択してセット動作を行う（すなわち、選択メモリセルがビット線及びワード線に対し斜め方向に移動する）。このとき、制御回路は選択ワード線ＷＬｎに電圧Ｖｓを印加する一方、選択ビット線ＢＬｎには電圧として０Ｖを印加する。結果として選択メモリセルＭＣ０＜１，１＞に電位差Ｖｓが与えられるようにする。なお、制御回路は非選択ワード線ＷＬに０Ｖを印加する。制御回路は非選択ビット線ＢＬに電圧Ｖｕｎｓを印加するが、前回のセット動作の選択ビット線であるビット線ＢＬｎ−１には、電圧Ｖを印加する。これにより、元の選択メモリセルには、電圧として−Ｖが印加される。この電圧−Ｖが、図９の残留電荷消去パルス電圧ＶＥとして機能する。以下、同様の手順を繰り返してメモリセルを選択する。すなわち、現在選択されているワード線及びビット線にそれぞれ隣接するメモリセルを選択して、選択メモリセルが斜め方向に移動していくようにする。すなわち、次に選択するメモリセルＭＣ０は同一ワード線ＷＬ及び同一ビット線ＢＬ以外に接続されたメモリセルＭＣ０である。また、斜め方向に移動とは、斜め方向に一直線上に選択メモリセルが移動する場合だけでなく、例えばジグザグ状に移動していく場合も含む。また電圧Ｖは非選択のメモリセルＭＣ０＜１，０＞、ＭＣ０＜０，０＞が誤書き込みを起こさない範囲に調整することができる。

この実施の形態によれば、残留電荷消去パルス電圧ＶＥを特別なパルスとして別途印加する必要がなく、高速動作が可能になる。なお、図３１ではセット動作を行う場合を説明したが、同様の動作をリセット動作やリード動作に適用することも可能である。

［第１２の実施の形態］
次に、第１２の実施の形態に係る不揮発性半導体記憶装置を、図３２を参照して説明する。この第１２の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この第１２の実施の形態は、第１１の実施の形態と同様に、メモリセルを順次選択していく場合に、メモリセルがビット線ＢＬ及びワード線ＷＬに対し斜め方向に移動していくような制御が行われる点に特徴を有している。また、本実施例では、バイポーラ動作（図７）を行う装置を例に挙げて説明する。

例えば、図３２に示すように、まずビット線ＢＬｎ−１及びワード線ＷＬｎ−１に接続されるメモリセルＭＣ０（２，０）を選択して各種動作を行う。このときは、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖを印加する一方、選択ビット線ＢＬｎ−１には電圧として０Ｖを印加し、結果として選択メモリセルＭＣ０（１，１）に電位差Ｖが与えられるようにする。制御回路は、非選択ワード線ＷＬには０Ｖを印加し、非選択ビット線ＢＬには電圧Ｖ／２を印加する。これにより、選択メモリセルと同一のワード線ＷＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差としてＶ／２が与えられる。また、選択メモリセルと同一のビット線ＢＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差として０Ｖが与えられる。また、非選択ビット線ＢＬと非選択ワード線ＷＬに接続されるメモリセル（非選択メモリセル）には、電位差として−Ｖ／２が与えられる。

その後、ビット線ＢＬｎ−１に隣接するビット線ＢＬｎ、及びワード線ＷＬｎ−１に隣接するビット線ＷＬｎを選択して、次のメモリセルＭＣ０（１，１）を選択して各種動作を行う（すなわち、選択メモリセルがビット線及びワード線に対し斜め方向に移動する）。このときは、制御回路は選択ワード線ＷＬｎに電圧Ｖを印加する一方、選択ビット線ＢＬｎには電圧として０Ｖを印加する。その結果として選択メモリセルＭＣ０（１，１）に電位差Ｖが与えられる。なお、非選択ワード線ＷＬには０Ｖが印加される。非選択ビット線ＢＬには電圧Ｖ／２が印加される。これにより、元の選択メモリセルＭＣ０（２，０）には、電位差として−Ｖ／２が印加される。この電圧−Ｖ／２が、図９の残留電荷消去パルス電圧ＶＥとして機能する。

以降、同様にして、選択メモリセルを斜め方向に移動させることにより、同様の効果が得られる。この実施の形態によれば、残留電荷消去パルス電圧ＶＥを特別なパルスとして別途印加する必要がなく、高速動作が可能になる。
なお、斜め方向への移動は、第１２の実施の形態と同様に、一直線状の移動であってもよいし、ジグザグ状の移動でもよい。

［第１３の実施の形態］
次に、第１３の実施の形態に係る不揮発性半導体記憶装置を、図３３を参照して説明する。この第１３の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この第１３の実施の形態は、第１１〜１２の実施の形態と同様に、メモリセルを順次選択していく場合に、メモリセルがビット線ＢＬ及びワード線ＷＬに対し斜め方向に移動していくような制御が行われる点に特徴を有している。

例えば、図３３に示すように、まずビット線ＢＬｎ−１及びワード線ＷＬｎ−１に接続されるメモリセルＭＣ０（２，０）を選択して各種動作を行う。このときは、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖを印加する一方、選択ビット線ＢＬｎ−１には電圧として０Ｖを印加する。その結果として選択メモリセルに電位差Ｖが与えられるようにする。制御回路は、非選択ワード線ＷＬには０Ｖを印加し、非選択ビット線ＢＬには電圧Ｖ／３を印加する。これにより、選択メモリセルと同一のワード線ＷＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差として２／３Ｖが与えられる。また、選択メモリセルと同一のビット線ＢＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差として０Ｖが与えられる。また、非選択ビット線ＢＬと非選択ワード線ＷＬに接続されるメモリセル（非選択メモリセル）には、電位差として−Ｖ／３が与えられる。

その後、ビット線ＢＬｎ−１に隣接するビット線ＢＬｎ、及びワード線ＷＬｎ−１に隣接するビット線ＷＬｎを選択して、次のメモリセルＭＣ０（１，１）を選択して各種動作を行う（すなわち、選択メモリセルがビット線及びワード線に対し斜め方向に移動する）。このときは、制御回路は選択ワード線ＷＬｎに電圧Ｖを印加する一方、選択ビット線ＢＬｎには電圧として０Ｖを印加する。その結果として選択メモリセルに電位差としてＶが与えられる。また、制御回路は、非選択ビット線ＢＬに電圧Ｖ／３を印加し、非選択ワード線ＷＬには０Ｖを印加する。ただし、元の選択ワード線であるワード線ＷＬｎ−１には、Ｖ／２を印加する。これにより、元の選択メモリセルＭＣ０（１，１）には、電圧としてＶ／６が印加される。この電圧Ｖ／６が、図９の残留電荷消去パルス電圧ＶＥとして機能する。すなわち、この実施の形態によれば、残留電荷消去パルス電圧ＶＥを特別なパルスとして別途印加する必要がなく、高速動作が可能になる。また、ディスチャージを行うメモリセルに接続されるビット線ＢＬｎ−１とその他の非選択のビット線ＢＬｎ＋１に印加される電圧を異ならせることにより、ディスチャージを行うメモリセルに印加する電位差を調整することができる。

［第１４の実施の形態］
次に、第１４の実施の形態に係る不揮発性半導体記憶装置を、図３４を参照して説明する。この第１４の実施の形態の装置の概略構成は、図１〜図５と略同一であるので、以下では重複する説明は省略する。
この第１４の実施の形態は、第１１〜１３の実施の形態と同様に、メモリセルを順次選択していく場合に、メモリセルがビット線ＢＬ及びワード線ＷＬに対し斜め方向に移動していくような制御が行われる点に特徴を有している。

例えば、図３４に示すように、まずビット線ＢＬｎ−１及びワード線ＷＬｎ−１に接続されるメモリセルを選択して各種動作を行う。このときは、制御回路は選択ワード線ＷＬｎ−１に電圧Ｖを印加する一方、選択ビット線ＢＬｎ−１には電圧として０Ｖを印加する。その結果として選択メモリセルＭＣ０＜２，０＞に電位差としてＶが印加されるようにする。また、制御回路は、非選択ワード線ＷＬには電圧Ｖ／２を印加し、非選択ビット線ＢＬには電圧Ｖ／３を印加する。これにより、選択メモリセルと同一のワード線ＷＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差として２／３Ｖが与えられる。また、選択メモリセルと同一のビット線ＢＬｎ−１に接続されるメモリセル（半選択メモリセル）には、電位差としてＶ／２が与えられる。また、非選択ビット線ＢＬと非選択ワード線ＷＬに接続されるメモリセル（非選択メモリセル）には、電位差としてＶ／６が与えられる。

その後、ビット線ＢＬｎ−１に隣接するビット線ＢＬｎ、及びワード線ＷＬｎ−１に隣接するビット線ＷＬｎを選択して、次のメモリセルＭＣ０（１，１）を選択して各種動作を行う（すなわち、選択メモリセルがビット線及びワード線に対し斜め方向に移動する）。このときは、制御回路は選択ワード線ＷＬｎに電圧Ｖを印加する一方、選択ビット線ＢＬｎには電圧として０Ｖを印加する。その結果として選択メモリセルに電位差Ｖが与えられるようにする。また、制御回路は、非選択ビット線ＢＬには電圧Ｖ／３を印加する一方、非選択ワード線ＷＬにはＶ／２を印加する。これにより、元の選択メモリセルＭＣ０（２，０）には、電位差としてＶ／６が与えられる。この電圧Ｖ／６が、図９の残留電荷消去パルス電圧ＶＥとして機能する。すなわち、この実施の形態によれば、残留電荷消去パルス電圧ＶＥを特別なパルスとして別途印加する必要がなく、高速動作が可能になる。また、ディスチャージを行うメモリセルに接続されるワード線ＷＬｎ−１とその他の非選択のワード線ＷＬｎ＋１に印加される電圧を異ならせることにより、ディスチャージを行うメモリセルに印加する電位差を調整することができる。

［メモリセルアレイの材料］
最後に、上記の実施形態に係るメモリセルアレイに用いる材料についてまとめる。なお、ｘ、ｙは、任意の組成比を表している。

＜整流素子＞
整流素子を構成するｐ型半導体、ｎ型半導体、及び真正半導体の材料には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ等の半導体のグループから選択することができる。
整流素子を構成する上部半導体との接合部には、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕで作るシリサイドを使用し、これらシリサイドには、Ｓｃ、Ｔｉ、Ｖ，Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕを１又は２以上添加したものを使用する。
整流素子を構成する複数の絶縁層は、例えば、以下の材料から選択される。

（１） 酸化物
・ ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｃｅ_２Ｏ_３、ＣｅＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・ ＡＭ_２Ｏ_４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つである。
ＡＭ_２Ｏ_４には、例えば、Ｆｅ_３Ｏ_４、ＦｅＡｌ_２Ｏ_４、Ｍｎ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、Ｃｏ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、ＭｎＯ_ｘ等がある。
・ ＡＭＯ_３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つである。
ＡＭＯ_３には、例えば、ＬａＡｌＯ_３、ＳｒＨｆＯ_３、ＳｒＺｒＯ_３、ＳｒＴｉＯ_３等がある。
（２） 酸窒化物
・ ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
・ 上記（１）に示す酸化物の酸素元素の一部を窒素元素で置換した材料
特に、整流素子を構成する絶縁層は、それぞれ、ＳｉＯ_２、 ＳｉＮ、 Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯＮ、ＨｆＯ_２、ＨｆＳｉＯＮ、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＳｒＴｉＯ_３のグループから選択されるのが好ましい。
なお、ＳＩＯ_２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０^１８ａｔｏｍｓ/ｃｍ^３以上であるものを含む。
但し、複数の絶縁層のバリアハイトは、互いに異なる。
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料も含まれる。

＜可変抵抗素子＞
メモリセルＭＣの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
（１） 酸化物
・ ＳｉＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｇｄ_２Ｏ_３、Ｃｅ_２Ｏ_３、ＣｅＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＴｉＯ_２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・ ＡＭ_２Ｏ_４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせである。
ＡＭ_２Ｏ_４には、例えば、Ｆｅ_３Ｏ_４、ＦｅＡｌ_２Ｏ_４、Ｍｎ_１＋ｘＡｌ_２−ｘＯ_４＋ｙ、Ｃｏ_１＋ｘＡｌ２_−ｘＯ_４＋ｙ、ＭｎＯ_ｘ等がある。
・ ＡＭＯ_３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせである。
ＡＭＯ_３には、例えば、ＬａＡｌＯ_３、ＳｒＨｆＯ_３、ＳｒＺｒＯ_３、ＳｒＴｉＯ_３等がある。
（２） 酸窒化物
・ ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）等から構成される。例えば、カーボンであれば単層膜、ナノチューブ、グラフェン、フラーレン等の２次元構造を含む。金属酸化物は、上記（１）に示す酸化物や（２）に示す酸窒化物を含む。

＜電極層＞
メモリセルＭＣに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
具体的には、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯ_ｘ、ＷＳｉ_ｘ、ＴａＳｉ_ｘ、ＰｄＳｉ_ｘ、ＰｔＳｉ_ｘ、ＩｒＳｉ_ｘ、ＥｒＳｉ_ｘ、ＹＳｉ_ｘ、ＨｆＳｉ_ｘ、ＮｉＳｉ_ｘ、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＶＳｉ_ｘ、ＣｒＳｉ_ｘ、ＭｎＳｉ_ｘ、ＦｅＳｉ_ｘ等から構成される。
電極層は、バリアメタル層、又は接着層としての機能を同時に有していてもよい。

＜ワード線ＷＬ、ビット線ＢＬ＞
メモリセルアレイ１のワード線ＷＬ、ビット線ＢＬとして機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉ_ｘ、ＴａＳｉ_ｘ、ＰｄＳｉ_ｘ、ＥｒＳｉ_ｘ、ＹＳｉ_ｘ、ＰｔＳｉ_ｘ、ＨｆＳｉ_ｘ、ＮｉＳｉ_ｘ、ＣｏＳｉ_ｘ、ＴｉＳｉ_ｘ、ＶＳｉ_ｘ、ＣｒＳｉ_ｘ、ＭｎＳｉ_ｘ、ＦｅＳｉ_ｘ等から構成される。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンド・インタフェース、 ７・・・ステートマシン、 ８・・・エンコード・デコード回路、 ９・・・パルス・ジェネレータ。

Claims (11)

1. 複数のビット線と、前記複数のビット線に交差する複数のワード線と、前記複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイと、
   前記ビット線及びワード線に印加する電圧を制御する制御部と
   を備え、
   前記メモリセルは、可変抵抗素子と整流素子とを含み、
   前記制御部は、選択メモリセルに対し、選択ビット線及び選択ワード線を介して第１電位差を与え、
   その後、前記選択メモリセルに対し、選択ビット線及び選択ワード線を介して残留電荷を消去する第２電位差を与えるよう構成された
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、前記第１電位差により、複数の前記メモリセルの抵抗値の一部が目標範囲を超える程度にまで変化させた後、
   前記第２電位差により、前記メモリセルの抵抗値を前記目標範囲内に制御する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御部は、前記第１電位差により、複数の前記メモリセルの抵抗値の一部が目標範囲に届かない程度にまで変化させた後、
   前記第２電位差により、前記メモリセルの抵抗値を前記目標範囲内に制御する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記制御部は、前記第１電位差により、前記メモリセルの抵抗値を高抵抗状態から低抵抗状態に変化させるセット動作を行うよう構成されている
   請求項２または３記載の不揮発性半導体記憶装置。
5. 前記制御部は、前記第１電位差により、前記メモリセルの抵抗値を低抵抗状態から高低抵抗状態に変化させるリセット動作を行うよう構成されている
   請求項２または３記載の不揮発性半導体記憶装置。
6. 前記制御部は、前記第２電位差を与えた後、前記メモリセルの抵抗値が前記目標範囲内にあるか否かを判定するベリファイ動作を実行するように構成された請求項２または３記載の不揮発性半導体記憶装置。
7. 前記制御部は、同一のビット線又はワード線に沿って形成される複数の前記メモリセルを順次選択して第１動作を実行するように構成され、
   選択ビット線には第３電圧を印加し、選択ワード線には第４電圧を印加し、
   前記選択ビット線を除く非選択ビット線には前記第３電圧とは異なる第５電圧を印加し、前記選択ワード線を除く非選択ワード線には前記第４電圧とは異なる第６電圧を印加し、
   前記制御部は、選択メモリセルに対し、前記第３電圧と前記第４電圧の差としての第１電位差を与えて前記第１動作を実行する一方、
   前記第１動作が終了したメモリセルには、前記第３電圧と前記第６電圧の差、又は前記第４電圧と前記第５電圧の差としての第２電位差を与える
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 前記制御部は、選択メモリセルが接続されたビット線及びワード線とは異なるビット線及びワード線に接続されるメモリセルを順次選択して第１動作を実行するように構成され、
   選択ビット線には第３電圧を印加し、選択ワード線には第４電圧を印加し、
   前記選択ビット線を除く非選択ビット線には前記第３電圧とは異なる第５電圧を印加し、前記選択ワード線を除く非選択ワード線には前記第４電圧とは異なる第６電圧を印加し、
   前記制御部は、選択メモリセルに対し、前記第３電圧と前記第４電圧の差としての第１電位差を与えて前記第１動作を実行する一方、
   前記第１動作が終了したメモリセルには、前記第５電圧と前記第６電圧の差としての第２電位差を与える
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
9. 複数のビット線と、前記複数のビット線に交差する複数のワード線と、前記複数のビット線及び複数のワード線の交差部に設けられたメモリセルとを有するメモリセルアレイを備え、前記メモリセルは可変抵抗素子と整流素子とを含む不揮発性半導体記憶装置の制御方法において、
   選択メモリセルに対し、選択ビット線及び選択ワード線を介して所定の動作のための第１電位差を与え、
   前記選択メモリセルに対し、選択ビット線及び選択ワード線を介して残留電荷を消去する第２電位差を与える
   ことを特徴とする不揮発性半導体記憶装置の制御方法。
10. 前記第１電位差により、複数の前記メモリセルの抵抗値の一部が目標範囲を超える程度にまで変化させた後、
    前記第２電位差により、前記メモリセルの抵抗値を前記目標範囲内に制御する
    ことを特徴とする請求項８記載の不揮発性半導体記憶装置の制御方法。
11. 前記第１電位差により、複数の前記メモリセルの抵抗値の一部が目標範囲に届かない程度にまで変化させた後、
    前記第２電位差により、前記メモリセルの抵抗値を前記目標範囲内に制御する
    ことを特徴とする請求項８記載の不揮発性半導体記憶装置の制御方法。

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