JP2012054523A - 複合メモリ - Google Patents
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Abstract
【解決手段】 半導体基板10上に、NANDセルユニットからなる第1のメモリセルアレイとDRAMセルからなる第2のメモリセルアレイとを搭載した複合メモリであって、NANDセルユニットは、第1のゲート14と第2のゲート16を積層した2層ゲート構成の不揮発性メモリセル100と不揮発性メモリセル100の第1及び第2のゲート14,16間を接続した選択トランジスタ200で構成され、DRAMセルは、選択トランジスタ200と同じ構成のセルトランジスタ300と、不揮発性メモリセル100又は選択トランジスタ200と同じ構成のMOSキャパシタ400で構成されている。
【選択図】 図1
Description
図1(a)(b)は、第1の実施形態に係わる複合メモリの素子構造を説明するためのもので、(a)は断面図、(b)は平面図である。
図12は、第2の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルの別の動作例を示すタイミングチャートである。基本的な動作及び効果は、前記図8(a)の場合と同等である。また、NANDフラッシュメモリ及びDRAMセルの構造は、第1の実施形態と同様である。
図13(a)(b)は第3の実施形態に用いたDRAMセルを説明するためのもので、(a)はレイアウト構造を示す平面図、(b)は断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。
図14(a)(b)は第4の実施形態に用いたDRAMセルを説明するためのもので、(a)はレイアウト構造を示す平面図、(b)は断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。
図15(a)〜(c)は第5の実施形態に用いたDRAMセルを説明するためのもので、(a)はレイアウト構造を示す平面図、(b)はBL配線中央部での断面図、(c)は/BL配線中央部での断面図である。NANDフラッシュメモリ及びDRAMセルの基本的構造は、第1の実施形態と同様である。
図17(a)(b)は、第6の実施形態に用いたDRAMセルの構成及び動作を説明するためのもので、(a)は等価回路図、(b)はタイミングチャートである。
図20(a)(b)は、従来のNANDフラッシュメモリの問題点を説明するためのもので、(a)はプログラム順序を示す図、(b)はメモリセルにおける閾値電圧分布の変化を示す図である。
図22(a)(b)は、第8の実施形態に係わる複合メモリを説明するためのもので、(a)は全体構成を示すブロック図。(b)はデータ書き込み方法を示すタイミングチャートである。
図23は、第9の実施形態に係わる複合メモリの概略構成を示すブロック図である。
図24は、第10の実施形態に係わる複合メモリの要部構成を示す回路構成図である。
図25は、第11の実施形態に係わる複合メモリの要部構成を示す回路構成図である。図中の71はNANDフラッシュメモリ、72はページバッファ、73はセンスアンプ、74はDRAMセルを示している。
図26(a)〜(c)は、第12の実施形態に係わる複合メモリの構成を説明するためのブロック図である。
・DRAM Random Cycle =100ns
・DRAM to NAND BW=20MB/s
・NAND to DRA BW=320MB/s
の場合、8個のチップを積層した8−NAND スタック構造の性能は、
・DRAM to NAND BW=160MB/s
・NAND to DRAM BW=2.5GB/s
となる。
図27(a)〜(c)は、第13の実施形態に係わるデータ転送方法を説明するための図である。(a)は低速NAND、(b)は高速NAND、(c)は超高速NANDの例である。
図28(a)(b)は、第14の実施形態に係わるデータ転送方法を説明するためのもので、(a)はNANDフラッシュメモリにDRAMセルを搭載したチップを複数個積層した構成を示す図、(b)は各チップのデータ転送及びプログラム状態を示す図である。
図29(a)〜(c)は、第15の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルの動作例を示すタイミングチャートである。
図30は、第16の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルに適用できる参照電圧発生回路を示す図である。
図31(a)〜(c)は、第17の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルに適用できる参照電圧発生回路を示す図である。(a)は回路構成図、(b)はタイミングチャートである。(c)はキャパシタに蓄積される電荷の様子を示す図であり、ゲートが負の状態で蓄積された電荷が、ゲートをVppに上げることにより実質的に増えた状態となる。
{1/2Cs×(Vpp+Vint)+Cb×Vpre)}/(Cs+Cb)
と、“1”の1/2の場合
{1/2Cs×(Vpp+Vint)+Cb×Vpre}/(1/2Cs+Cb)
の参照電圧差
{1/4Cs2×(Vpp+Vint)+1/2Cs×Cb×Vpre}/(Cs+Cb)(1/2Cs+Cb) 〜 1/4(Cs/Cv)2×(Vpp+Vint)+1/2(Cs/Cb)×Vpre
を示す。これは、Csが1/2の場合、“0”データ側の0Vの電位が、読み出したとき、ビット線のプリチャージ電圧までに、蓄積される電荷量は大きいが、プリチャージ電位が0Vの場合、誤差は式に示すように、1/2(Cs/Cb)×(Vpp+Vint)にまで小さくなる。即ち、貯める必要が無くなるためである。
図33(a)〜(c)は、第18の実施形態を説明するためのもので、NANDフラッシュメモリに搭載されたDRAMセルのワード線駆動方式を示す図である。(a)は回路構成図、(b)(c)はタイミングチャートである。
図34(a)(b)は、第19の実施形態を説明するためのもので、カラム選択線の配設方式を示す図である。図34(a)は断面図、図34(b)平面図である。
図36は、第20の実施形態を説明するためのもので、NANDフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるDRAMアレイの構成を示す図である。
図37は、第21の実施形態に係わる複合メモリを説明するためのもので、NANDフラッシュメモリのセルアレイに接続されたセンスアンプ回路とそれに接続されるeDRAM(混載DRAM)の構成を示す図である。図中の81はNANDフラッシュメモリ、83はセンスアンプ(SA)、84はeDRAMを示している。また、84aはeDRAM84の制御部、84bはeDRAM84のセル部を示している。
(a)NANDフラッシュへメモリ81のプログラム,リード動作中に転送と演算処理を行うことで、動作の遅れは最小化できる。
図38は、第22の実施形態に係わる複合メモリを説明するためのもので、eDRAMのAU部の構成を示す図である。
図39は、第23の実施形態に係わる複合メモリのメモリのプログラム動作例を示す模式図である。
図40は、第24の実施形態に係わる複合メモリを説明するためのもので、メモリのリード動作例を示す模式図である。
なお、本発明は上述した各実施形態に限定されるものではない。NANDフラッシュメモリを構成する不揮発性メモリセルの構成は必ずしも前記図2(a)に示す構成に限らず、フローティングゲートの代わりに電荷蓄積層を用いたものであっても良い。電荷蓄積層を用いた場合、選択トランジスタの構成を通常の単層ゲートトランジスタの構造に変える必要があるが、この場合、DRAMセルのセルトランジスタ及びMOSキャパシタを選択トランジスタと同じ構造にすればよい。
11…n型ウェル
12…p型ウェル
13…トンネル絶縁膜(第1の絶縁膜)
14…浮遊ゲート(第1のゲート電極)
15…電極間絶縁膜(第2の絶縁膜)
16…制御ゲート(第2のゲート電極)
17…ソース領域
18…ドレイン領域
19…導電膜
20…インプラ領域
31,41,51,61,71…NANDフラッシュメモリ
32,42,52,72…ページバッファ
33,43,53…DRAMバッファ
62…データキャッシュ回路
63…センスラッチ回路
73…DRAM用センスアンプ
75…NANDフラッシュ用センスアンプ
64,74…DRAMセル
AA…拡散層
FG…フローティングゲート
CG…ゲート電極
BL…ビット線
PL…プレート線
M1…第1のメタル配線
WL…ワード線
C−FG−CG…ゲート配線とFGを接続するコンタクト
C−AA−M1…拡散層とM1配線を接続するコンタクト
Vt…閾値電圧
SL…ソース線
SGS…ソース側選択ゲート
SGD…ビット線側選択ゲート
BLTi…NANDセルアレイとページバッファの分離信号
IO…外部とページバッファを接続するIO線
SAP,/SAN…センスアンプ活性化信号
PT…ページバッファのセンスアンプとDRAMアレイの分離信号
DWLi…ダミーワード線
Claims (26)
- 半導体基板上に、第1の絶縁膜,第1のゲート膜,第2の絶縁膜,及び第2のゲート膜が積層された層構造を有し、前記第1の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された2層ゲート構成の第1のトランジスタを設けてなる不揮発性メモリセルと、前記第1のトランジスタと同じ構成であり、且つ前記第2の絶縁膜に開口を設けて前記第1のゲート膜と前記第2のゲート膜が電気的に接続された2層ゲート構成の第2のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続されたNANDセルユニットを、複数個配設してなる第1のメモリセルアレイと、
前記基板上に、前記第2のトランジスタと同じ構成の第3のトランジスタを設けてなるセルトランジスタと、前記第1又は第2のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第1のゲート膜がプレート線に接続されている第1のMOSキャパシタとを有し、前記セルトランジスタのソース領域に前記MOSキャパシタのソース相当領域が接続されたDRAMセルを、複数個配設してなる第2のメモリセルアレイと、
を具備したことを特徴とする複合メモリ。 - 前記MOSキャパシタの閾値電圧は−3Vより負の値に設定されていることを特徴とする請求項1記載の複合メモリ。
- 前記プレート線は、スタンドバイ時にビット線動作の“H”レベル側の電位よりも高い電圧に設定され、前記DRAMセルのアクセス時に0Vに下げられた後、データを書き込むため前記スタンドバイ時の電位に戻されることを特徴とする請求項1又は2に記載の複合メモリ。
- 前記DRAMセルにおいて、“H”レベルを記憶している前記セルトランジスタのソース電位は、前記プレート線のスタンドバイ時の電位よりも高い値に設定されることを特徴とする請求項3記載の複合メモリ。
- 前記第2のメモリセルアレイにおいて、前記MOSキャパシタのソース/ドレイン方向と直交する方向のゲート幅の方が、前記セルトランジスタのゲート幅よりも広いことを特徴とする請求項1〜4の何れかに記載の複合メモリ。
- 半導体基板上に、第1の絶縁膜,第1のゲート膜,第2の絶縁膜,及び第2のゲート膜が積層された層構成を有し、前記第1の絶縁膜下のチャネル領域を挟んで両側にソース領域及びドレイン領域がそれぞれ形成された2層ゲート構成の第1のトランジスタを設けてなる不揮発性メモリセルと、前記第1のトランジスタと同じ構成であり、且つ前記第2の絶縁膜に開口を設けて前記第1のゲート膜と前記第2のゲート膜が電気的に接続された2層ゲート構成の第2のトランジスタを設けてなる選択トランジスタとを有し、前記不揮発性メモリセルがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記選択トランジスタがそれぞれ接続された第1のNANDセルユニットを、複数個配設してなる第1のメモリセルアレイと、
前記基板上に、前記第1のトランジスタと同じ構成の第3のトランジスタがソース/ドレイン方向に複数個直列に接続され、この直列接続部の両端に前記第2のトランジスタと同じ構成の第4のトランジスタがそれぞれ接続された第2のNANDセルユニットを、複数個配設してなる第2のメモリセルアレイと、
を具備してなり、
前記第1のメモリセルアレイは、前記第1のゲート膜に注入、放出した電子の量の変化による閾値電圧の変化の違いで情報を記憶する不揮発性メモリとして機能し、
前記第2のメモリセルアレイは、前記第2のNANDセルユニットの内部チャネルノードに蓄積された電荷の変化による電位の違いで、情報を記憶する揮発性メモリとして機能することを特徴とする複合メモリ。 - 前記第2のメモリセルアレイは、前記第1のメモリセルアレイ内のNANDセルユニットに一度にプログラムできる容量の2倍以上の容量を持つことを特徴とする請求項1記載の複合メモリ。
- 前記第1のトランジスタの第1のゲート膜は第1のワード線に接続され、前記NANDセルユニットの一端は第1のビット線に接続され、他端はソース線に接続され、前記第3のトランジスタの第1のゲート膜は第2のワード線に接続され、ドレイン領域は第2のビット線に接続されていることを特徴とする請求項1記載の複合メモリ。
- 前記第2のワード線は、待機時に第1の電位に設定され、選択動作時は第1の電位よりも高い第2の電位に設定された後、更に第2の電位より高い第3の電位に上昇し、その後に第2の電位に降下し、更に第1の電位に下げられることを特徴とする請求項8記載の複合メモリ。
- 前記第2のワード線の電位は、前記第2のビット線にセルデータが読み出され、センスアンプ回路で前記第2のビット線電位が増幅開始された後、第3の電位に上昇されることを特徴とする請求項9記載の複合メモリ。
- 前記第1又は第2のトランジスタと同一の層構成とソース相当領域及びドレイン相当領域を備え、前記第1のゲート膜がダミープレート線に接続された第2のMOSキャパシタと、
前記第2のMOSキャパシタのソース相当領域にソースが接続され、ドレインが第1の電源に接続され、ゲートに書込み制御信号が供給される第4のトランジスタと、
前記第2のMOSキャパシタのドレイン相当領域にソースが接続され、ドレインがそれぞれ異なる前記第2のビット線に接続され、ゲートがダミーワード線に接続された2つの第5のトランジスタと、が更に設けられ、
前記第2のMOSキャパシタと第4及び第5のトランジスタから参照ビット線電位発生回路が構成されることを特徴とする請求項8記載の複合メモリ。 - 前記第2のメモリセルアレイの動作時、前記書込み制御信号は High レベルから Low レベルに下げられ、その後、ダミープレート線及びダミーワード線は Low レベルから High レベルに遷移し、その後、ダミーワード線は Low レベルに下げられた後、書込み制御信号は High レベルに、ダミープレート線は Low レベルに下げられることを特徴とする請求項11記載の複合メモリ。
- 前記第1又は第2のトランジスタと同じ層構成を有し、“1”データ電位を記憶する第2のMOSキャパシタと、前記第2のMOSキャパシタに記憶された“1”データの電荷を半分に分割して2つの参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項8記載の複合メモリ。
- 前記第1又は第2のトランジスタと同じ層構成を有し、“0”データ電位を記憶する第2のMOSキャパシタと、前記第1又は第2のトランジスタと同じ層構成を有し、“1”データ電位を記憶する第3のMOSキャパシタと、前記第2及び第3のMOSキャパシタに記憶された“1”データと“0”データを平均化して参照ビット線に供給する回路と、を含むダミーセル回路を更に有することを特徴とする請求項8記載の複合メモリ。
- 前記第2のメモリセルアレイ端に接続されたセンスアンプ回路と、
特定のカラムのセンスアンプ回路で増幅したデータを外部に読み出すためのカラム選択回路とそれを制御する複数のカラム選択線と、
前記カラム選択線は前記複数の第2のビット線対毎に、前記第2のメモリセルアレイ上を配設され、前記カラム選択線と前記複数の第2のビット線対各々との寄生容量が等しくなるように、前記カラム選択線は、前記第2のセルアレイ上を蛇行して配設されることを特徴とする請求項8記載の複合メモリ。 - 前記第1のメモリアレイ端で前記第1のビット線は第1のセンスアンプ回路に接続され、前記第2のメモリセルアレイ端で前記第2のビット線は第2のセンスアンプ回路に接続され、前記複数の第1のセンスアンプ回路毎に、前記複数の第1のセンスアンプ回路の1つを前記第2のセンスアンプ回路に接続する回路を有することを特徴とする請求項8記載の複合メモリ。
- 前記複数の第1のセンスアンプ回路と前記第2のセンスアンプ回路との組み合わせによるデータの転送を、前記組み合わせで並列して同時に行うことを特徴とする請求項16記載の複合メモリ。
- 前記第1のメモリセルアレイの第1のビット線は、該第1のビット線からのデータを読み出し、該第1のビット線にデータを書込むための情報を記憶する第1のラッチ回路に接続され、
前記第2のメモリセルアレイの第2のビット線は、該第2のビット線からのデータを読み出し、該第2のビット線にデータを書込むための情報を記憶する第2のラッチ回路に接続され、
前記複数第2のラッチ回路毎に対して、該第2のラッチ回路の情報と前記第1のラッチ回路の情報とを入力として、論理演算を行う論理演算回路と、
前記論理演算回路の演算結果を、前記第2のラッチ回路の1つ或いは前記第1のラッチ回路に戻すコントローラと、
を更に有することを特徴とする請求項8記載の複合メモリ。 - 同一半導体基板上に形成され、電子を浮遊ゲートに注入て情報を記憶する第1のメモリセルアレイと、キャパシタに電子を蓄えて情報を記憶する第2のメモリセルアレイと、を具備し、
前記第1のメモリセルアレイの第1のビット線は、該第1のビット線からのデータを読み出し、該第1のビット線にデータを書込むための情報を記憶する第1のラッチ回路に接続され、前記第2のメモリセルアレイの第2のビット線は、該第2のビット線からのデータを読み出し、該第2のビット線にデータを書込むための情報を記憶する第2のラッチ回路に接続され、
前記複数の第2のラッチ回路毎に対して、該第2のラッチ回路の情報と前記第1のラッチ回路の情報とを入力として、論理演算を行う論理演算回路と、
前記論理演算回路の演算結果を、前記第2のラッチ回路の1つ或いは前記第1のラッチ回路に戻すコントローラと、
を更に有することを特徴とする複合メモリ。 - 前記第1のラッチ回路の数に対して前記第2のラッチ回路の数は少なく、異なるアドレスの前記第1のラッチ回路の情報に対しては、時分割で、前記第2のメモリセルアレイの異なる前記第2のワード線を選択し、前記第2のメモリセルアレイから前記第2のラッチに読み出した情報と論理演算することを特徴とする請求項18又は19に記載の複合メモリ。
- 前記第2のメモリセルアレイは複数個配置され、これら複数の第2のメモリセルアレイは、同時に動作することを特徴とする請求項18又は19に記載の複合メモリ。
- 前記第2のメモリセルアレイは複数個配置され、これら複数の第2のメモリセルアレイは、駆動タイミングをずらして動作することを特徴とする請求項18又は19に記載の複合メモリ。
- 前記複数の第1のラッチ回路の情報は、前記複数の論理演算回路に対して、時分割で転送されることを特徴とする請求項18又は19に記載の複合メモリ。
- 論理演算回路は、演算結果を記憶するラッチ回路を有することを特徴とする請求項18又は19に記載の複合メモリ。
- 前記第1のラッチ回路と前記論理演算回路との間のデータの転送は、0.5V以下の小振幅で行うことを特徴とする請求項18又は19に記載の複合メモリ。
- 前記第1のラッチ回路と前記論理演算回路との間のデータの転送は、2本の信号線での差動転送であることを特徴とする請求項18又は19に記載の複合メモリ。
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