KR20220019557A - 페이지 버퍼 회로 및 이를 포함하는 메모리 장치 - Google Patents

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박안수
박증환
신동하
정재원
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Abstract

메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 제1 수평 방향으로 배치된 메인 영역 및 캐시 영역을 포함하는 페이지 버퍼 영역에 배치되며, 메인 영역에서 제2 수평 방향으로 인접한 제1 페이지 버퍼 유닛 및 제2 페이지 버퍼 유닛을 포함하는 페이지 버퍼 회로를 포함한다. 제1 페이지 버퍼 유닛의 제1 센싱 노드는, 하부 메탈층에 포함된 제1 하부 메탈 패턴과, 수직 방향으로 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 제1 하부 메탈 패턴과 전기적으로 연결된 제1 상부 메탈 패턴을 포함한다. 제2 페이지 버퍼 유닛의 제2 센싱 노드는, 하부 메탈층에 포함된 제2 하부 메탈 패턴과, 상부 메탈층에 포함되고 제2 하부 메탈 패턴과 전기적으로 연결되며 제2 수평 방향으로 제1 상부 메탈 패턴과 인접하지 않은 제2 상부 메탈 패턴을 포함한다.

Description

페이지 버퍼 회로 및 이를 포함하는 메모리 장치{Page buffer circuit and memory device including the same}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 페이지 버퍼 회로 및 상기 페이지 버퍼 회로를 포함하는 메모리 장치에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 메모리 장치는 메모리 셀들에 데이터를 저장하거나 메모리 셀들로부터 데이터를 출력하기 위한 페이지 버퍼를 포함할 수 있고, 페이지 버퍼는 트랜지스터와 같은 반도체 소자들을 가질 수 있다. 메모리 장치의 집적도의 증가에 따른 페이지 버퍼 사이즈의 감소 요구 및 공정 기술의 발달로, 페이지 버퍼에 포함되는 반도체 소자의 사이즈가 감소할 수 있고, 이에 따라, 반도체 소자들에 연결되는 배선들의 레이아웃이 복잡해질 수 있다.
본 개시의 기술적 사상은, 페이지 버퍼 회로의 사이즈를 감소시키면서 메모리 장치의 독출 신뢰성을 향상시킬 수 있는 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이와 연결되고, 제1 수평 방향으로 배치된 메인 영역 및 캐시 영역을 포함하는 페이지 버퍼 영역에 배치되며, 상기 메인 영역에서 제2 수평 방향으로 인접한 제1 페이지 버퍼 유닛 및 제2 페이지 버퍼 유닛을 포함하는 페이지 버퍼 회로를 포함하고, 상기 제1 페이지 버퍼 유닛의 제1 센싱 노드는, 하부 메탈층에 포함된 제1 하부 메탈 패턴, 및 수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 제1 하부 메탈 패턴과 전기적으로 연결된 제1 상부 메탈 패턴을 포함하고, 상기 제2 페이지 버퍼 유닛의 제2 센싱 노드는, 상기 하부 메탈층에 포함된 제2 하부 메탈 패턴, 및 상기 상부 메탈층에 포함되고 상기 제2 하부 메탈 패턴과 전기적으로 연결되며, 상기 제2 수평 방향으로 상기 제1 상부 메탈 패턴과 인접하지 않은 제2 상부 메탈 패턴을 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 제1 수평 방향으로 연장된 복수의 비트라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 제1 반도체 층, 상기 제1 반도체 층에 대해 수직 방향으로 배치되고, 복수의 페이지 버퍼들을 포함하는 제2 반도체 층을 포함하고, 상기 복수의 페이지 버퍼들 각각의 센싱 노드는, 하부 메탈층에 포함된 하부 메탈 패턴; 및 상기 수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 하부 메탈 패턴과 전기적으로 연결된 상부 메탈 패턴을 포함하며, 상기 복수의 페이지 버퍼들 중 제1 페이지 버퍼의 제1 센싱 노드에 포함되는 제1 상부 메탈 패턴은, 상기 복수의 페이지 버퍼들 중 상기 제1 페이지 버퍼와 제2 수평 방향으로 인접한 제2 페이지 버퍼의 제2 센싱 노드에 포함되는 제2 상부 메탈 패턴과 상기 제2 수평 방향으로 서로 인접하지 않는다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역, 및 제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고, 상기 주변 회로 영역은, 복수의 페이지 버퍼들을 포함하고, 상기 복수의 페이지 버퍼들 각각의 센싱 노드는, 하부 메탈층에 포함된 하부 메탈 패턴; 및 상기 수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 하부 메탈 패턴과 전기적으로 연결된 상부 메탈 패턴을 포함하며, 상기 복수의 페이지 버퍼들 중 제1 페이지 버퍼의 제1 센싱 노드에 포함되는 제1 상부 메탈 패턴은, 상기 복수의 페이지 버퍼들 중 상기 제1 페이지 버퍼와 제2 수평 방향으로 인접한 제2 페이지 버퍼의 제2 센싱 노드에 포함되는 제2 상부 메탈 패턴과 상기 제2 수평 방향으로 서로 인접하지 않는다.
또한, 본 개시의 기술적 사상에 따른 페이지 버퍼는, 제1 수평 방향으로 인접한 메인 영역과 캐시 영역을 포함하는 페이지 버퍼 영역에 배치되는 페이지 버퍼로서, 상기 메인 영역 상에서 제2 수평 방향으로 인접한 제1 센싱 래치 및 제2 센싱 래치, 상기 캐시 영역 상에서 상기 제2 수평 방향으로 인접하고 상기 제1 센싱 래치 및 상기 제2 센싱 래치에 각각 연결된 제1 캐시 래치 및 제2 캐시 래치, 상기 제1 및 제2 센싱 래치들에 대해 수직 방향으로 상부에 배치되고, 상기 제1 센싱 래치에 연결된 제1 센싱 노드에 대응하는 제1 하부 메탈 패턴 및 상기 제2 센싱 래치에 연결된 제2 센싱 노드에 대응하는 제2 하부 메탈 패턴을 포함하는 하부 메탈층, 및 상기 하부 메탈층에 대해 상기 수직 방향으로 상부에 배치되고, 상기 제1 하부 메탈 패턴에 연결된 제1 상부 메탈 패턴 및 상기 제2 하부 메탈 패턴에 연결된 제2 상부 메탈 패턴을 포함하는 상부 메탈층을 포함하고, 상기 제1 및 제2 상부 메탈 패턴들은 상기 제2 수평 방향으로 서로 인접하지 않는다.
본 개시의 기술적 사상에 따르면, 페이지 버퍼 회로의 각 페이지 버퍼 유닛의 센싱 노드는 수직 방향으로 배치된 복수의 메탈층들을 이용하여 구현될 수 있고, 이로써, 센싱 노드의 커패시턴스를 증가시킬 수 있다. 또한, 센싱 노드가 구현되는 메탈 패턴의 양 옆에는, 전원 전압 또는 접지 전압이 인가되는 쉴딩(shielding) 메탈 패턴들을 배치할 수 있고, 이로써, 인접 센싱 노드에 의한 커플링을 방지할 수 있다. 따라서, 메모리 장치에 대한 독출 동작 시, 센싱 노드의 전압 변동을 감소시킬 수 있으므로 메모리 장치의 독출 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼를 상세하게 나타낸다.
도 6은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 나타내는 회로도이다.
도 7은 본 개시의 일 실시예에 따른 캐시 유닛을 나타내는 회로도이다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼를 상세하게 나타낸다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 회로 및 페이지 버퍼 디코더를 나타낸다.
도 10은 본 개시의 일 실시예에 따라, 도 9의 페이지 버퍼 회로를 더욱 상세하게 나타낸다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 나타낸다.
도 12는 본 개시의 일 실시예에 따라, 도 11의 제1 내지 제3 메탈층들을 예시적으로 나타내는 사시도이다.
도 13은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 예시적으로 나타내는 단면도이다.
도 14 내지 도 17은 본 개시의 일부 실시예들에 따른 제3 메탈층의 레이아웃을 각각 예시적으로 나타낸다.
도 18은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 예시적으로 나타낸다.
도 19 내지 도 22는 본 개시의 일부 실시예들에 따른 제1 및 제3 메탈층들의 레이아웃을 각각 예시적으로 나타낸다.
도 23 및 도 24는 본 개시의 일부 실시예들에 따른 페이지 버퍼를 각각 상세하게 나타낸다.
도 25 내지 도 28은 본 개시의 일부 실시예들에 따른 제3 메탈층의 레이아웃을 각각 예시적으로 나타낸다.
도 29는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 30은 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 페이지 버퍼 회로(210), 제어 회로(220), 전압 생성부(230) 및 로우 디코더(240)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다.
메모리 셀 어레이(100)는 비트라인들(BL)을 통해 페이지 버퍼 회로(210)에 연결될 수 있고, 워드라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3 및 4를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
제어 회로(220)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램, 메모리 셀 어레이(100)로부터 데이터를 독출, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 회로(220)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성부(230)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(230)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(230)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(240)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼 회로(210)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 일부 비트라인을 선택할 수 있다. 구체적으로, 페이지 버퍼 회로(210)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
페이지 버퍼 회로(210)는 복수의 비트라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들(PB) 각각에 포함된 페이지 버퍼 유닛들(예를 들어, 도 6의 PBU0 내지 PBU7)과, 복수의 페이지 버퍼들(PB) 각각에 포함된 캐시 유닛들(예를 들어, 도 6의 CU0 내지 CU7)은 서로 이격되어, 분리된 구조를 가질 수 있다. 이에 따라, 페이지 버퍼 유닛들 상부의 배치되는 배선들에 대한 자유도가 향상되고 레이아웃의 복잡도가 감소될 수 있다. 또한, 캐시 유닛들은 데이터 입출력 라인들과 인접하게 배치됨으로써, 캐시 유닛들과 데이터 입출력 라인들 사이의 거리가 감소하여 데이터 입출력 속도가 향상될 수 있다.
일 실시예에서, 각 페이지 버퍼 유닛의 센싱 노드는 수직 방향으로 배치된 복수의 메탈층들을 이용하여 구현될 수 있고, 이에 따라, 센싱 노드의 커패시턴스를 증가시킬 수 있다. 본 명세서에서, "메탈층"은 "도전층"을 지칭할 수 있고, 메탈 소재에 한정되지 않을 수 있다. 또한, 센싱 노드가 구현되는 메탈 패턴의 양 옆에는, 전원 전압 또는 접지 전압이 인가되는 쉴딩(shielding) 메탈 패턴들을 배치할 수 있고, 이에 따라, 인접 센싱 노드에 의한 커플링을 방지할 수 있다. 따라서, 메모리 장치(10)에 대한 독출 동작 시, 센싱 노드의 전압 변동(variation)을 감소시킬 수 있으므로 메모리 장치(10)의 독출 신뢰성을 향상시킬 수 있다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치(10)의 구조를 개략적으로 나타낸다.
도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 1의 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로(200)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(100)가 주변 회로(200)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(10)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들(예를 들어, 도 11의 제1 내지 제3 메탈층들(LM0, LM2, LM3))을 형성함으로써 제2 반도체 층(L2)에 주변 회로(200)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(200)가 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(200)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(100)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 워드라인들(WL)의 적층 개수가 증가할수록, 메모리 셀 어레이(100)의 면적이 줄어들게 되고, 이에 따라, 주변 회로(200)의 면적도 줄어들게 된다. 본 실시예에 따르면, 페이지 버퍼 회로(210)가 차지하는 영역의 면적을 감소시키기 위하여, 페이지 버퍼 회로(210)는 페이지 버퍼 유닛과 캐시 래치가 분리된 구조를 가지며, 페이지 버퍼 유닛들에 각각 포함된 센싱 노드들을 결합 센싱 노드에 공통으로 연결시킬 수 있다. 이에 대해, 도 6을 참조하여 자세하게 설명하기로 한다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이(100)를 예시적으로 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK0 내지 BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK0 내지 BLKi) 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 수평 방향(HD1, HD2)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi)은 로우 디코더(도 1의 240)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(240)는 복수의 메모리 블록들(BLK0 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록(BLKa)을 나타내는 사시도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL0 내지 WL7)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 내지 BL3)이 제공된다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 상세하게 나타낸다.
도 5를 참조하면, 페이지 버퍼(PB)는 도 1의 페이지 버퍼(PB)의 일 예에 대응할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU) 및 캐시 유닛(CU)을 포함할 수 있다. 캐시 유닛(CU)은 캐시 래치(C-LATCH)(CL)를 포함하고, 캐시 래치(CL)는 데이터 입출력 라인에 연결되므로, 캐시 유닛(CU)은 데이터 입출력 라인에 인접하게 배치될 수 있다. 이에 따라, 페이지 버퍼 유닛(PBU)과 캐시 유닛(CU)은 서로 이격되어 배치될 수 있고, 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU)-캐시 유닛(CU)의 분리 구조를 가질 수 있다.
페이지 버퍼 유닛(PBU)은 메인 유닛(Main Unit)(MU)을 포함할 수 있다. 메인 유닛(MU)은 페이지 버퍼(PB) 내의 주요 트랜지스터들을 포함할 수 있다. 페이지 버퍼 유닛(PBU)은 비트라인(BL)에 연결되고 비트라인 선택 신호(BLSLT)에 의해 구동되는 비트라인 선택 트랜지스터(TR_hv)를 더 포함할 수 있다. 비트라인 선택 트랜지스터(TR_hv)는 고전압 트랜지스터로 구현될 수 있고, 이에 따라, 비트라인 선택 트랜지스터(TR_hv)는 메인 유닛(MU)과 다른 웰 영역, 즉, 고전압 유닛(High Voltage Unit)(HVU)에 배치될 수 있다.
메인 유닛(MU)은 센싱 래치(S-LATCH)(SL), 포스 래치(F-LATCH)(FL), 상위 비트 래치(M-LATCH)(ML) 및 하위 비트 래치(L-LATCH)(LL)를 포함할 수 있다. 실시예에 따라, 센싱 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 또는 하위 비트 래치(LL)은 "메인 래치"라고 지칭될 수 있다. 메인 유닛(MU)은 비트라인 클램핑 제어 신호(BLCLAMP)에 기초하여 비트라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로(PC)를 더 포함할 수 있고, 비트라인 셋업 신호(BLSETUP)에 의해 구동되는 트랜지스터(PM')를 더 포함할 수 있다.
센싱 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센스 래치(SL)는 프로그램 동작 시, 비트라인(BL)에 프로그램 비트라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다. 포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 상위 비트 래치(ML), 하위 비트 래치(LL), 및 캐시 래치(CL)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있고, "데이터 래치"라고 지칭할 수 있다. 하나의 메모리 셀에 3비트의 데이터를 프로그램 하는 경우, 3비트의 데이터는 상위 비트 래치(ML), 하위 비트 래치(LL) 및 캐시 래치(CL)에 각각 저장될 수 있다. 또한, 캐시 래치(CL)는 독출 동작 시 메모리 셀로부터 읽어낸 데이터를 센싱 래치(SL)로부터 전송 받아 데이터 입출력 라인을 통해 외부로 출력할 수 있다.
또한, 메인 유닛(MU)은 제1 내지 제4 트랜지스터들(NM1 내지 NM4)을 더 포함할 수 있다. 제1 트랜지스터(NM1)는 센싱 노드(SO)와 센싱 래치(SL) 사이에 연결될 수 있고, 그라운드 제어 신호(SOGND)에 의해 구동될 수 있다. 제2 트랜지스터(NM2)는 센싱 노드(SO)와 포스 래치(FL) 사이에 연결될 수 있고, 포싱 모니터링 신호(MON_F)에 의해 구동될 수 있다. 제3 트랜지스터(NM3)는 센싱 노드(SO)와 상위 비트 래치(ML) 사이에 연결될 수 있고, 상위 비트 모니터링 신호(MON_M)에 의해 구동될 수 있다. 제4 트랜지스터(NM4)는 센싱 노드(SO)와 하위 비트 래치(LL) 사이에 연결될 수 있고, 하위 비트 모니터링 신호(MON_L)에 의해 구동될 수 있다.
또한, 메인 유닛(MU)은 비트라인 선택 트랜지스터(TV_hv)와 센싱 노드(SO) 사이에 직렬로 연결된 제5 및 제6 트랜지스터들(NM5, NM6)을 더 포함할 수 있다. 제5 트랜지스터(NM5)는 비트라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동될 수 있고, 제6 트랜지스터(NM6)는 비트라인 연결 제어 신호(CLBLK)에 의해 구동될 수 있다. 또한, 메인 유닛(MU)은 프리차지 트랜지스터(PM)를 더 포함할 수 있다. 프리차지 트랜지스터(PM)는 센싱 노드(SO)에 연결되고, 로드 신호(LOAD)에 의해 구동되며, 프리차지 구간에서 센싱 노드(SO)를 프리차지 레벨로 프리차지한다.
본 실시예에서, 메인 유닛(MU)는 센싱 노드(SO)에 연결되는 한 쌍의 패스 트랜지스터들, 즉, 제1 및 제2 패스 트랜지스터들(TR, TR')을 더 포함할 수 있다. 실시예에 따라, 제1 및 제2 패스 트랜지스터들(TR, TR')은 "제1 및 제2 센싱 노드 연결 트랜지스터들"이라고 지칭할 수도 있다. 제1 및 제2 패스 트랜지스터들(TR, TR')은 패스 제어 신호(SO_PASS)에 따라 구동될 수 있다. 실시예에 따라, 패스 제어 신호(SO_PASS)는 "센싱 노드 연결 제어 신호"라고 지칭할 수도 있다. 제1 패스 트랜지스터(TR)는 제1 단자(SOC_U)와 센싱 노드(SO) 사이에 연결되고, 제2 패스 트랜지스터(TR')는 센싱 노드(SO)와 제2 단자(SOC_D) 사이에 연결될 수 있다.
페이지 버퍼(PB)는 프로그램 동작 시 비트라인(BL)에 연결된 낸드 스트링에 포함된 메모리 셀들 중 선택된 메모리 셀의 프로그램 완료 여부를 검증한다. 구체적으로, 페이지 버퍼(PB)는 프로그램 검증 동작 시 비트라인(BL)을 통해서 감지된 데이터를 센싱 래치(SL)에 저장한다. 센싱 래치(SL)에 저장된 감지된 데이터에 따라서 타깃 데이터가 저장된 상위 비트 래치(ML) 및 하위 비트 래치(LL)가 설정된다. 예를 들면, 감지된 데이터가 프로그램 완료된 것을 나타내는 경우, 상위 비트 래치(ML) 및 하위 비트 래치(LL)는 후속되는 프로그램 루프에서 선택된 메모리 셀에 대한 프로그램 금지(inhibit) 설정으로 전환된다. 캐시 래치(CL)는 외부에서 제공되는 입력 데이터를 일시 저장할 수 있다. 프로그램 동작 시, 캐시 래치(CL)에 저장되는 타깃 데이터가 상위 비트 래치(ML) 및 하위 비트 래치(LL)에 저장될 수 있다.
도 6은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210a)를 나타내는 회로도이다.
도 6을 참조하면, 페이지 버퍼 회로(210a)는 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7) 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0 내지 CU7)을 포함할 수 있다. 예를 들어, 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7) 각각은 도 5의 페이지 버퍼 유닛(PBU)과 실질적으로 유사하게 구현될 수 있고, 제1 내지 제8 캐시 유닛들(CU0 내지 CU7) 각각은 도 5의 캐시 유닛(CU)과 실질적으로 유사하게 구현될 수 있으며, 도 5를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다.
제1 페이지 버퍼 유닛(PBU0)은 직렬 연결된 제1 및 제2 패스 트랜지스터들(TR0, TR0')을 포함할 수 있고, 제2 페이지 버퍼 유닛(PBU1)은 직렬 연결된 제1 및 제2 패스 트랜지스터들(TR1, TR1')을 포함할 수 있다. 제1 및 제2 패스 트랜지스터들(TR0, TR0', TR1, TR1')의 게이트들에는 패스 제어 신호(SO_PASS[7:0])가 인가될 수 있다. 본 실시예에 따르면, 패스 제어 신호(SO_PASS)가 활성화되면, 제1 및 제2 패스 트랜지스터들(TR0 내지 TR7, TR0' 내지 TR7')이 턴온되고, 이에 따라, 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7)에 각각 포함된 제1 및 제2 패스 트랜지스터들(TR0 내지 TR7')은 서로 직렬로 연결될 수 있고, 제1 내지 제8 센싱 노드들(SO0 내지 SO7)은 결합 센싱 노드(SOC)에 모두 연결될 수 있다.
제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7) 각각은 프리차지 트랜지스터(PM0 내지 PM7)를 더 포함할 수 있다. 제1 페이지 버퍼 유닛(PBU0)에서, 프리차지 트랜지스터(PM0)는 제1 센싱 노드(SO0)과 프리차지 레벨이 인가되는 전압 단자 사이에 연결되고, 로드 신호(LOAD)가 인가되는 게이트를 가질 수 있다. 프리차지 트랜지스터(PM0)는 로드 신호(LOAD)에 응답하여, 제1 센싱 노드(SO0)를 프리차지 레벨로 프리차지할 수 있다.
제1 캐시 유닛(CU0)은 모니터 트랜지스터(NM7a)를 포함할 수 있고, 예를 들어, 모니터 트랜지스터(NM7a)는 도 5의 트랜지스터(NM7)에 대응할 수 있다. 모니터 트랜지스터(NM7a)의 소스(S)는 결합 센싱 노드(SOC)와 연결될 수 있고, 모니터 트랜지스터(NM7a)의 게이트에는 캐시 모니터링 신호(MON_C[7:0])가 인가될 수 있다. 제1 내지 제8 캐시 유닛들(CU0 내지 CU7) 각각에 포함된 모니터 트랜지스터들(NM7a 내지 NM7h)은 결합 센싱 노드(SOC)에 공통으로 병렬 연결될 수 있다. 구체적으로, 모니터 트랜지스터들(NM7a 내지 NM7h) 각각의 소스는 결합 센싱 노드(SOC)에 공통으로 연결될 수 있다.
페이지 버퍼 회로(210a)는 제8 페이지 버퍼 유닛(PBU7)과 제1 캐시 유닛(CU0) 사이의 프리차지 회로(SOC_PRE)를 더 포함할 수 있다. 프리차지 회로(SOC_PRE)는 결합 센싱 노드(SOC)를 프리차지하기 위한 프리차지 트랜지스터(PMa) 및 쉴딩 트랜지스터(NMa)을 포함할 수 있다. 프리차지 트랜지스터(PMa)는 결합 센싱 노드 로드 신호(SOC_LOAD)에 의해 구동되며, 프리차지 트랜지스터(PMa)가 턴온되면 결합 센싱 노드(SOC)는 프리차지 레벨로 프리차지 될 수 있다. 쉴딩 트랜지스터(NMa)는 결합 센싱 노드 쉴딩 신호(SOC_SHLD)에 의해 구동되며, 쉴딩 트랜지스터(NMa)가 턴온되면 결합 센싱 노드(SOC)는 그라운드 레벨로 디스차지 될 수 있다.
제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7)과 제1 내지 제8 캐시 유닛들(CU0 내지 CU7)이 분리된 구조에서, 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7)과 제1 내지 제8 캐시 유닛들(CU0 내지 CU7)을 각각 연결시키기 위하여 8개의 신호 라인들을 배치할 경우, 페이지 버퍼 회로(210a)의 제2 수평 방향(HD2)에 따른 사이즈가 증가할 수 있다. 그러나, 본 실시예에 따르면, 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7) 각각에 포함된 제1 및 제2 패스 트랜지스터들(TR0 내지 TR7, TR0' 내지 TR7')을 이용하여 제1 내지 제8 센싱 노드들(SO0 내지 SO7)을 서로 연결시킬 수 있고, 제1 내지 제8 센싱 노드들(SO0 내지 SO7)은 결합 센싱 노드(SOC)를 통해 제1 내지 제8 캐시 유닛들(CU0 내지 CU7)에 연결될 수 있다. 이로써, 페이지 버퍼 회로(210a)의 제2 수평 방향(HD2)에 따른 사이즈가 증가하는 것을 막을 수 있다.
도 7은 본 개시의 일 실시예에 따른 캐시 유닛(CU)을 나타내는 회로도이다.
도 7을 참조하면, 캐시 유닛(CU)은 모니터 트랜지스터(NM7) 및 캐시 래치(CL)를 포함할 수 있고, 캐시 래치(CL)는 제1 및 제2 인버터들(INV1, INV2), 덤프 트랜지스터(132), 및 트랜지스터들(131, 133 내지 135)을 포함할 수 있다. 모니터 트랜지스터(NM7)는 캐시 모니터링 신호(MON_C)에 따라 구동되며, 결합 센싱 노드(SOC)와 캐시 래치(CL) 사이의 연결을 제어할 수 있다.
제1 인버터(INV1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결되고, 제2 인버터(INV2)는 제2 노드(ND2)와 제1 노드(ND1) 사이에 연결되며, 제1 및 제2 인버터들(INV1, INV2)은 래치를 구성할 수 있다. 트랜지스터(131)는 결합 센싱 노드(SOC)에 연결되는 게이트를 갖는다. 덤프 트랜지스터(132)는 덤프 신호(Dump_C)에 의해 구동될 수 있고, 캐시 래치(CL)에 저장된 데이터를 페이지 버퍼 유닛(PBU) 내의 메인 래치, 예를 들어, 센싱 래치(SL)에 전달할 수 있다. 트랜지스터(133)는 데이터 신호(DI)에 의해 구동될 수 있고, 트랜지스터(134)는 데이터 반전 신호(nDI)에 의해 구동될 수 있고, 트랜지스터(135)는 기입 제어 신호(DIO_W)에 의해 구동될 수 있다. 기입 제어 신호(DIO_W)가 활성화되면, 데이터 신호(DI) 및 데이터 반전 신호(nDI)에 따라 제1 및 제2 노드들(ND1, ND2)의 전압 레벨이 결정될 수 있다.
캐시 유닛(CU)은 트랜지스터들(136, 137)을 통해 입출력 단자(RDi)에 연결될 수 있다. 트랜지스터(136)는 제2 노드(ND)에 연결되는 게이트를 갖고, 제2 노드(ND2)의 전압 레벨에 따라 턴온 또는 턴오프될 수 있다. 트랜지스터(137)는 독출 제어 신호(DIO_R)에 의해 구동될 수 있다. 제어 신호(DIO_R)가 활성화되어, 트랜지스터(137)가 턴온되면, 캐시 래치(CL)의 상태에 따라 입출력 단자(RDi)의 전압 레벨은 '1' 또는 '0'으로 결정될 수 있다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼(PB')를 상세하게 나타낸다.
도 8을 참조하면, 페이지 버퍼(PB')는 페이지 버퍼 유닛(PBU') 및 캐시 유닛(CU)을 포함할 수 있고, 페이지 버퍼 유닛(PBU')은 메인 유닛(MU') 및 고전압 유닛(HVU)을 포함할 수 있다. 페이지 버퍼(PB')는 도 5의 페이지 버퍼(PB)의 변형 예에 대응할 수 있고, 도 5 내지 도 7을 참조하여 상술된 내용은 본 실시예에 적용될 수 있다. 도 5의 페이지 버퍼 유닛(PBU)는 제1 및 제2 패스 트랜지스터들(TR, TR')을 포함하는 반면, 본 실시예에 따른 페이지 버퍼 유닛(PBU')는 하나의 패스 트랜지스터(TR")를 포함할 수 있다. 패스 트랜지스터(TR")는 패스 제어 신호(SO_PASS)에 따라 구동될 수 있고, 제1 단자(SOC_U)와 제2 단자(SOC_D) 사이에 연결될 수 있다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210) 및 페이지 버퍼 디코더(250)를 나타낸다.
도 9를 참조하면, 페이지 버퍼 회로(210)는 제2 수평 방향(HD2)을 따라 배치된 제1 내지 제4 페이지 버퍼 회로들(PGBUFa 내지 PGBUFd)을 포함할 수 있고, 예를 들어, 제1 내지 제4 페이지 버퍼 회로들(PGBUFa 내지 PGBUFd) 각각은 도 6의 페이지 버퍼 회로(210)와 같이 구현될 수 있다. 이와 같이, 페이지 버퍼 회로(210)는 페이지 버퍼 어레이의 형태로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 내지 제4 페이지 버퍼 회로들(PGBUFa 내지 PGBUFd) 각각은 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들 각각은 도 8의 페이지 버퍼(PB')와 같이 구현될 수도 있다.
페이지 버퍼 디코더(250)는 페이지 버퍼 회로(210)에 대해 제1 수평 방향(HD1)으로 인접하게 배치될 수 있고, 제2 수평 방향(HD2)을 따라 배치된 제1 내지 제4 페이지 버퍼 디코더들(PBDECa 내지 PBDECd)을 포함할 수 있다. 제1 내지 제4 페이지 버퍼 디코더들(PBDECa 내지 PBDECd)은 제1 내지 제4 페이지 버퍼 회로들(PGBUFa 내지 PGBUFd)에 각각 연결될 수 있다. 예를 들어, 제1 페이지 버퍼 디코더(PBDECa)는 제1 페이지 버퍼 회로(PGBUFa)로부터 수신한 페이지 버퍼 신호로부터 페일 비트 개수에 대응하는 디코더 출력 신호를 생성할 수 있다. 예를 들어, 페이지 버퍼 신호가 로직 로우이면, 해당 메모리 셀에 대한 프로그램이 페일된 것으로 보고 페일 비트로 판단할 수 있다.
도 10은 본 개시의 일 실시예에 따라, 도 9의 페이지 버퍼 회로(210)를 더욱 상세하게 나타낸다.
도 10을 참조하면, 제1 페이지 버퍼 회로(PGBUFa)는 페이지 버퍼 유닛들(PBU0a 내지 PBU7a) 및 캐시 유닛들(CU0a 내지 CU7a)을 포함하고, 페이지 버퍼 유닛들(PBU0a 내지 PBU7a) 각각의 센싱 노드들은 제1 결합 센싱 노드(SOC1)에 공통으로 연결될 수 있고, 캐시 유닛들(CU0a 내지 CU7a)은 제1 결합 센싱 노드(SOC1)에 공통으로 연결될 수 있다. 제2 페이지 버퍼 회로(PGBUFb)는 페이지 버퍼 유닛들(PBU0b 내지 PBU7b) 및 캐시 유닛들(CU0b 내지 CU7b)을 포함하고, 페이지 버퍼 유닛들(PBU0b 내지 PBU7b) 각각의 센싱 노드들은 제2 결합 센싱 노드(SOC2)에 공통으로 연결될 수 있고, 캐시 유닛들(CU0b 내지 CU7b)은 제2 결합 센싱 노드(SOC2)에 공통으로 연결될 수 있다. 제3 페이지 버퍼 회로(PGBUFc)는 페이지 버퍼 유닛들(PBU0c 내지 PBU7c) 및 캐시 유닛들(CU0c 내지 CU7c)을 포함하고, 페이지 버퍼 유닛들(PBU0c 내지 PBU7c) 각각의 센싱 노드들은 제3 결합 센싱 노드(SOC3)에 공통으로 연결될 수 있고, 캐시 유닛들(CU0c 내지 CU7c)은 제3 결합 센싱 노드(SOC3)에 공통으로 연결될 수 있다. 제4 페이지 버퍼 회로(PGBUFd)는 페이지 버퍼 유닛들(PBU0d 내지 PBU7d) 및 캐시 유닛들(CU0d 내지 CU7d)을 포함하고, 페이지 버퍼 유닛들(PBU0d 내지 PBU7d) 각각의 센싱 노드들은 제4 결합 센싱 노드(SOC4)에 공통으로 연결될 수 있고, 캐시 유닛들(CU0d 내지 CU7d)은 제4 결합 센싱 노드(SOC4)에 공통으로 연결될 수 있다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(20)를 나타낸다. 도 12는 본 개시의 일 실시예에 따라, 도 11의 제1 내지 제3 메탈층들(LM0 내지 LM2)을 예시적으로 나타내는 사시도이다.
도 11 및 도 12를 함께 참조하면, 페이지 버퍼 회로(20)는 제2 수평 방향(HD2)으로 인접한 제1 및 제2 페이지 버퍼 유닛들(PBU0a, PBU0b)을 포함할 수 있다. 제1 페이지 버퍼 유닛(PBU0a)은 트랜지스터(TRa)를 포함할 수 있고, 트랜지스터(TRa)는 소스(S0a), 게이트(G0a) 및 드레인(D0a)을 포함할 수 있다. 제2 페이지 버퍼 유닛(PBU0b)은 트랜지스터(TRb)를 포함할 수 있고, 트랜지스터(TRb)는 소스(S0b), 게이트(G0b) 및 드레인(D0b)을 포함할 수 있다. 예를 들어, 트랜지스터들(TRa, TRb)은 도 5에 예시된 패스 트랜지스터(TR) 또는 도 8의 패스 트랜지스터(TR")에 대응할 수 있으나, 본 발명은 이에 한정되지 않는다.
페이지 버퍼 회로(20)에 대해 수직 방향(VD)으로 상부에 제1 메탈층(LM0), 제2 메탈층(LM1) 및 제3 메탈층(LM2)이 배치될 수 있다. 예를 들어, 제1 및 제3 메탈층들(LM0, LM2)은 제1 수평 방향(HD1)으로 연장될 수 있고, 제2 메탈층(LM1)은 제2 수평 방향(HD2)으로 연장될 수 있다. 제1 메탈층(LM0)은 제1 메탈 패턴들(LM0a, LM0b)을 포함할 수 있고, 제2 메탈층(LM1)은 제2 메탈 패턴들(LM1a, LM1b)을 포함할 수 있고, 제3 메탈층(LM2)은 제3 메탈 패턴들(LM2a, LM2b)을 포함할 수 있다. 예를 들어, 제1 메탈 패턴들(LM0a, LM0b)의 피치는 제3 메탈 패턴들(LM2a, LM2b)의 피치보다 작을 수 있다. 예를 들어, 제1 메탈 패턴들(LM0a, LM0b)의 수직 방향(VD)에 따른 두께는 제3 메탈 패턴들(LM2a, LM2b)의 수직 방향(VD)에 따른 두께보다 얇을 수 있다. 본 명세서에서, "제1 메탈층"은 "하부 메탈층"으로, "제3 메탈층"은 "상부 메탈층"으로 지칭할 수도 있고, "제1 메탈 패턴들"은 "하부 메탈 패턴들"로, "제2 메탈 패턴들"은 "제2 상부 메탈 패턴들"로 지칭할 수 있다.
제1 페이지 버퍼 유닛(PBU0a)의 상부에 배치된 제1 내지 제3 메탈 패턴들(LM0a, LM1a, LM2a)은 서로 연결될 수 있고, 이에 따라, 제1 센싱 노드(SO0)를 구현할 수 있다. 예를 들어, 제1 메탈 패턴(LM0a)은 컨택(CT0a)을 통해 트랜지스터(TRa)의 드레인(D0a)에 연결될 수 있고, 제2 메탈 패턴(LM1a)은 컨택(CT1a)을 통해 제1 메탈 패턴(LM0a)에 연결될 수 있고, 제3 메탈 패턴(LM2a)은 컨택(CT2a)을 통해 제2 메탈 패턴(LM1a)에 연결될 수 있다. 이때, 제3 메탈 패턴(LM2a)은 제1 센싱 노드(SO0) 또는 제1 센싱 플러스 노드(SO0+)라고 지칭할 수도 있다. 이와 같이, 복수의 메탈층들을 이용하여 제1 센싱 노드(SO0)를 구현함으로써, 제1 센싱 노드(SO0)의 전체 커패시턴스는, 센싱 조건 변동에 대해 강건성(robustness)을 갖도록 센싱 전류와의 관계에서 충분히 큰 값을 갖도록 증가할 수 있다. 따라서, 독출 시, 제1 센싱 노드(SO0)의 전압 변동은 감소할 수 있고, 제1 센싱 노드(SO0)에 대한 독출 신뢰성이 향상될 수 있다.
제2 페이지 버퍼 유닛(PBU0b)의 상부에 배치된 제1 내지 제3 메탈 패턴들(LM0b, LM1b, LM2b)은 서로 연결될 수 있고, 이에 따라, 제2 센싱 노드(SO1)를 구현할 수 있다. 예를 들어, 제1 메탈 패턴(LM0b)은 컨택(CT0b)을 통해 트랜지스터(TRb)의 드레인(D0b)에 연결될 수 있고, 제2 메탈 패턴(LM1b)은 컨택(CT1b)을 통해 제1 메탈 패턴(LM0b)에 연결될 수 있고, 제3 메탈 패턴(LM2b)은 컨택(CT2b)을 통해 제2 메탈 패턴(LM1b)에 연결될 수 있다. 이때, 제3 메탈 패턴(LM2b)은 제2 센싱 노드(SO1) 또는 제2 센싱 플러스 노드(SO1+)라고 지칭할 수 있다. 이와 같이, 복수의 메탈층들을 이용하여 제2 센싱 노드(SO1)를 구현함으로써, 제2 센싱 노드(SO1)의 전체 커패시턴스는, 센싱 조건 변동에 대해 강건성을 갖도록 센싱 전류와의 관계에서 충분히 큰 값을 갖도록 증가할 수 있다. 따라서, 독출 시, 제2 센싱 노드(SO1)의 전압 변동은 감소할 수 있고, 제2 센싱 노드(SO1)에 대한 독출 신뢰성이 향상될 수 있다.
일 실시예에서, 제3 메탈 패턴들(LM2a, LM2b)은 제2 수평 방향(HD2)으로 인접하지 않도록 배치될 수 있다. 예를 들어, 제3 메탈 패턴들(LM2a, LM2b)은 제1 수평 방향(HD1)으로 제1 간격(SP)만큼 이격될 수 있다. 이에 따라, 제3 메탈 패턴들(LM2a, LM2b) 사이의 커플링을 감소시킬 수 있으므로, 제2 센싱 노드(SO1)의 전압 변동은 제1 센싱 노드(SO0)의 전압에 영향을 미치지 않을 수 있고, 이에 따라, 메모리 장치의 독출 신뢰성이 향상될 수 있다.
일 실시예에서, 제1 메탈층(LM0)은 제1 메탈 패턴들(LM0a, LM0b) 사이에 배치된 제1 메탈 패턴들(LM0c, LM0d, LM0e)을 더 포함할 수 있다. 제1 메탈 패턴들(LM0c, LM0d, LM0e) 각각은 서로 이격된 복수의 패턴들을 포함할 수 있고, 예를 들어, 복수의 패턴들은 복수의 트랜지스터들에 연결될 수 있다. 예를 들어, 제1 메탈 패턴(LM0c)에는 내부 전원 전압 또는 접지 전압이 인가될 수 있고, 이에 따라, 제1 센싱 노드(SO0)에 대응하는 제1 메탈 패턴(LM0a)을 쉴딩할 수 있다. 본 명세서에서는, 내부 전원 전압 또는 접지 전압이 인가되는 메탈 패턴을 "전원 패턴"이라고 지칭할 수 있다. 또한, 예를 들어, 제1 메탈 패턴(LM0e)에는 내부 전원 전압 또는 접지 전압이 인가될 수 있고, 이에 따라, 제2 센싱 노드(SO1)에 대응하는 제2 메탈 패턴(LM0b)을 쉴딩할 수 있다. 이와 같이, 본 실시예에 따르면, 제1 및 제2 센싱 노드들(SO0, SO1)에 각각 대응하는 제1 메탈 패턴들(LM0a, LM0b) 각각의 양 옆에는 고정된 바이어스 전압을 갖는 제1 메탈 패턴(LM0c, LM0e)을 배치함으로써, 제1 및 제2 센싱 노드들(SO0, SO1) 각각의 전압 변동을 최소화할 수 있다.
공정의 미세화에 따라 트랜지스터 폭(WD)이 감소할수록 페이지 버퍼 회로(20)가 차지하는 영역의 면적이 감소할 수 있다. 예를 들어, 트랜지스터 폭(WD)은 트랜지스터(TRa)의 게이트(G0a)의 제2 수평 방향(HD2)에 따른 사이즈에 대응할 수 있다. 구체적으로, 트랜지스터 폭(WD)이 감소할수록 제1 페이지 버퍼 유닛(PBU0a)의 제2 수평 방향(HD2)에 따른 사이즈가 감소할 수 있다. 그러나, 트랜지스터 폭(WD)의 감소에도 불구하고, 제1 메탈층(LM0)의 피치는 감소하지 않을 수 있다. 이에 따라, 제2 수평 방향(HD2)의 사이즈가 감소한 제1 페이지 버퍼 유닛(PBU0a)의 상부에 배치되는 제1 메탈층(LM0)의 배선 개수, 즉, 메탈 패턴들의 개수도 감소하게 된다. 예를 들어, 제1 페이지 버퍼 유닛(PBU0a)에 대응하는 제1 메탈층(LM0)의 메탈 패턴들은 6개에서 4개로 감소할 수 있다.
제1 페이지 버퍼 유닛(PBU0a)에 대응하는 제1 메탈층(LM0)의 메탈 패턴들의 개수가 감소할 경우, 제1 페이지 버퍼 유닛(PBU0a)의 센싱 신뢰성이 저하될 수 있다. 예를 들어, 센싱 동작 시, 제1 센싱 노드(S00)와 인접 노드 사이의 커플링을 방지하기 위하여, 제1 센싱 노드(SO0)에 인접한 메탈 패턴을, 고정된 바이어스가 인가되는 쉴딩 라인으로 이용할 수 있다. 그러나, 메탈 패턴의 감소로 인해 쉴딩 라인에 해당하는 메탈 패턴이 제거되면, 제1 센싱 노드(S00)와 인접 노드 사이의 커플링에 의해, 제1 센싱 노드(S00)에서의 전압 변동이 증가하는 문제가 발생할 수 있고, 이로써, 제1 페이지 버퍼 유닛(PBU0a)의 센싱 신뢰성이 저하될 수 있다.
그러나, 본 실시예에 따르면, 페이지 버퍼 유닛-캐시 유닛 분리 구조를 이용함으로써, 제1 페이지 버퍼 유닛(PBU0)의 상부에 배치된 제3 메탈층(LM2)에 포함된 메탈 패턴들에 대한 자유도가 증가하여, 제3 메탈층(LM2)에 포함된 메탈 패턴들 중 하나를 제1 센싱 플러스 노드(SO0+)로 이용할 수 있다. 제1 센싱 노드(SO0) 및 제1 센싱 플러스 노드(SO+)의 연결을 통해 제1 센싱 노드(SO0)에서의 전압 변동의 증가를 방지할 수 있고, 이로써, 제1 페이지 버퍼 유닛(PBU0)의 센싱 신뢰성이 저하되는 것을 막을 수 있다.
도 13은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(20a)를 예시적으로 나타내는 단면도이다.
도 13을 참조하면, 페이지 버퍼 회로(20a)는 도 11에 예시된 페이지 버퍼 회로(20)의 변형 예에 대응하며, 도 11 및 도 12를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 페이지 버퍼 회로(20a)는 기판(SUB) 상에 배치된 트랜지스터(TR)를 포함할 수 있다. 예를 들어, 트랜지스터(TR)은 도 5에 예시된 패스 트랜지스터(TR) 또는 도 8의 패스 트랜지스터(TR")에 대응할 수 있으나, 본 발명은 이에 한정되지 않는다. 제1 메탈층(LM0)은 제1 수평 방향(HD1)으로 연장되고, 컨택(CT0)을 통해 트랜지스터(TR)의 소스/드레인 영역(S/D)에 연결될 수 있다. 제2 메탈층(LM1)은 제2 수평 방향(HD2)으로 연장되고, 컨택(CT1)을 통해 제1 메탈층(LM0)에 연결될 수 있다. 제3 메탈층(LM2)은 제1 수평 방향(HD1)으로 연장되고, 컨택(CT2)을 통해 제2 메탈층(LM1)에 연결될 수 있다. 이와 같이, 본 실시예에 따르면, 제3 메탈층(LM2)과 제1 메탈층(LM0)은 수직 방향(VD)으로 일부분 오버랩될 수 있다.
도 14는 본 개시의 일 실시예에 따라, 페이지 버퍼 회로(210) 및 페이지 버퍼 디코더(250)의 상부에 배치되는 제3 메탈층의 레이아웃(30)을 예시적으로 나타낸다.
도 14를 참조하면, 제1 수평 방향(HD1)을 따라 페이지 버퍼 회로(210), 및 페이지 버퍼 디코더(250)가 배치될 수 있다. 페이지 버퍼 회로(210)는 메인 영역(MR)과 캐시 영역(CR)을 포함하는 페이지 버퍼 영역에 배치될 수 있다. 메인 영역(MR)에는 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)을 포함하는 페이지 버퍼 유닛 어레이가 배치되고, 캐시 영역(CR)에는 캐시 유닛들(CU0a 내지 CU0d)을 포함하는 캐시 유닛 어레이가 배치될 수 있다.
제3 메탈층(LM2)은 제1 수평 방향(HD1)으로 연장된 메탈 패턴들(311 내지 318, 321 내지 328)을 포함하고, 페이지 버퍼 회로(210), 및 페이지 버퍼 디코더(250)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다. 예를 들어, 제3 메탈층(LM2)은 도 11 내지 도 13의 제3 메탈층(LM2)에 대응할 수 있다. 메탈 패턴들(311, 314, 316)은 메인 영역(MR), 캐시 영역(CR), 및 페이지 버퍼 디코더(250)의 상부를 가로질러 배치될 수 있고, 메탈 패턴(315)은 메인 영역(MR) 및 캐시 영역(CR)의 상부를 가로질러 배치될 수 있다. 예를 들어, 메탈 패턴들(311, 316)에는 내부 전원 전압(IVC)이 인가될 수 있고, 메탈 패턴(314)에는 접지 전압(GND)이 인가될 수 있고, 메탈 패턴(315)에는 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있다.
메탈 패턴들(312, 313, 317, 318)은 캐시 영역(CR) 및 페이지 버퍼 디코더(250)의 상부를 가로질러 배치될 수 있다. 메탈 패턴들(312, 313, 317, 318)은 컨택들(CT)을 통해 캐시 유닛들(CU0a 내지 CU0d), 및 페이지 버퍼 디코더(250)에 전기적으로 연결될 수 있다. 메탈 패턴들(321 내지 328)은 메인 영역(MR)의 상부를 가로질러 배치될 수 있다.
도 10을 참조하여 상술한 바와 같이, 페이지 버퍼 회로(210)는 페이지 버퍼 유닛-캐시 유닛의 분리 구조를 가질 수 있다. 예를 들어, 페이지 버퍼 회로(210)에서, 캐시 유닛들(CU0a 내지 CU0d)에 관련된 신호들이 인가되는 메탈 패턴들(312, 313, 317, 318)은 캐시 영역(CR), 및 페이지 버퍼 디코더(250)의 상부를 가로질러 배치될 수 있고, 메인 영역(MR)까지 연장되지 않을 수 있다. 예를 들어, 메탈 패턴들(312, 318)은 입출력 단자(RDi) 및 반전 입출력 단자(nRDi)에 대응할 수 있고, 메탈 패턴들(313, 317)에는 데이터 반전 신호(nDI) 및 데이터 신호(DI)가 각각 인가될 수 있다.
이러한 페이지 버퍼 유닛-캐시 유닛의 분리 구조로 인해, 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)이 배치되는 메인 영역(MR)의 상부에서 제3 메탈층(LM2)의 배선 자유도가 증가할 수 있다. 이에 따라, 메인 영역(MR)의 상부에 배치된 제3 메탈층(LM2)의 일부 메탈 패턴들(321 내지 324)은 페이지 버퍼 유닛들(PBU0a 내지 PBU0d) 각각의 제1 내지 제4 센싱 노드들(SO0 내지 SO3)로 이용될 수 있다. 구체적으로, 제1 내지 제4 센싱 노드들(SO0 내지 SO3)은 제1 메탈층(LM0)에 포함된 메탈 패턴들로 구현될 수 있고, 제1 메탈층(LM0)에 포함된 메탈 패턴들은 제3 메탈층(LM2)에 포함된 메탈 패턴들(321 내지 324)에 각각 전기적으로 연결될 수 있으며, 이에 따라, 제1 내지 제4 센싱 노드들(SO0 내지 SO3) 각각의 커패시턴스가 증가할 수 있다.
도 15은 본 개시의 일 실시예에 따른 제3 메탈층(LM2)의 레이아웃(30a)을 예시적으로 나타낸다.
도 15를 참조하면, 레이아웃(30a)은 도 14의 레이아웃(30)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 캐시 영역(CR)에는 예를 들어, 도 6의 제1 내지 제8 캐시 유닛들(CU0 내지 CU7)이 배치될 수 있다. 메인 영역(MR)은 저전압 영역(LV)과 고전압 영역(HV)을 포함할 수 있다. 예를 들어, 저전압 영역(LV)에는 도 5의 메인 유닛(MU) 또는 도 8의 메인 유닛(MU')이 배치될 수 있고, 고전압 영역(HV)에는 도 5 또는 도 8의 고전압 유닛(HVU)이 배치될 수 있다. 도 15에서는 편의상 하나의 저전압 영역(LV)과 하나의 고전압 영역(HV)을 도시하였으나, 본 발명은 이에 한정되지 않으며, 제1 수평 방향(HD1)을 따라, 예를 들어, 도 6의 제1 내지 제8 페이지 버퍼 유닛들(PBU0 내지 PBU7)에 각각 대응하는 복수의 저전압 영역들 및 복수의 고전압 영역들이 배치될 수 있다. 메인 영역(MR)에 배치되는 페이지 버퍼 유닛들은 칼럼 드라이버에 연결될 수 있고, 칼럼 드라이버는 페이지 버퍼 유닛들에 포함된 트랜지스터들 각각의 게이트들에 인가되는 게이트 구동 전압들을 제공할 수 있다.
제3 메탈층(LM2)은 제1 수평 방향(HD1)으로 연장된 메탈 패턴들(311 내지 318, 321 내지 328, 331 내지 334)을 포함할 수 있다. 메탈 패턴들(311, 314, 316)은 메인 영역(MR), 캐시 영역(CR), 및 페이지 버퍼 디코더(250)의 상부를 가로질러 배치될 수 있고, 메탈 패턴(315)는 메인 영역(MR) 및 캐시 영역(CR)의 상부를 가로질러 배치될 수 있다. 예를 들어, 메탈 패턴(315)에는 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 칼럼 드라이버에 연결될 수 있다. 메탈 패턴들(331 내지 334)은 페이지 버퍼 회로(210)의 고전압 영역(HV)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다. 예를 들어, 메탈 패턴들(331 내지 334)은 제1 내지 제4 노드들(SOC_U0 내지 SOC_U3)에 각각 대응할 수 있다. 예를 들어, 제1 내지 제4 노드들(SOC_U0 내지 SOC_U3) 중 하나는 도 5 또는 도 8의 제1 단자(SOC_U)에 대응할 수 있다.
도 16은 본 개시의 일 실시예에 따른 제3 메탈층(LM2)의 레이아웃(30b)을 예시적으로 나타낸다.
도 16을 참조하면, 레이아웃(30b)은 도 15의 레이아웃(30a)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 제3 메탈층(LM2)은 제1 수평 방향(HD1)으로 연장된 메탈 패턴들(311, 312a 내지 316a, 321a 내지 324a, 326a, 331a, 333a, 335)을 포함할 수 있다. 메탈 패턴들(311, 315a)은 메인 영역(MR) 및 캐시 영역(CR), 및 페이지 버퍼 디코더(250)의 상부를 가로질러 배치될 수 있다. 예를 들어, 메탈 패턴들(311, 315a)에는 내부 전원 전압(IVC) 및 접지 전압(GND)이 각각 인가될 수 있다.
메탈 패턴들(321a 내지 324a)은 저전압 영역(LV)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 예를 들어, 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있다. 메탈 패턴들(321a, 322a)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(323a, 324a)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있다. 메탈 패턴(326a)은 메인 영역(MR)에 대해 수직 방향(VD)으로 상부에 배치되고, 예를 들어, 접지 전압(GND)이 인가될 수 있다. 메탈 패턴(335)은 메인 영역(MR)에 대해 수직 방향(VD)으로 상부에 배치되고, 예를 들어, 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 제1 칼럼 드라이버에 연결될 수 있다. 메탈 패턴(316b)은 캐시 영역(CR) 및 페이지 버퍼 디코더(250)의 상부에 배치되고, 예를 들어, 제2 페이지 버퍼 드라이버 신호(PBDRVa)가 인가될 수 있고, 제2 칼럼 드라이버에 연결될 수 있다. 메탈 패턴들(331a, 333a)은 고전압 영역(HV)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다. 예를 들어, 메탈 패턴(331a)은 제1 및 제2 노드들(SOC_U0, SOC_U1)에 대응할 수 있고, 메탈 패턴(333a)은 제3 및 제4 노드들(SOC_U2, SOC_U4)에 대응할 수 있다.
도 17은 본 개시의 일 실시예에 따른 제3 메탈층(LM2)의 레이아웃(30b)을 예시적으로 나타낸다.
도 17을 참조하면, 레이아웃(30c)은 도 16의 레이아웃(30b)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 제3 메탈층(LM2)은 제1 수평 방향(HD1)으로 연장된 메탈 패턴들(311, 312a 내지 316a, 321a 내지 324a, 326b, 327a, 331b 내지 334b)을 포함할 수 있다. 메탈 패턴(315b)은 캐시 영역(CR) 및 페이지 버퍼 디코더(250)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 예를 들어, 접지 전압(GND)이 인가될 수 있다. 메탈 패턴들(326b, 327a)은 저전압 영역(LV)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 예를 들어, 접지 전압(GND) 및 내부 전원 전압(IVC)이 각각 인가될 수 있다. 메탈 패턴들(331b 내지 334b)은 고전압 영역(HV)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 예를 들어, 제1 내지 제4 노드들(SOC_U0 내지 SOC_U3)에 각각 대응할 수 있다.
도 18은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(40)를 예시적으로 나타낸다.
도 18을 참조하면, 페이지 버퍼 회로(40)는 하부 메탈 패턴들(411a 내지 418)을 포함하는 하부 메탈층(410), 상부 메탈 패턴들(421 내지 429)을 포함하는 상부 메탈층(420), 및 복수의 액티브 영역들(430)을 포함할 수 있다. 예를 들어, 복수의 액티브 영역들(430)은 페이지 버퍼 유닛에 포함되는 트랜지스터들의 소스/드레인 영역들을 포함할 수 있다.
하부 메탈 패턴들(411a 내지 418)은 복수의 액티브 영역들(430)에 대해 수직 방향(VD)으로 상부에 배치되고, 제1 수평 방향(HD1)으로 연장될 수 있다. 예를 들어, 하부 메탈 패턴들(412, 414, 416, 418)은 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있다. 상부 메탈 패턴들(421 내지 429)은 하부 메탈층(410)에 대해 수직 방향(VD)으로 상부에 배치되고, 제1 수평 방향(HD1)으로 연장될 수 있다. 예를 들어, 상부 메탈 패턴들(422, 424, 426, 428)은 컨택(CT)을 통해 하부 메탈 패턴들(412, 414, 416, 418)에 각각 연결될 수 있고, 이에 따라, 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있다.
제1 센싱 노드(SO0)에 대응하는 하부 메탈 패턴(412)의 양 옆에 배치되는 하부 메탈 패턴들(411a, 411b)은 예를 들어, 내부 전원 전압 또는 접지 전압이 인가될 수 있고, 이에 따라, 하부 메탈 패턴(412)에 대한 쉴딩 라인들로 이용될 수 있다. 마찬가지로, 하부 메탈 패턴들(413a, 413b)은 하부 메탈 패턴(414)에 대한 쉴딩 라인들로 이용될 수 있고, 하부 메탈 패턴들(415a, 415b)은 하부 메탈 패턴(416)에 대한 쉴딩 라인들로 이용될 수 있고, 하부 메탈 패턴들(417a, 417b)은 하부 메탈 패턴(418)에 대한 쉴딩 라인들로 이용될 수 있다. 또한, 상부 메탈 패턴들(421, 423, 425, 427)에는 예를 들어, 내부 전원 전압 또는 접지 전압이 인가될 수 있고, 이에 따라, 상부 메탈 패턴들(422, 424, 426, 428)에 대한 쉴딩 라인들로서 이용될 수 있다.
도 19는 본 개시의 일 실시예에 따른 제1 및 제3 메탈층들(LM0, LM2)의 레이아웃(50a)을 예시적으로 나타낸다.
도 19를 참조하면, 제1 및 제3 메탈층들(LM0, LM2)은 제1 수평 방향(HD1)으로 연장되고, 제3 메탈층(LM2)은 제1 메탈층(LM0)에 대해 수직 방향(VD)으로 상부에 배치되고, 컨택(CT)을 통해 서로 연결될 수 있다. 제3 메탈층(LM2)은 제1 내지 제4 센싱 노드 패턴들(SOa 내지 SOd) 및 제1 내지 제4 내부 신호 패턴들(ISa 내지 ISd)을 포함할 수 있다. 예를 들어, 내부 신호 패턴들(ISa 내지 ISd)에는 센싱 래치에 연결되는 신호들이 각각 인가될 수 있다. 제1 내지 제4 센싱 노드 패턴들(SOa 내지 SOd)은 제2 수평 방향(HD2)으로 서로 인접하지 않을 수 있다. 예를 들어, 제1 내지 제4 센싱 노드 패턴들(SOa 내지 SOd) 및 제1 내지 제4 내부 신호 패턴들(ISa 내지 ISd)은 제2 수평 방향(HD2)을 따라 서로 번갈아 배치될 수 있다.
이하에서는, 제3 메탈층(LM3)의 복수의 트랙들 상에 배치되는 패턴들에 대해 설명하기로 한다. 예를 들어, 제1 트랙 상에 제1 내부 신호 패턴(ISa)이 배치되고, 제2 트랙 상에 제1 및 제2 센싱 노드 패턴들(SOa, SOb)이 배치되며, 제3 트랙 상에 제2 내부 신호 패턴(ISb)이 배치되고, 제4 트랙 상에 제3 내부 신호 패턴(ISc)이 배치되며, 제5 트랙 상에 제3 및 제4 센싱 노드 패턴들(SOc, SOd)이 배치되고, 제6 트랙 상에 제4 내부 신호 패턴(ISd)이 배치될 수 있다.
도 20은 본 개시의 일 실시예에 따른 제1 및 제3 메탈층들(LM0, LM2)의 레이아웃(50b)을 예시적으로 나타낸다.
도 20을 참조하면, 레이아웃(50b)은 도 19의 레이아웃(50)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 제3 메탈층(LM2)은 접지 전압(GND) 또는 내부 전원 전압(IVC)이 각각 인가되는 메탈 패턴들(511, 512)을 더 포함할 수 있다. 메탈 패턴들(511, 512)은 제1 내지 제4 센싱 노드 패턴들(SOa 내지 SOd)에 대한 쉴딩 라인들로서 이용될 수 있다. 예를 들어, 메탈 패턴(511)은 제1, 제3, 제4 및 제6 트랙들 상의 세로 방향 패턴들 및 이들을 연결하는 가로 방향 패턴을 포함할 수 있고, 제1 및 제3 센싱 노드 패턴들(SOa, SOc)에 대한 쉴딩 패턴들로서 이용될 수 있다. 예를 들어, 메탈 패턴(512)은 제1, 제3, 제4 및 제6 트랙들 상의 세로 방향 패턴들 및 이들을 연결하는 가로 방향 패턴을 포함할 수 있고, 제2 및 제4 센싱 노드 패턴들(SOb, SOd)에 대한 쉴딩 라인들로서 이용될 수 있다.
도 21은 본 개시의 일 실시예에 따른 제1 및 제3 메탈층들(LM0, LM2)의 레이아웃(50c)을 예시적으로 나타낸다. 도 21을 참조하면, 레이아웃(50c)은 도 20의 레이아웃(50a)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 제3 메탈층(LM2)은 접지 전압(GND) 또는 내부 전원 전압(IVC)이 각각 인가되는 패턴들(513, 514)을 더 포함할 수 있다. 메탈 패턴들(513, 514)은 제1 내지 제4 센싱 노드 패턴들(SOa 내지 SOd)에 대한 쉴딩 라인들로서 이용될 수 있다. 또한, 메탈 패턴(513)은 제1 내지 제4 내부 신호 패턴들(ISa 내지 ISd)에 대한 쉴딩 라인들로서도 이용될 수 있다.
도 22는 본 개시의 일 실시예에 따른 제1 및 제3 메탈층들(LM0, LM2)의 레이아웃(50d)을 예시적으로 나타낸다.
도 22를 참조하면, 레이아웃(50d)은 도 19의 레이아웃(50a)의 변형 예에 대응하며, 중복된 설명은 생략하기로 한다. 제3 메탈층(LM2)은 제1 및 제2 센싱 노드 패턴들(SOa, SOb) 및 제1 내지 제4 내부 신호 패턴들(ISa 내지 ISd)을 포함할 수 있다. 제1 및 제2 센싱 노드 패턴들(SOa, SOb) 및 제1 내지 제4 내부 신호 패턴들(ISa 내지 ISd)은 서로 번갈아 배치될 수 있다. 이하에서는, 제3 메탈층(LM3)의 복수의 트랙들 상에 배치되는 패턴들에 대해 설명하기로 한다. 예를 들어, 제1 트랙 상에 제1 내부 신호 패턴(ISa)이 배치되고, 제2 트랙 상에 제1 센싱 노드 패턴(SOa)이 배치되며, 제2 및 제3 트랙 상에 제2 내부 신호 패턴(ISb)이 배치되고, 제4 트랙 상에 제3 내부 신호 패턴(ISc)이 배치되며, 제5 트랙 상에 제2 센싱 노드 패턴(SOb)이 배치되고, 제6 트랙 상에 제4 내부 신호 패턴(ISd)이 배치될 수 있다.
도 23은 본 개시의 일 실시예에 따른 페이지 버퍼(PB")를 상세하게 나타낸다.
도 23을 참조하면, 페이지 버퍼(PB")는 도 5에 예시된 페이지 버퍼(PB)의 변형 예에 대응하며, 페이지 버퍼(PB)와 관련하여 상술된 내용은 본 실시예에도 적용될 수 있다. 페이지 버퍼(PB")는 페이지 버퍼(PB)에 비해 다이나믹 래치(Dynamic Latch)(DL)를 더 포함할 수 있다. 또한, 일부 실시예들에서, 페이지 버퍼(PB")는 도 8에 예시된 바와 같이, 패스 트랜지스터들(TR, TR') 대신 하나의 패스 트랜지스터(TR")를 포함할 수 있다.
다이나믹 래치(DL)는 제1 내지 제3 트랜지스터들(NM11, NM12, NM13)을 포함할 수 있다. 제1 트랜지스터(NM11)는 센싱 노드(SO)와 다이나믹 노드(D) 사이에 배치되고, 제2 트랜지스터(NM12)는 다이나믹 노드(D)와 접지 단자 사이에 배치되며, 제3 트랜지스터(NM13)는 센싱 래치(SL)와 제2 트랜지스터(NM12)의 게이트 사이에 배치될 수 있다. 제1 트랜지스터(NM11)는 모니터 신호(MON_D)에 따라 구동되고, 제3 트랜지스터(NM13)는 셋 신호(SET_D)에 따라 구동될 수 있다.
도 24는 본 개시의 일 실시예에 따른 페이지 버퍼(PB"_1)를 상세하게 나타낸다.
도 24를 참조하면, 페이지 버퍼(PB"_1)는 도 23에 예시된 페이지 버퍼(PB")의 변형 예에 대응하며, 페이지 버퍼(PB")와 관련하여 상술된 내용은 본 실시예에도 적용될 수 있다. 페이지 버퍼(PB"_1)는 다이나믹 래치(DL')를 포함할 수 있고, 다이나믹 래치(DL')는 제1 내지 제3 트랜지스터들(NM11, NM12, NM13')을 포함할 수 있다. 이때, 제3 트랜지스터(NM13')는 센싱 노드(SO)와 제2 트랜지스터(NM12)의 게이트 사이에 배치될 수 있다.
도 25는 본 개시의 일 실시예에 따른 제3 메탈층(LM3)의 레이아웃(60)을 예시적으로 나타낸다.
도 25를 참조하면, 제2 수평 방향(HD2)을 따라 제1 내지 제4 페이지 버퍼 유닛들(610 내지 640)이 배치될 수 있고, 예를 들어, 제1 내지 제4 페이지 버퍼 유닛들(610 내지 640) 각각은 도 23의 페이지 버퍼 유닛(PBU") 또는 도 24의 페이지 버퍼 유닛(PBU"_1)에 대응할 수 있다. 제3 메탈층(LM3)은 메탈 패턴들(611 내지 634)을 포함할 수 있고, 제1 내지 제4 페이지 버퍼 유닛들(610 내지 640)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다.
메탈 패턴들(611 내지 614)은 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있고, 메탈 패턴들(621 내지 624)은 제1 내지 제4 다이나믹 노드들(D_0 내지 D_3)에 각각 대응할 수 있다. 이때, 제1 센싱 노드(SO0) 및 제1 다이나믹 노드(D_0)는 제1 페이지 버퍼 유닛(610)에 포함되는 트랜지스터들에 연결될 수 있고, 예를 들어, 도 23 또는 도 24의 제1 트랜지스터(NM11)에 연결될 수 있다. 마찬가지로, 제2 센싱 노드(SO1) 및 제2 다이나믹 노드(D_1)는 제2 페이지 버퍼 유닛(620)에 포함되는 트랜지스터들에 연결될 수 있고, 제3 센싱 노드(SO2) 및 제3 다이나믹 노드(D_2)는 제3 페이지 버퍼 유닛(630)에 포함되는 트랜지스터들에 연결될 수 있고, 제4 센싱 노드(SO3) 및 제4 다이나믹 노드(D_3)는 제4 페이지 버퍼 유닛(640)에 포함되는 트랜지스터들에 연결될 수 있다.
예를 들어, 메탈 패턴들(611, 621)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(612, 622)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(613, 623)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(614, 624)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있다. 메탈 패턴들(631, 634)에는 내부 전원 전압(IVC)이 인가될 수 있고, 메탈 패턴들(632, 635)에는 접지 전압(GND)이 인가될 수 있다. 메탈 패턴(633)에는 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 예를 들어, 칼럼 드라이버에 연결될 수 있다.
도 26은 본 개시의 일 실시예에 따른 제3 메탈층(LM3)의 레이아웃(60a)을 예시적으로 나타낸다.
도 26을 참조하면, 제2 수평 방향(HD2)을 따라 제1 내지 제4 페이지 버퍼 유닛들(610a 내지 640a)이 배치될 수 있고, 예를 들어, 제1 내지 제4 페이지 버퍼 유닛들(610a 내지 640a) 각각은 도 23의 페이지 버퍼 유닛(PBU") 또는 도 24의 페이지 버퍼 유닛(PBU"_1)에 대응할 수 있다. 제3 메탈층(LM3)은 메탈 패턴들(611a 내지 634a)을 포함할 수 있고, 제1 내지 제4 페이지 버퍼 유닛들(610a 내지 640a)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다.
메탈 패턴들(611a 내지 614a)은 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있고, 메탈 패턴들(621a 내지 624a)은 제1 내지 제4 다이나믹 노드들(D_0 내지 D_3)에 각각 대응할 수 있다. 예를 들어, 메탈 패턴들(611a, 612a, 621a, 622a)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(613a, 614a, 623a, 624a)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있다. 메탈 패턴들(631a, 634a)에는 내부 전원 전압(IVC)이 인가될 수 있고, 메탈 패턴(632a)에는 접지 전압(GND)이 인가될 수 있다. 메탈 패턴(633a)에는 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 예를 들어, 칼럼 드라이버에 연결될 수 있다.
도 27은 본 개시의 일 실시예에 따른 제3 메탈층(LM3)의 레이아웃(60b)을 예시적으로 나타낸다.
도 27을 참조하면, 제2 수평 방향(HD2)을 따라 제1 내지 제4 페이지 버퍼 유닛들(610b 내지 640b)이 배치될 수 있고, 예를 들어, 제1 내지 제4 페이지 버퍼 유닛들(610b 내지 640b) 각각은 도 23의 페이지 버퍼 유닛(PBU") 또는 도 24의 페이지 버퍼 유닛(PBU"_1)에 대응할 수 있다. 제3 메탈층(LM3)은 메탈 패턴들(611b 내지 635b)을 포함할 수 있고, 제1 내지 제4 페이지 버퍼 유닛들(610b 내지 640b)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다.
메탈 패턴들(611b 내지 614b)은 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있고, 메탈 패턴들(621b 내지 624b)은 제1 내지 제4 다이나믹 노드들(D_0 내지 D_3)에 각각 대응할 수 있다. 예를 들어, 메탈 패턴들(611b, 621b)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(612b, 622b)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(613b, 623b)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(614b, 624b)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있다. 메탈 패턴들(631b, 634b)에는 내부 전원 전압(IVC)이 인가될 수 있고, 메탈 패턴들(632b, 635b)에는 접지 전압(GND)이 인가될 수 있다. 메탈 패턴(633b)에는 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 예를 들어, 칼럼 드라이버에 연결될 수 있다.
도 28은 본 개시의 일 실시예에 따른 제3 메탈층(LM3)의 레이아웃(60c)을 예시적으로 나타낸다.
도 28을 참조하면, 제2 수평 방향(HD2)을 따라 제1 내지 제4 페이지 버퍼 유닛들(610c 내지 640c)이 배치될 수 있고, 예를 들어, 제1 내지 제4 페이지 버퍼 유닛들(610c 내지 640c) 각각은 도 23의 페이지 버퍼 유닛(PBU") 또는 도 24의 페이지 버퍼 유닛(PBU"_1)에 대응할 수 있다. 제3 메탈층(LM3)은 메탈 패턴들(611a 내지 634a)을 포함할 수 있고, 제1 내지 제4 페이지 버퍼 유닛들(610c 내지 640c)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다.
메탈 패턴들(611a 내지 614a)은 제1 내지 제4 센싱 노드들(SO0 내지 SO3)에 각각 대응할 수 있고, 메탈 패턴들(621c 내지 624c)은 제1 내지 제4 다이나믹 노드들(D_0 내지 D_3)에 각각 대응할 수 있다. 예를 들어, 메탈 패턴들(611a, 612a, 621c, 622c)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있고, 메탈 패턴들(613a, 614a, 623c, 624c)은 제1 수평 방향(HD1)을 따라 일렬로 배치될 수 있다. 메탈 패턴들(631a, 634a)에는 내부 전원 전압(IVC)이 인가될 수 있고, 메탈 패턴(632a)에는 접지 전압(GND)이 인가될 수 있다. 메탈 패턴(633a)에는 제1 페이지 버퍼 드라이버 신호(PBDRV)가 인가될 수 있고, 예를 들어, 칼럼 드라이버에 연결될 수 있다.
도 29는 본 개시의 일 실시예에 따른 메모리 장치(900)를 나타내는 단면도이다.
도 29를 참조하면, 메모리 장치(900)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다. 도 1 내지 도 27에 예시된 실시예들은 메모리 장치(900)에 구현될 수 있고, 예를 들어, 도 1 내지 도 27을 참조하여 상술된 페이지 버퍼 회로는 주변 회로 영역(PERI)에 배치될 수 있다.
메모리 장치(900)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(VD)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(860c)은 제2 기판(810)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있다.
도 29에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(860c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(860c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(860c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 수평 방향을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 29를 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.
도 29를 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 29를 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(800)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(800)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(800)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.
도 30은 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 30을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 29를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이와 연결되고, 제1 수평 방향으로 배치된 메인 영역 및 캐시 영역을 포함하는 페이지 버퍼 영역에 배치되며, 상기 메인 영역에서 제2 수평 방향으로 인접한 제1 페이지 버퍼 유닛 및 제2 페이지 버퍼 유닛을 포함하는 페이지 버퍼 회로를 포함하고,
    상기 제1 페이지 버퍼 유닛의 제1 센싱 노드는,
    하부 메탈층에 포함된 제1 하부 메탈 패턴; 및
    수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 제1 하부 메탈 패턴과 전기적으로 연결된 제1 상부 메탈 패턴을 포함하고,
    상기 제2 페이지 버퍼 유닛의 제2 센싱 노드는,
    상기 하부 메탈층에 포함된 제2 하부 메탈 패턴; 및
    상기 상부 메탈층에 포함되고 상기 제2 하부 메탈 패턴과 전기적으로 연결되며, 상기 제2 수평 방향으로 상기 제1 상부 메탈 패턴과 인접하지 않은 제2 상부 메탈 패턴을 포함하는 것을 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼 회로는,
    상기 캐시 영역에 배치되고, 상기 제1 페이지 버퍼 유닛 및 상기 제2 페이지 버퍼 유닛에 각각 연결되며, 상기 제2 수평 방향으로 인접한 제1 캐시 래치 및 제2 캐시 래치를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 하부 메탈 패턴들의 연장 방향은, 상기 제1 및 제2 상부 메탈 패턴들의 연장 방향과 동일한 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 페이지 버퍼 유닛들은 제1 및 제2 비트라인들을 통해 상기 복수의 메모리 셀들에 각각 연결되고,
    상기 제1 및 제2 비트라인들의 연장 방향은, 상기 제1 및 제2 하부 메탈 패턴들 및 상기 제1 및 제2 상부 메탈 패턴들의 연장 방향과 동일한 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 상부 메탈층은,
    상기 제1 페이지 버퍼 유닛의 상부에 배치된 제1 전원 패턴;
    상기 제1 페이지 버퍼 유닛의 상부에 배치되고, 상기 제2 수평 방향으로 상기 제1 전원 패턴에 인접한 상기 제1 상부 메탈 패턴;
    상기 제2 페이지 버퍼 유닛의 상부에 배치된 상기 제2 상부 메탈 패턴; 및
    상기 제2 페이지 버퍼 유닛의 상부에 배치되고, 상기 제2 수평 방향으로 상기 제2 상부 메탈 패턴에 인접한 제2 전원 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 상부 메탈층은,
    상기 제1 페이지 버퍼 유닛의 상부에 배치된 내부 신호 패턴;
    상기 제1 페이지 버퍼 유닛의 상부에 배치되고, 상기 제2 수평 방향으로 상기 내부 신호 패턴에 인접한 제1 전원 패턴; 및
    상기 제2 페이지 버퍼 유닛의 상부에 배치된 상기 제1 상부 메탈 패턴 및 상기 제2 상부 메탈 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서, 상기 상부 메탈층은,
    상기 제1 페이지 버퍼 유닛의 상부에 배치된 제1 전원 패턴;
    상기 제2 페이지 버퍼 유닛의 상부에 배치된 제2 전원 패턴; 및
    상기 제1 전원 패턴과 상기 제2 전원 패턴의 사이에서, 상기 제1 수평 방향으로 일렬로 배치된 상기 제1 상부 메탈 패턴 및 상기 제2 상부 메탈 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 상부 메탈층은,
    상기 제1 페이지 버퍼 유닛의 상부에 배치된 내부 신호 패턴;
    상기 제2 페이지 버퍼 유닛의 상부에서, 상기 제1 수평 방향으로 일렬로 배치된 상기 제1 상부 메탈 패턴 및 상기 제2 상부 메탈 패턴을; 및
    상기 내부 신호 패턴과 상기 제1 및 제2 상부 메탈 패턴들 사이에 배치된 전원 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서, 상기 상부 메탈층은,
    제1 전원 패턴;
    상기 제2 수평 방향으로 상기 제1 전원 패턴에 인접한 상기 제1 상부 메탈 패턴;
    상기 제2 수평 방향으로 상기 제1 상부 메탈 패턴에 인접한 제2 전원 패턴;
    상기 제2 수평 방향으로 상기 제2 전원 패턴에 인접한 상기 제2 상부 메탈 패턴; 및
    상기 제2 수평 방향으로 상기 제2 상부 메탈 패턴에 인접한 제3 전원 패턴을 포함하고,
    상기 제1 내지 제3 전원 패턴들 및 상기 제1 및 제2 상부 메탈 패턴들은 상기 제1 수평 방향으로 연장되는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서, 상기 상부 메탈층은,
    제1 트랙 상의 제1 내부 신호 패턴;
    제2 트랙 상의 상기 제1 상부 메탈 패턴;
    제3 트랙 상의 제2 내부 신호 패턴;
    제4 트랙 상의 제3 내부 신호 패턴; 및
    제5 트랙 상의 상기 제2 상부 메탈 패턴을 포함하고,
    상기 제1 내지 제3 내부 신호 패턴들 및 상기 제1 및 제2 상부 메탈 패턴들은 상기 제1 수평 방향으로 연장되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 상부 메탈층은,
    상기 제1 트랙 상의 제1 전원 패턴; 및
    상기 제3 트랙 상의 제2 전원 패턴을 더 포함하고,
    상기 제1 전원 패턴, 상기 제1 상부 메탈 패턴 및 상기 제2 전원 패턴은 상기 제2 수평 방향으로 인접한 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서, 상기 제1 및 제2 하부 메탈 패턴들은,
    상기 제2 수평 방향으로 서로 인접하지 않는 것을 특징으로 하는 메모리 장치.
  13. 제1항에 있어서, 상기 하부 메탈층은,
    제1 전원 패턴;
    상기 제2 수평 방향으로 상기 제1 전원 패턴에 인접한 상기 제1 하부 메탈 패턴;
    상기 제2 수평 방향으로 상기 제1 하부 메탈 패턴에 인접한 제2 전원 패턴; 및
    상기 제2 수평 방향으로 상기 제2 전원 패턴에 인접한 상기 제2 하부 메탈 패턴을 포함하고,
    상기 제1 및 제2 전원 패턴들 및 상기 제1 및 제2 하부 메탈 패턴들은, 상기 제1 수평 방향으로 연장되는 것을 특징으로 하는 메모리 장치.
  14. 제1항에 있어서,
    상기 제1 페이지 버퍼 유닛은 상기 제1 센싱 노드에 연결된 제1 다이나믹 래치를 포함하고,
    상기 제2 페이지 버퍼 유닛은 상기 제2 센싱 노드에 연결된 제2 다이나믹 래치를 포함하며,
    상기 제1 다이나믹 래치의 제1 다이나믹 노드는,
    상기 하부 메탈층에 포함된 제3 하부 메탈 패턴; 및
    상기 상부 메탈층에 포함되고 상기 제3 하부 메탈 패턴과 전기적으로 연결된 제3 상부 메탈 패턴을 포함하고,
    상기 제2 다이나믹 래치의 제2 다이나믹 노드는,
    상기 하부 메탈층에 포함된 제4 하부 메탈 패턴; 및
    상기 상부 메탈층에 포함되고 상기 제4 하부 메탈 패턴과 전기적으로 연결된 제4 상부 메탈 패턴을 포함하는 것을 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 상부 메탈 패턴과 상기 제3 상부 메탈 패턴은, 상기 제1 수평 방향으로 일렬로 배치되고,
    상기 제2 상부 메탈 패턴과 상기 제4 상부 메탈 패턴은 상기 제1 수평 방향으로 일렬로 배치되며,
    상기 제3 상부 메탈 패턴과 상기 제4 상부 메탈 패턴은 상기 제2 수평 방향으로 인접하지 않는 것을 특징으로 하는 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 내지 제4 상부 메탈 패턴들은, 상기 제1 수평 방향으로 일렬로 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제14항에 있어서,
    상기 제1 상부 메탈 패턴과 상기 제3 상부 메탈 패턴은, 상기 제1 수평 방향으로 일렬로 배치되고,
    상기 제2 상부 메탈 패턴과 상기 제4 상부 메탈 패턴은 상기 제1 수평 방향으로 일렬로 배치되며,
    상기 제3 상부 메탈 패턴과 상기 제4 상부 메탈 패턴은 상기 제2 수평 방향으로 인접한 것을 특징으로 하는 메모리 장치.
  18. 제1 수평 방향으로 연장된 복수의 비트라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 제1 반도체 층;
    상기 제1 반도체 층에 대해 수직 방향으로 배치되고, 복수의 페이지 버퍼들을 포함하는 제2 반도체 층을 포함하고,
    상기 복수의 페이지 버퍼들 각각의 센싱 노드는,
    하부 메탈층에 포함된 하부 메탈 패턴; 및
    상기 수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 하부 메탈 패턴과 전기적으로 연결된 상부 메탈 패턴을 포함하며,
    상기 복수의 페이지 버퍼들 중 제1 페이지 버퍼의 제1 센싱 노드에 포함되는 제1 상부 메탈 패턴은, 상기 복수의 페이지 버퍼들 중 상기 제1 페이지 버퍼와 제2 수평 방향으로 인접한 제2 페이지 버퍼의 제2 센싱 노드에 포함되는 제2 상부 메탈 패턴과 상기 제2 수평 방향으로 서로 인접하지 않는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 복수의 페이지 버퍼들은,
    상기 제2 반도체 층의 메인 영역에서 상기 제1 수평 방향을 따라 배치된 제1 페이지 버퍼 유닛들;
    상기 제2 반도체 층의 상기 메인 영역에서 상기 제1 수평 방향을 따라 배치되고, 상기 제1 페이지 버퍼 유닛들과 상기 제2 수평 방향으로 인접한 제2 페이지 버퍼 유닛들;
    상기 제2 반도체 층의 캐시 영역에서 상기 제1 수평 방향을 따라 배치되고, 상기 제1 페이지 버퍼 유닛들에 각각 대응하는 제1 캐시 래치들; 및
    상기 제2 반도체 층의 상기 캐시 영역에서 상기 제1 수평 방향을 따라 배치되고, 상기 제1 캐시 래치들과 상기 제2 수평 방향으로 인접하며, 상기 제2 페이지 버퍼 유닛들에 각각 대응하는 제2 캐시 래치들을 포함하고,
    상기 메인 영역과 상기 캐시 영역은 상기 제1 수평 방향으로 인접한 것을 특징으로 하는 메모리 장치.
  20. 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역; 및
    제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고,
    상기 주변 회로 영역은, 복수의 페이지 버퍼들을 포함하고,
    상기 복수의 페이지 버퍼들 각각의 센싱 노드는,
    하부 메탈층에 포함된 하부 메탈 패턴; 및
    상기 수직 방향으로 상기 하부 메탈층의 상부에 배치된 상부 메탈층에 포함되고 상기 하부 메탈 패턴과 전기적으로 연결된 상부 메탈 패턴을 포함하며,
    상기 복수의 페이지 버퍼들 중 제1 페이지 버퍼의 제1 센싱 노드에 포함되는 제1 상부 메탈 패턴은, 상기 복수의 페이지 버퍼들 중 상기 제1 페이지 버퍼와 제2 수평 방향으로 인접한 제2 페이지 버퍼의 제2 센싱 노드에 포함되는 제2 상부 메탈 패턴과 상기 제2 수평 방향으로 서로 인접하지 않는 것을 특징으로 하는 메모리 장치.
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