JP2016062621A

JP2016062621A - 半導体記憶装置

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Publication number: JP2016062621A
Application number: JP2014187076A
Authority: JP
Inventors: サナドサレフケレデブシュナク; Sanad Saleh Khaireddeen Bushnaq; 白川　政信; Masanobu Shirakawa; 政信白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-09-12
Filing date: 2014-09-12
Publication date: 2016-04-25
Also published as: CN105989882B; CN105989882A; TWI575523B; US20160078953A1; TW201611001A

Abstract

【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルを含む第１のメモリセル群と、複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、前記第１のメモリセル群に電気的に接続される第１のビット線と、前記第２のメモリセル群に電気的に接続される第２のビット線と、前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、を具備する。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

動作信頼性を向上できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルを含む第１のメモリセル群と、複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、前記第１のメモリセル群に電気的に接続される第１のビット線と、前記第２のメモリセル群に電気的に接続される第２のビット線と、前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、を具備し、前記第１のセンスモジュール及び前記第２のセンスモジュールは、前記第１のビット線及び前記第２のビット線に対するセンス動作を同時に開始し、前記第２のセンスモジュールは、前記第１のセンスモジュールよりも先に前記センス動作を終了する。

図１は、半導体記憶装置を含むメモリシステムの構成を示す図である。図２は、ＮＡＮＤ型フラッシュメモリのブロック図である。図３は、メモリセルアレイの構成を示す図である。図４は、ＮＡＮＤ型フラッシュメモリが備えるソース線コンタクトＬＩｓｒｃと、半導体柱との関係を示す断面図である。図５は、ＮＡＮＤ型フラッシュメモリが備えるソース線コンタクトＬＩｓｒｃと、半導体柱との関係を示す平面図である。図６は、センスモジュールの構成を示す回路図である。図７は、第１の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図８は、ＮＡＮＤ型フラッシュメモリが備えるソース線コンタクトＬＩｓｒｃと、半導体柱との関係を示す平面図である。図９は、変形例１に係るセンスモジュールの各種制御信号のタイミングチャートである。図１０は、第２の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図１１は、変形例２に係るセンスモジュールの各種制御信号のタイミングチャートである。図１２は、ビット線と、センスモジュールとの接続関係を示す回路図である。図１３は、センスモジュールの構成を示す回路図である。図１４は、第３の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図１５は、変形例３に係るセンスモジュールの各種制御信号のタイミングチャートである。図１６は、第４の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図１７は、変形例４に係るセンスモジュールの各種制御信号のタイミングチャートである。図１８は、第５の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図１９は、変形例５に係るセンスモジュールの各種制御信号のタイミングチャートである。図２０は、センスモジュールの構成を示す回路図である。図２１は、第６の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図２２は、変形例６に係るセンスモジュールの各種制御信号のタイミングチャートである。図２３は、第７の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図２４は、変形例７に係るセンスモジュールの各種制御信号のタイミングチャートである。図２５は、第８の実施形態に係るセンスモジュールの各種制御信号のタイミングチャートである。図２６は、変形例８に係るセンスモジュールの各種制御信号のタイミングチャートである。図２７は、ブロックＢＬＫの一部を示す回路図である。図２８は、ブロックＢＬＫ一部を示す平面図である。図２９は、ブロックＢＬＫの斜視図である。図３０は、図２８におけるＡ−Ａ線に沿った断面図である。図３１は、図２８におけるＢ−Ｂ線に沿った断面図である。図３２は、図２８におけるＣ−Ｃ線に沿った断面図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１の実施形態）
第１の実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜メモリシステムの構成について＞
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。

図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴ１^Ｍカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、ホストデバイス３００を更に備える構成であっても良い。

ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。

メモリコントローラ２００は、ホストデバイス３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。

メモリコントローラ２００は、ホストインターフェイス回路２０１、内蔵メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインターフェイス回路２０５、及びＥＣＣ回路２０６を備えている。

ホストインターフェイス回路２０１は、コントローラバスを介してホストデバイス３００と接続され、メモリコントローラ２００と、ホストデバイス３００との通信を司る。そして、ホストインターフェイス回路２０１は、ホストデバイス３００から受信した命令及びデータを、それぞれＣＰＵ２０３及びバッファメモリ２０４に転送する。また、ホストインターフェイス回路２０１は、ＣＰＵ２０３の命令に応答して、バッファメモリ２０４内のデータをホストデバイス３００へ転送する。

ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続される。そして、ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００の通信を司る。そして、ＮＡＮＤインターフェイス回路２０５は、ＣＰＵ２０３から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送する。また、ＮＡＮＤインターフェイス回路２０５は、データの書き込み時にはバッファメモリ２０４内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に、ＮＡＮＤインターフェイス回路２０５は、データの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２０２へ転送する。

ＣＰＵ２０３は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２０３は、ホストデバイス３００から書き込み命令を受信した際には、ＮＡＮＤインターフェイス回路２０５に基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２０３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２０３は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。尚、上述したように、ホストデバイス３００が、メモリシステム１に含まれる場合においても、ＣＰＵ２０３は、メモリシステム１全体の動作を司る。

ＥＣＣ回路２０６は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２０６は、データの書き込み時には書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２０６は、データの読み出し時には前記パリティからシンドロームを生成して誤りを検出し、誤りを訂正する。なお、ＣＰＵ２０３がＥＣＣ回路２０６の機能を有していても良い。

内蔵メモリ２０２は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２０３の作業領域として使用される。そして内蔵メモリ２０２は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。

＜半導体記憶装置の構成について＞
次に、図２を用いて半導体記憶装置１００の構成について説明する。

図２に示すようにＮＡＮＤ型フラッシュメモリ１００は、大まかには周辺回路１１０及びコア部１２０を備えている。

コア部１２０は、メモリセルアレイ１３０、センス回路１４０、及びロウデコーダ１５０を備えている。

メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタを備えており、複数の不揮発性メモリセルトランジスタのそれぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３１の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１３０内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。

ロウデコーダ１５０は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１５０は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。

センス回路１４０は、複数のセンスモジュール１４１を備え、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。メモリセルアレイ１３０へのデータの読み出し及び書き込みは、複数のメモリセルトランジスタ単位で行われる。

周辺回路１１０は、シーケンサ１１１、チャージポンプ１１２、レジスタ１１３、及びドライバ１１４を備える。

シーケンサ１１１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

ドライバ１１４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１５０、センス回路１４０、及び図示せぬソース線ドライバに供給する。

チャージポンプ１１２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１１４に供給する。

レジスタ１１３は、種々の信号を保持する。例えば、レジスタ１１３は、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１１３は、種々のテーブルを保持することも可能である。

＜メモリセルアレイ＞
次に、図３を用いて、第１の実施形態に係るメモリセルアレイ１３０の構成の詳細について説明する。

ＮＡＮＤストリング１３１の各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は４８個に限られず、８個や、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴ０〜ＭＴ４７を区別しない場合には、単にメモリセルトランジスタＭＴと称す。

複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、直列接続されるようにして配置されている。

ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続され、選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。尚、ワード線ＷＬ０〜ＷＬ４７を区別しない場合には、単にワード線ＷＬと称す。

すなわち、ワード線ＷＬ０〜ＷＬ４７は同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。

ブロックＢＬＫ０においては、図３に示すようなカラムの構成が、紙面垂直方向に複数設けられている。第１の実施形態では、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。また各々のストリングユニットＳＵは、図３の紙面垂直方向に複数のＮＡＮＤストリング１３１を含む。他のブロックＢＬＫもブロックＢＬＫ０と同様の構成を有している。

また、メモリセルアレイ１３０内でマトリクス状に配置されたＮＡＮＤストリング１３１のうち、同一行にあるＮＡＮＤストリング１３１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１３１を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１３１を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータのリード及びプログラムは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このように一括して書込まれる単位を「ページ」と呼ぶ。

メモリセルアレイ１３０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜ソース線コンタクト及び基板コンタクト＞
図４及び図５を用いて、本実施形態のＮＡＮＤ型フラッシュメモリが備えるソース線コンタクトＬＩｓｒｃと、半導体柱について説明する。

図４に示すように、半導体基板１０１にはｎ型ウェル１０１ａが設けられ、ｎ型ウェル１０１ａの表面領域にはｐ型ウェル１０１ｂが設けられている。また、ｐ型ウェル１０１ｂの表面領域に、ｎ型拡散層１０１ｃが設けられている。

メモリセルアレイ１３０は複数の板状のソース線コンタクトＬＩｓｒｃを備える。ソース線コンタクトＬＩｓｒｃは、ｎ型拡散層１０１ｃ上に設けられる。そして、ソース線コンタクトＬＩｓｒｃは、コンタクトＣＴ（不図示）を介して、半導体基板１０１と、ソース線（不図示）とを電気的に接続する。

ブロックＢＬＫ０の境界には、例えばソース線コンタクトＬＩｓｒｃ＿０が配置されている。ブロックＢＬＫ０と、これに隣り合うブロックＢＬＫ１との境界には、ソース線コンタクトＬＩｓｒｃ＿１が配置される。尚、ソース線コンタクトＬＩｓｒｃ＿０と、ＬＩｓｒｃ＿１と、を区別しない場合は、単にソース線コンタクトＬＩ等とも呼ぶ。

メモリセルアレイ１３０内には、半導体柱ＳＰが、半導体基板に対して垂直方向（Ｄ３方向）に延伸して設けられている。各トランジスタＭＴ，ＳＴ１，ＳＴ２は、この半導体柱ＳＰを中心軸としてＤ３方向に直列接続されている。すなわち、半導体柱ＳＰと、多段に設けられるワード線ＷＬおよび選択ゲート線ＳＧＤ，ＳＧＳとを含む領域に、各トランジスタＭＴ，ＳＴ１，ＳＴ２が配置される。

次に、図５を用いて、Ｄ３方向に直交するＤ１−Ｄ２平面における、半導体柱ＳＰの配置と、ビット線ＢＬと半導体柱ＳＰとの接続関係について説明する。

図５に示すように、メモリセルアレイ１３０には、Ｄ１方向においてソース線コンタクトＬＩｓｒｃ＿０に隣り合う、半導体柱ＳＰ０群（ＳＰ０＿０、ＳＰ０＿１、…）が設けられている。また、メモリセルアレイ１３０には、Ｄ４方向（Ｄ１−Ｄ２平面内、且つＤ１方向及びＤ２方向と所定の角度で交差する）またはＤ５方向（Ｄ１−Ｄ２平面内、且つＤ１方向、Ｄ２方向、及びＤ５方向と所定の角度で交差する）において半導体柱ＳＰ０群に隣り合う、半導体柱ＳＰ１群（ＳＰ１＿０、ＳＰ１＿１、…）が設けられている。また、メモリセルアレイ１３０には、Ｄ４方向またはＤ５方向において半導体柱ＳＰ１群に隣り合う、半導体柱ＳＰ２群（ＳＰ２＿０、ＳＰ２＿１、…）が設けられている。また、メモリセルアレイ１３０には、Ｄ４方向またはＤ５方向において半導体柱ＳＰ２群に隣り合い、Ｄ１方向においてソース線コンタクトＬＩｓｒｃ＿１に隣り合う、半導体柱ＳＰ３群（ＳＰ３＿０、ＳＰ３＿１、…）が設けられている。尚、半導体柱ＳＰ０〜ＳＰ３等を区別しない場合は、単に半導体柱ＳＰ等とも呼ぶ。

ビット線ＢＬ０は、半導体柱ＳＰ０＿０のコンタクトＣＴ０＿０に接続される。ビット線ＢＬ１は、半導体柱ＳＰ２＿０のコンタクトＣＴ２＿０に接続される。ビット線ＢＬ２は、半導体柱ＳＰ１＿０のコンタクトＣＴ１＿０に接続される。ビット線ＢＬ３は、半導体柱ＳＰ３＿０のコンタクトＣＴ３＿０に接続される。同様にして、他のビット線ＢＬは、コンタクトＣＴを介して半導体柱ＳＰに接続される。尚、コンタクトＣＴ０＿０〜ＣＴ３＿０等を区別しない場合は、単にコンタクトＣＴ等とも呼ぶ。

本実施形態では、ソース線コンタクトＬＩｓｒｃに隣り合う複数の半導体柱ＳＰを、第１のグループＧＰ１と分類し、ソース線コンタクトＬＩｓｒｃに隣り合わない複数の半導体柱ＳＰを、第２のグループＧＰ２と分類する。

より具体的には、本実施形態では、半導体柱ＳＰ０群、及び半導体柱ＳＰ３群を、第１のグループＧＰ１に属する第１の半導体柱群ＳＰＧＰ１と定義する。また、半導体柱ＳＰ１群、及び半導体柱ＳＰ２群を、第２のグループＧＰ２に属する第２の半導体柱群ＳＰＧＰ２と定義する。

本実施形態において、第１の半導体柱群ＳＰＧＰ１に接続されるビット線ＢＬを第１のグループビット線ＢＬＧＰ１等とも呼ぶ。第２のグループに属する半導体柱ＳＰに接続されるビット線ＢＬを第２のグループビット線ＢＬＧＰ２等とも呼ぶ。

第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２とのビット線容量（以下、ビット線容量を単に容量とも呼ぶ）は、複数の半導体柱ＳＰ間の距離と、半導体柱ＳＰからソース線コンタクトＬＩ＿ｓｒｃまでの距離などに応じて異なることがある。本実施形態において、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量との違いを考慮して、センス回路１４０を動作させる。以下に、センス回路１４０の動作に関して詳細に説明する。

また、以下では、簡単のため、第１のグループビット線ＢＬＧＰ１の容量が、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。

＜センスモジュールについて＞
次に、図６を用いて、センスモジュール１４１の構成について説明する。センスモジュール１４１は、ビット線ＢＬ毎に設けられる。

図６に示すように、センスモジュール１４１は、フックアップ部１４２、センスアンプ１４３、データラッチ１４４、及びｐＭＯＳトランジスタ１４１ａを備えている。

フックアップ部１４２は、ｎＭＯＳトランジスタ１４２ａを備えている。トランジスタ１４２ａは、ゲートに信号ＢＬＳが与えられ、ソースがビット線ＢＬに接続されている。トランジスタ１４２ａは、センスモジュール１４１とビット線ＢＬとの接続を制御するためのものである。

センスアンプ１４３は、ｎＭＯＳトランジスタ１４３ａ、１４３ｂ、１４３ｃ、１４３ｄ、１４３ｅ、１４３ｇ、１４３ｈ、１４３ｉ、１４３ｊ、ｐＭＯＳトランジスタ１４３ｆ、及び容量素子１４３ｊを備えている。

トランジスタ１４３ａは、データの読み出し時におけるビット線ＢＬのプリチャージ電位を制御するためのものであり、ソースがトランジスタ１４２ａのドレインに接続され、ゲートに信号ＢＬＣが与えられる。トランジスタ１４３ｆは、ビット線ＢＬ及び容量素子１４３ｊを充電するためのものであり、ゲートにノードＩＮＶが接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ１４３ｂはビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがノードＮ１に接続され、ソースがノードＮ２に接続される。トランジスタ１４３ｅは容量素子１４３ｊを充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインノードＮ１に接続され、ソースがノードＮ３（ＳＥＮ）に接続される。トランジスタ１４３ｄは、センス動作の際にノードＮ３（ＳＥＮ）を放電するためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＮ３（ＳＥＮ）に接続され、ソースがノードＮ２に接続される。トランジスタ１４３ｃは、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶに接続され、ドレインがノードＮ２に接続され、ソースがノードＳＲＣＧＮＤに接続される。

容量素子１４３ｊは、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＮ３（ＳＥＮ）に接続され、他方電極には信号ＣＬＫが与えられる。

トランジスタ１４３ｇは、センス動作前にノードＮ３（ＳＥＮ）を放電するためのものであり、ゲートに信号ＢＬＱが与えられ、ソースがノードＮ３（ＳＥＮ）に接続され、ドレインがノードＮ４（ＬＢＵＳ）に接続される。ノードＮ４（ＬＢＵＳ）は、センスアンプ１４３とデータラッチ１４４とを接続するための信号経路である。トランジスタ１４３ｈは、読み出しデータをデータラッチ１４４に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＮ４（ＬＢＵＳ）に接続される。

トランジスタ１４３ｉは、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＮ３（ＳＥＮ）に接続され、ドレインがトランジスタ１４３ｈのソースに接続され、ソースに信号ＬＳＡが与えられる。

次にデータラッチ１４４について説明する。データラッチ１４４は、センスアンプ１４３でセンスされた読み出しデータを保持する。データラッチ１４４は、ｎＭＯＳトランジスタ１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ、及びｐＭＯＳトランジスタ１４４ｅ、１４４ｆ、１４４ｇ、１４４ｈを備えている。

トランジスタ１４４ｃ、１４４ｅは第の１インバータを構成し、その出力ノードがノードＮ６（ＬＡＴ）であり、入力ノードがノードＩＮＶである。またトランジスタ１４４ｄ、１４４ｆは第２のインバータを構成し、その出力ノードがノードＮ６（ＩＮＶ）であり、入力ノードがノードＮ５（ＬＡＴ）である。そしてデータラッチ１４４は、この第１、第２インバータによってデータを保持する。

すなわちトランジスタ１４４ｃは、ドレインがノードＮ５（ＬＡＴ）に接続され、ソースが接地され、ゲートがノードＮ６（ＩＮＶ）に接続される。トランジスタ１４４ｄは、ドレインがノードＮ６（ＩＮＶ）に接続され、ソースが接地され、ゲートがノードＮ５（ＬＡＴ）に接続される。トランジスタ１４４ｅは、ドレインがノードＮ５（ＬＡＴ）に接続され、ソースがトランジスタ１４４ｇのドレインに接続され、ゲートがノードＮ６（ＩＮＶ）に接続される。トランジスタ１４４ｆは、ドレインがノードＮ６（ＩＮＶ）に接続され、ソースがトランジスタ１４４ｈのドレインに接続され、ゲートがノードＮ５（ＬＡＴ）に接続される。

トランジスタ１４４ｇは第１のインバータをイネーブルにするためのものであり、ソースに電源電圧ＶＤＤが与えられ、ゲートに信号ＳＬＬが与えられる。トランジスタ１４４ｈは第２のインバータをイネーブルにするためのものであり、ソースに電源電圧ＶＤＤが与えられ、ゲートに信号ＳＬＩが与えられる。

トランジスタ１４４ａ、１４４ｂは、第１、第２のインバータへのデータの入出力を制御する。トランジスタ１４４ａは、ドレインがノードＮ４（ＬＢＵＳ）に接続され、ソースがノードＮ５（ＬＡＴ）に接続され、ゲートに信号ＳＴＬが与えられる。トランジスタ１４４ｂは、ドレインがノードＮ４（ＬＢＵＳ）に接続され、ソースがノードＮ６（ＩＮＶ）に接続され、ゲートに信号ＳＴＩが与えられる。

次にトランジスタ１４１ａについて説明する。トランジスタ１４１ａは、ノードＮ４（ＬＢＵＳ）を電源電圧ＶＤＤで充電するためのものである。すなわちトランジスタ１４１ａは、ソースに電源電圧ＶＤＤが与えられ、ドレインがノードＮ４（ＬＢＵＳ）に接続され、ゲートに信号ＰＣｎが与えられる。以上の構成において、各種の制御信号は、例えばシーケンサ１１１によって与えられる。

＜センスモジュールの動作について＞
続いて、図７を用いて、データの読み出し時における本実施形態に係るセンスモジュールの動作について説明する。本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のセンス動作を行うタイミングと、第２のグループビット線ＢＬＧＰ２のセンス動作を行うタイミングと、を変更する。以下に、読み出し時におけるセンスモジュール１４１の動作の詳細について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＡ０]
時刻ＴＡ０において、シーケンサ１１１は信号ＢＬＳを“Ｈ”レベルとして、センスモジュール１４１を、対応するビット線ＢＬに接続する。またノードＩＮＶはリセットされ、“Ｌ”レベルとされる。

[時刻ＴＡ１]
そしてセンスモジュール１４１は、ビット線ＢＬをプリチャージする。すなわちシーケンサ１１１は、信号ＢＬＸ及びＢＬＣを“Ｈ”レベルとする。これにより、トランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、ビット線ＢＬが電圧ＶＤＤによりプリチャージされる。電圧ＶＢＬＣはビット線電圧を決定する電圧であり、ビット線電圧は、電圧ＶＢＬＣによりクランプされた電圧ＶＢＬとなる。

[時刻ＴＡ２]
次にセンスモジュール１４１は、ノードＮ３（ＳＥＮ）を充電する。すなわちシーケンサ１１１は、信号ＨＬＬを“Ｈ”レベルとする。これによりトランジスタ１４３ｅがオン状態とされ、ノードＮ３（ＳＥＮ）が電圧ＶＤＤに充電される。ノードＮ３（ＳＥＮ）の充電は、時刻ＴＡ３まで行われる。ノードＮ３（ＳＥＮ）の電位がＶＤＤとなることで、トランジスタ１４３ｉはオン状態となる。またセンスモジュール１４１は、ノードＮ４（ＬＢＵＳ）を充電する。すなわちシーケンサ１１１は、信号ＰＣｎを“Ｌ”レベルとする。これによりトランジスタ１４１ａがオン状態とされ、ノードＮ４（ＬＢＵＳ）が電圧ＶＤＤに充電される。

[時刻ＴＡ４]
引き続きセンスモジュール１４１は、ＶＤＤまで充電されたノードＮ３（ＳＥＮ）を放電する。すなわちシーケンサ１１１は、信号ＳＴＢ及びＢＬＱを“Ｈ”レベル（電圧ＶＨ）とする。これにより、トランジスタ１４３ｈ、１４３ｇがオン状態となり、トランジスタ１４３ｇ、１４３ｈ、１４３ｉの電流経路により、ノードＮ３（ＳＥＮ）の電位が（ＶＬＳＡ＋Ｖthn）まで放電される。なおＶthnは、トランジスタ１４３ｉの閾値電圧である。

[時刻ＴＡ５]
シーケンサ１１１は、信号ＢＬＱを“Ｌ”レベルとする。これにより、トランジスタ１４３ｇはオフ状態となる。

[時刻ＴＡ６]
次にシーケンサ１１１は、信号ＳＴＢを“Ｌ”レベルとする。これにより、トランジスタ１４３ｈはオフ状態となる。

[時刻ＴＡ７]〜[時刻ＴＡ９]
次にセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、に対してセンス動作を行う。本実施形態では、選択したメモリセルトランジスタのデータを読み出すためにノードＮ３（ＳＥＮ）の電位を変化させる動作を、センス動作と呼ぶ。

シーケンサ１１１は、時刻ＴＡ７において、センスモジュール１４１の信号ＸＸＬを“Ｈ”レベルとする。これにより、トランジスタ１４３ｄがオン状態となり、ノードＮ３（ＳＥＮ）はビット線ＢＬに電気的に接続される。例えば、選択されたメモリセルトランジスタがオン状態であれば、ノードＮ３（ＳＥＮ）からソース線ＳＬに電流が流れ、ノードＮ３（ＳＥＮ）の電位は低下する。他方、選択メモリセルがオフ状態であれば、ノードＮ３（ＳＥＮ）からソース線ＳＬに電流は流れず、ノードＮ３（ＳＥＮ）の電位はほぼＶＤＤを維持する。ビット線ＢＬに流れる電流を、セル電流等とも呼ぶ。また、以下では、ビット線ＢＬセル電流が流れることによって、得られるノードＮ３（ＳＥＮ）の電位の状態を、センス結果等とも呼ぶ。

第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも小さい。そのため、選択されたメモリセルトランジスタがオン状態である場合、第１のグループビット線ＢＬＧＰ１に接続されたセンスモジュール１４１のノードＮ３（ＳＥＮ）の電位は、第２のグループビット線ＢＬＧＰ２に接続されたセンスモジュール１４１のノードＮ３（ＳＥＮ）の電位よりも低くならない。つまり、選択されたメモリセルトランジスタがオン状態である場合、第１のグループビット線ＢＬＧＰ１のセンス結果と、第２のグループビット線ＢＬＧＰ２のセンス結果と、の間でばらつきが生じてしまう。

そこで、本実施形態に係るシーケンサ１１１は、第２のグループビット線ＢＬＧＰ２に係るノードＮ３（ＳＥＮ）の電位の低下が、選択されたメモリセルトランジスタがオン状態である場合の第１のグループビット線ＢＬＧＰ１に係るノードＮ３（ＳＥＮ）の電位の低下と同じ程度になるように、第２のグループビット線ＢＬＧＰ２に係る信号ＸＸＬのタイミングを制御する。

シーケンサ１１１は、時刻ＴＡ７から時刻ｄＴ１経過後の時刻ＴＡ８において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＸＸＬを、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＸＸＬよりも早く“Ｌ”レベルとする。

続いて、シーケンサ１１１は、時刻ＴＡ９において、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＸＸＬを“Ｌ”レベルとする。

この時刻ｄＴ１は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量の差を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ１は例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ１を参照するために、当該レジスタ１１３を参照する。

[時刻ＴＡ１０]
次にセンスモジュール１４１は、ノードＮ４（ＬＢＵＳ）を充電する。すなわちシーケンサ１１１は、信号ＰＣｎを“Ｌ”レベルとする。これによりトランジスタ１４１ａはオン状態とされ、トランジスタ１４１ａによりノードＮ４（ＬＢＵＳ）はＶＤＤまで充電される。

[時刻ＴＡ１１]
センスモジュール１４１は、データをストローブする。すなわちシーケンサ１１１は、信号ＳＴＢを“Ｈ”レベルとし、また信号ＳＬＩを“Ｌ”レベル、信号ＳＴＩを“Ｈ”レベルとする。これにより、トランジスタ１４３ｇ、７１、７７がオン状態となる。トランジスタ１４３ｉがオン状態であれば（つまりＳＥＮ＝“Ｈ”）、ノードＮ４（ＬＢＵＳ）は略ＶＳＳまで放電され、ノードＩＮＶには“Ｌ”レベルが格納される。トランジスタ１４３ｉがオフ状態であれば（つまりＳＥＮ＝“Ｌ”）、ノードＮ４（ＬＢＵＳ）の電位はＶＤＤを維持し、ノードＩＮＶには“Ｈ”レベルが格納される。

＜第１の実施形態に係る作用効果について＞
上述した実施形態によれば、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス回路の動作を制御している。上述したように、半導体柱ＳＰの容量によって、選択されたメモリセルトランジスタがオン状態である場合の、ノードＮ３（ＳＥＮ）の低下の度合いが変化する。そこで、シーケンサ１１１は、容量の小さい半導体柱ＳＰに接続されるビット線において、容量の大きい半導体柱ＳＰに接続されるビット線よりも早くセル電流を止める。これにより、半導体柱ＳＰの容量のばらつきに起因する、センス結果のばらつきを抑制することができる。その結果、半導体柱ＳＰの容量にばらつきがある場合でも、精度良くセンス動作を行うことが可能となる。

（変形例１）
尚、上述した第１の実施形態において、メモリセルアレイ１３０の所定のブロックＢＬＫにおいて、二つのソース線コンタクトＬＩｓｒｃ間に、半導体柱ＳＰ１群（ＳＰ１＿０、ＳＰ１＿１、…）、半導体柱ＳＰ２群（ＳＰ２＿０、ＳＰ２＿１、…）、半導体柱ＳＰ３群（ＳＰ３＿０、ＳＰ３＿１、…）、及び半導体柱ＳＰ４群（ＳＰ４＿０、ＳＰ４＿１、…）の４つの半導体柱ＳＰ群が設けられている構成について説明した。しかしながら、これに限られず、図８に示すように、メモリセルアレイ１３０の所定のブロックＢＬＫにおいて、二つのソース線コンタクトＬＩｓｒｃ間に、半導体柱ＳＰ１群（ＳＰ１＿０、ＳＰ１＿１、…）、半導体柱ＳＰ２群（ＳＰ２＿０、ＳＰ２＿１、…）、半導体柱ＳＰ３群（ＳＰ３＿０、ＳＰ３＿１、…）、半導体柱ＳＰ４群（ＳＰ４＿０、ＳＰ４＿１、…）、半導体柱ＳＰ５群（ＳＰ５＿０、ＳＰ５＿１、…）、半導体柱ＳＰ６群（ＳＰ６＿０、ＳＰ６＿１、…）、半導体柱ＳＰ７群（ＳＰ７＿０、ＳＰ７＿１、…）、及び半導体柱ＳＰ８群（ＳＰ８＿０、ＳＰ８＿１、…）の８つの半導体柱ＳＰ群が設けられている構成であっても良い。

そして、例えば、半導体柱ＳＰ１群及び半導体柱ＳＰ７群を、第１のグループＧＰ１、半導体柱ＳＰ２群及び半導体柱ＳＰ６群を、第２のグループＧＰ２、半導体柱ＳＰ３群〜半導体柱ＳＰ５群を、第３のグループＧＰ３としても良い。

より具体的には、半導体柱ＳＰ１群、及び半導体柱ＳＰ７群を、第１のグループＧＰ１に属する第１の半導体柱群ＳＰＧＰ１と定義する。また、半導体柱ＳＰ１群、及び半導体柱ＳＰ６群を、第２のグループＧＰ２に属する第２の半導体柱群ＳＰＧＰ２と定義する。また、半導体柱ＳＰ３群〜半導体柱ＳＰ５群を、第３のグループＧＰ３に属する第３の半導体柱群ＳＰＧＰ３と定義する。

また、第１の半導体柱群ＳＰＧＰ１に接続されるビット線ＢＬを第１のグループビット線ＢＬＧＰ１等とも呼ぶ。第２のグループに属する半導体柱ＳＰに接続されるビット線ＢＬを第２のグループビット線ＢＬＧＰ２等とも呼ぶ。また、第３のグループに属する半導体柱ＳＰに接続されるビット線ＢＬを第３のグループビット線ＢＬＧＰ３等とも呼ぶ。

複数の半導体柱ＳＰのそれぞれの位置、及び半導体柱ＳＰとソース線コンタクトＬＩ＿ｓｒｃとの位置などに応じて、第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、第３のグループビット線ＢＬＧＰ３との容量は異なることがある。例えば、第３のグループＧＰ３に属する半導体柱ＳＰ２＿３は、半導体柱ＳＰ０＿３、ＳＰ１＿１、ＳＰ１＿２、ＳＰ１＿３、ＳＰ１＿４、ＳＰ２＿２、ＳＰ２＿４、ＳＰ＿３＿１、ＳＰ３＿２、ＳＰ３＿３、ＳＰ３＿４、ＳＰ４＿３の計１２個の半導体柱から影響を受けることがある。また、第２のグループＧＰ２に属する半導体柱ＳＰ１＿３は、半導体柱ＳＰ０＿２、ＳＰ０＿３、ＳＰ０＿４、ＳＰ０＿５、ＳＰ１＿２、ＳＰ１＿４、ＳＰ２＿２、ＳＰ２＿３、ＳＰ＿２＿４、ＳＰ２＿５、ＳＰ３＿３の計１１個の半導体柱から影響を受ける。また、第１のグループＧＰ１に属する半導体柱ＳＰ０＿３は、半導体柱ＳＰ０＿２、ＳＰ１＿１、ＳＰ１＿２、ＳＰ１＿３、ＳＰ１＿４、ＳＰ２＿３の計７個の半導体柱と、ソース線コンタクトＬＩｓｒｃ＿０から影響を受ける。

以下では、簡単のため、第３のグループビット線ＢＬＧＰ３の容量が、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量が、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

そして、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１〜第３のグループビット線ＢＬＧＰ３に応じて、第１の実施形態に示したセンス回路の動作を適用することができる。

＜変形例１に係るセンスモジュールの動作について＞
図９を用いて、本変形例を第１の実施形態のセンスモジュールの動作に適用した場合について説明する。

[時刻ＴＡ０]〜[時刻ＴＡ６]
次にシーケンサ１１１は、時刻ＴＡ０〜時刻ＴＡ６において、第１の実施形態で説明した時刻ＴＡ０〜ＴＡ６の動作と同様の動作を行う。

[時刻ＴＡ７]、[時刻ＴＡ１２]〜[時刻ＴＡ１４]
次にセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、第３のグループビット線ＢＬＧＰ３と、に対してセンス動作を行う。すなわちシーケンサ１１１は、時刻ＴＡ７において、センスモジュール１４１の信号ＸＸＬを“Ｈ”レベルとする。

第１のグループビット線ＢＬＧＰ１〜第３のグループビット線ＢＬＧＰ３の容量は、それぞれ異なっている。第１の実施形態で説明したように、選択されたメモリセルトランジスタがオン状態である場合、第１のグループビット線ＢＬＧＰ１のセンス結果と、第２のグループビット線ＢＬＧＰ２のセンス結果と、第３のグループビット線ＢＬＧＰ３のセンス結果と、の間でばらつきが生じてしまう。

そこで、本実施形態に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に係るノードＮ３（ＳＥＮ）の電位の低下と、第２のグループビット線ＢＬＧＰ２に係るノードＮ３（ＳＥＮ）の電位の低下が、選択されたメモリセルトランジスタがオン状態である場合の第３のグループビット線ＢＬＧＰ３に係るノードＮ３（ＳＥＮ）の電位の低下と同じ程度になるように、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に係る信号ＸＸＬのタイミングを制御する。

シーケンサ１１１は、時刻ＴＡ７から時刻ｄＴ１ａ経過後の時刻ＴＡ１２において、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＸＸＬを、 “Ｌ”レベルとする。

続いて、シーケンサ１１１は、時刻ＴＡ７から時刻ｄＴ１ｂ（ｄＴ１ａ＜ｄＴ１ｂ）後の時刻ＴＡ１３において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＸＸＬを“Ｌ”レベルとする。

更に、シーケンサ１１１は、時刻ＴＡ１４において、第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１の信号ＸＸＬを“Ｌ”レベルとする。

この時刻ｄＴ１ａ，ｄＴ１ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ２の容量とを考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ１ａ、及び時刻ｄＴ１ｂは例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、時刻ｄＴ１ａ、ｄＴ１ｂを参照するために、当該レジスタ１１３を参照する。

[時刻ＴＡ１５]、[時刻ＴＡ１６]
次にシーケンサ１１１は、時刻ＴＡ１５及び時刻ＴＡ１６において、第１の実施形態で説明した時刻ＴＡ１０、ＴＡ１１の動作と同様の動作を行う。

以上のように、シーケンサ１１１は、ビット線ＢＬの容量に応じて、センス動作の終了タイミングを制御することで、ビット線ＢＬの容量に起因するセンス結果のばらつきを抑制することが可能となる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線のセンス動作を終了するタイミングを制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線のセンス動作を終了するタイミングに関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線のセンス動作を終了するタイミングを制御することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、センスモジュールの動作が、第１の実施形態に係るセンスモジュールの動作と異なっている。尚、第２の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。

＜第２の実施形態に係るセンスモジュールの動作について＞
図１０を用いて、データの読み出し動作時における第２の実施形態に係るセンスモジュールの動作について説明する。本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のプリチャージを行うタイミングと、第２のグループビット線ＢＬＧＰ２のプリチャージを行うタイミングと、を変更する。以下に、読み出し時におけるセンスモジュール１４１の動作の詳細について説明する。尚、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＢ０]
シーケンサ１１１は、第１の実施形態で説明した時刻ＴＡ０の動作と同様の動作を行う。

[時刻ＴＢ１]、[時刻ＴＢ２]
センスモジュール１４１は、ビット線ＢＬをプリチャージする。ところで、ビット線の容量によって、プリチャージに必要な時間が変わる。具体的には、第１のグループビット線ＢＬＧＰ１のプリチャージに要する時間は、第２のグループビット線ＢＬＧＰ２のプリチャージに要する時間よりも長い。そこで、本実施形態に係るセンスモジュール１４１は、第２のグループビット線ＢＬＧＰ２に先だって、第１のグループビット線ＢＬＧＰ１をプリチャージする。

時刻ＴＢ１において、シーケンサ１１１は、信号ＢＬＸを“Ｈ”レベルとする。また、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１に係る信号ＢＬＣを“Ｈ”レベルとする。これにより、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１に係るトランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、第１のグループビット線ＢＬＧＰ１が電圧ＶＤＤによりプリチャージされる。電圧ＶＢＬＣはビット線電圧を決定する電圧である。

そして、シーケンサ１１１は、時刻ＴＢ１から時刻ｄＴ２経過後の時刻ＴＢ２において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１に係る信号ＢＬＣを“Ｈ”レベルとする。これにより、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１に係るトランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、第２のグループビット線ＢＬＧＰ２が電圧ＶＤＤによりプリチャージされる。

この時刻ｄＴ２は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量とを考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ２は例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、時刻ｄＴ２を参照するために、レジスタ１１３を参照する。

このように、ビット線の容量を考慮して、プリチャージを行うタイミングを制御することで、第１のグループビット線ＢＬＧＰ１へのプリチャージが完了する時刻と、第２のグループビット線ＢＬＧＰ２へのプリチャージが完了する時刻と、のばらつきを抑制することができる。

[時刻ＴＢ３]〜[時刻ＴＢ７]
シーケンサ１１１は、第１の実施形態で説明した時刻ＴＡ２〜時刻ＴＡ６の際の動作と同様の動作を行う。

[時刻ＴＢ８]
次にセンスモジュール１４１は、ビット線ＢＬに対してセンス動作を行う。すなわちシーケンサ１１１は、センスモジュール１４１の信号ＸＸＬを“Ｈ”レベルとする。これにより、トランジスタ１４３ｄがオン状態となり、ノードＮ３（ＳＥＮ）はビット線ＢＬに電気的に接続される。

[時刻ＴＢ９]
続いて、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＸＸＬを“Ｌ”レベルとする。

[時刻ＴＢ１０]、[時刻ＴＢ１１]
シーケンサ１１１は、第１の実施形態で説明した時刻ＴＡ１０、時刻ＴＡ１１の動作と同様の動作を行う。

＜第２の実施形態に係る作用効果について＞
上述した実施形態によれば、シーケンサは、半導体柱ＳＰの配置等に起因する寄生容量に応じて、ビット線のプリチャージのタイミングを変えている。これにより、半導体柱ＳＰの容量のばらつきに起因する、ビット線毎のプリチャージの完了時刻のばらつきを抑制することができる。

（変形例２）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第２の実施形態のセンスモジュールの動作を適用することが可能である。

図１１を用いて、図８で説明した構成を、第２の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例２に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＢ０]
シーケンサ１１１は、第１の実施形態で説明した時刻ＴＡ０の際の動作と同様の動作を行う。

[時刻ＴＢ１２]、[時刻ＴＢ１３]、[時刻ＴＢ１４]
そしてセンスモジュール１４１は、ビット線ＢＬをプリチャージする。ところで、ビット線の容量によって、プリチャージに必要な時間が変わる。具体的には、第３のグループビット線ＢＬＧＰ３のプリチャージに要する時間は、第２のグループビット線ＢＬＧＰ２のプリチャージに要する時間よりも長い。また、第２のグループビット線ＢＬＧＰ２のプリチャージに要する時間は、第１のグループビット線ＢＬＧＰ１のプリチャージに要する時間よりも長い。そこで、本実施形態に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、第３のグループビット線ＢＬＧＰ３をプリチャージする。そして、本実施形態に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１に先だって、第２のグループビット線ＢＬＧＰ２をプリチャージする。

時刻ＴＢ１２において、シーケンサ１１１は、信号ＢＬＸを“Ｈ”レベルとする。また、シーケンサ１１１は、第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１に係る信号ＢＬＣを“Ｈ”レベルとする。これにより、第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１に係るトランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、第３のグループビット線ＢＬＧＰ３が電圧ＶＤＤによりプリチャージされる。電圧ＶＢＬＣはビット線電圧を決定する電圧であり、ビット線電圧は、電圧ＶＢＬＣによりクランプされた電圧ＶＢＬとなる。

そして、シーケンサ１１１は、時刻ＴＢ１２から時刻ｄＴ２ａ経過後の時刻ＴＢ１３に、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１に係る信号ＢＬＣを“Ｈ”レベルとする。これにより、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１に係るトランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、第２のグループビット線ＢＬＧＰ２が電圧ＶＤＤによりプリチャージされる。

更に、シーケンサ１１１は、時刻ＴＢ１３から時刻ｄＴ２ｂ経過後の時刻ＴＢ１４に、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１に係る信号ＢＬＣを“Ｈ”レベルとする。これにより、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１に係るトランジスタ１４３ｆ、１４３ｅ、１４３ａ、１４２ａの電流経路を介して、第１のグループビット線ＢＬＧＰ１が電圧ＶＤＤによりプリチャージされる。

この時刻ｄＴ２ａ及びｄＴ２ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ２ａ、及び時刻ｄＴ２ｂは例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、時刻ｄＴ２ａ及びｄＴ２ｂを参照するために、レジスタ１１３を参照する。

[時刻ＴＢ１５]〜[時刻ＴＢ２３]
シーケンサ１１１は、第２の実施形態で説明した時刻ＴＢ３〜時刻ＴＢ１１の動作と同様の動作を行う。

このように、ビット線の容量を考慮して、プリチャージを行うことで、第１のグループビット線ＢＬＧＰ１へのプリチャージが完了する時刻と、第２のグループビット線ＢＬＧＰ２へのプリチャージが完了する時刻と、第３のグループビット線ＢＬＧＰ３へのプリチャージが完了する時刻と、のばらつきを抑制することができる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線へのプリチャージを行うタイミングを制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線へのプリチャージを行うタイミングに関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線へのプリチャージを行うタイミングを制御することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態に係る半導体記憶装置は、センス回路が、第１の実施形態に係るセンス回路と異なっている。尚、第３の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。第１及び第２の実施形態では電流をセンスする方式（電流センス方式）を例に挙げて説明した。しかし、上記第１及び第２の実施形態に係るセンス回路１４０は、電圧をセンスする方式（電圧センス方式）のセンスアンプにも適用出来る。電圧センス方式において、センス回路１４０は、読み出しデータに応じてビット線の電位を変動させ、この電位変動をトランジスタ１４３ｉによって検出する。ビット線の電位変動は、ビット線間の容量結合に起因して、隣り合うビット線の電位に影響を与える。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、全ビット線から同時にデータを読み出し可能な電流センス方式と異なり、データは偶数ビット線毎、及び奇数ビット線毎に読み出される。

＜第３の実施形態に係るセンス動作の概要＞
図１２に示すように、電圧センス方式によってセンス動作を行うセンス回路１４０は、あるビット線に対してセンス動作を行う場合、隣り合うビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。このように、電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し（シールドする）、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。

本実施形態では、互いに隣り合う２本のビット線を偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとに分類する。そして、隣り合う偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとが１つのセンスモジュール１４１を共有している。

本実施形態において、偶数ビット線ＢＬｅのデータを読み出す場合には、シーケンサ１１１は、偶数ビット線ＢＬｅ用のトランジスタ１４２ｂをオンし、偶数ビット線ＢＬｅをセンスアンプ１４３に接続する。この時、シーケンサ１１１は、信号ＢＩＡＳｏを“Ｈ”レベルとすることにより、接地用トランジスタ１４５ｂをオンする。これにより、奇数ビット線ＢＬｏは、接地電位BLCRLに接続され、奇数ビット線ＢＬｏは所定の電位（本実施形態では接地電位）になる。

センスモジュール１４１は、奇数ビット線ＢＬｏを接地電位の状態にして、偶数ビット線ＢＬｅをプリチャージする。この場合、奇数ビット線ＢＬｏの電位は所定の電位に保持されたままである。そのため、偶数ビット線ＢＬｅは、奇数ビット線ＢＬｏの電位の変動に起因する影響を受けることなく、適切にプリチャージが行われる。

一方、奇数ビット線のデータを読み出す場合には、シーケンサ１１１は、奇数ビット線ＢＬｏ用のトランジスタ１４２ｃをオンし、奇数ビット線ＢＬｏをセンスアンプ１４３に接続する。この時、シーケンサ１１１は、信号ＢＩＡＳｅを“Ｈ”レベルとすることにより、接地用トランジスタ１４５ａをオンする。これにより、偶数ビット線ＢＬｅは、接地電位BLCRLに接続され、偶数ビット線ＢＬｅは所定の電位（本実施形態では接地電位）になる。

センスモジュール１４１は、偶数ビット線ＢＬｅを接地電位の状態にして、奇数ビット線ＢＬｏをプリチャージする。この場合、上述したように、奇数ビット線ＢＬｏは、適切にプリチャージが行われる。

このように、読出し動作時に、非選択ビット線を接地状態にすることにより、非選択ビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。

＜第３の実施形態に係るセンスモジュールについて＞
次に、図１３を用いて、センスモジュール１４１の構成について説明する。図１３に示すように、第３の実施形態に係るセンスモジュール１４１は、第１の実施形態に係るセンスモジュール１４１と同様に、フックアップ部１４２、センスアンプ１４３、データラッチ１４４、及びｐＭＯＳトランジスタ１４１ａを備えている。

フックアップ部１４２は、ｎＭＯＳトランジスタ１４２ｂ、１４２ｃを備えている。トランジスタ１４２ｂは、ゲートに信号ＢＬＳｅが与えられ、ソースが偶数ビット線ＢＬｅに接続されている。トランジスタ１４２ｃは、ゲートに信号ＢＬＳｏが与えられ、ソースが奇数ビット線ＢＬｏに接続されている。トランジスタ１４２ｂは、センスモジュール１４１と偶数ビット線ＢＬｅとの間の接続を制御するためのものである。トランジスタ１４２ｃは、センスモジュール１４１と奇数ビット線ＢＬｏとの間の接続を制御するためのものである。

尚、センスアンプ１４３、データラッチ１４４、ｐＭＯＳトランジスタ１４１ａの構成は、第１の実施形態に係るセンスアンプ１４３、データラッチ１４４、ｐＭＯＳトランジスタ１４１ａの構成と同様である。

＜第３の実施形態に係るセンスモジュールの動作について＞
次に、図１４を用いて、データの読み出し動作時における第３の実施形態に係るセンスモジュールの動作について説明する。尚、本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のセンス動作を行うタイミングと、第２のグループビット線ＢＬＧＰ２のセンス動作を行うタイミングと、をずらす。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＣ０]
図１４に示すようにシーケンサ１１１は、偶数ビット線ＢＬｅについての信号ＢＬＣｅ及び奇数ビット線ＢＬｏについての信号ＢＬＣｏを“Ｈ”レベル（電圧ＶＢＬＣ）とする。シーケンサ１１１は同時に、信号ＢＬＸ及びＨＬＬを“Ｈ”レベルとする。更にシーケンサ１１１は、選択ストリングのドレイン側選択ゲート線ＳＧＤを“Ｈ”レベル（ＶＳＧ）とする。更にシーケンサ１１１は、偶数ビット線ＢＬｅにつきノードＩＮＶを“Ｌ”レベルとし、トランジスタ１４５ａの信号ＢＩＡＳｅを“Ｌ”レベルとする。また、シーケンサ１１１は、奇数ビット線ＢＬｏにつきノードＩＮＶを“Ｈ”レベルとし、トランジスタ１４５ｂの信号ＢＩＡＳｏを“Ｈ”レベルとする。

この結果、偶数ビット線ＢＬｅが電圧（ＶＢＬＣ−Ｖt）にプリチャージされ、奇数ビット線ＢＬｏはＶＳＳに接続される。Ｖtは、トランジスタ６１の閾値電圧である。また、ノードＳＥＮがＶＤＤに充電される。なお、非選択の選択ゲート線ＳＧＤにはＶＢＢが与えられる。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＣ１]
次にシーケンサ１１１は、信号ＢＬＣＥとＢＬＸを“Ｌ”レベルとする。これにより、偶数ビット線ＢＬｅのプリチャージが終了し、偶数ビット線ＢＬｅは電圧（ＶＢＬＣ−Ｖt）でフローティングの状態となる。

[時刻ＴＣ２]
次にシーケンサ１１１は、選択ストリングのソース側選択ゲート線ＳＧＳを“Ｈ”レベル（ＶＳＧ）とする。これにより、選択ストリング内においてセル電流（オン電流）が流れれば、偶数ビット線ＢＬｅは放電される。非選択ストリングのソース側選択ゲート線ＳＧＳにはＶＢＢが与えられる。奇数ビット線ＢＬｏは、ＶＳＳを維持する。

[時刻ＴＣ３]
そしてシーケンサ１１１は、信号ＢＬＣｏの電位をＶＢＬＣからＶＳＥＮＳＥに低下させ、信号ＸＸＬを“Ｈ”レベル（ＶＸＸＬ）とする。

[時刻ＴＣ４]
さらにシーケンサ１１１は、信号ＨＬＬを“Ｌ”レベルとする。

[時刻ＴＣ５]
その後、シーケンサ１１１は、信号ＳＴＢ及びＢＬＱを“Ｈ”レベル（ＶＨ）とする。この結果、ノードＮ３（ＳＥＮ）の電位が（ＶＬＳＡ＋Ｖthn）まで放電される。

[時刻ＴＣ６]
そしてシーケンサ１１１は、ノードＮ３（ＳＥＮ）のディスチャージを終了するために、信号ＢＬＱを“Ｌ”レベルとする。

[時刻ＴＣ７]
そしてシーケンサ１１１は、信号ＳＴＢを“Ｌ”レベルとする。

[時刻ＴＣ８]、［時刻ＴＣ９］
第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい。そのため、第１のグループビット線ＢＬＧＰ１のセンス動作に要する時間は、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間よりも長い。

本実施形態に係るシーケンサ１１１は、第２のグループビット線ＢＬＧＰ２に先だって、第１のグループビット線ＢＬＧＰ１についてのセンス動作を開始する。具体的には、本実施形態に係るシーケンサ１１１は、時刻ＴＣ８において、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＢＬＣＥを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。選択メモリセルがオン状態となって偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１がディスチャージされていれば、ノードＮ３（ＳＥＮ）の電位も低下する。他方、選択メモリセルがオフ状態であれば、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１はプリチャージ電位をほぼ維持するので、ノードＮ３（ＳＥＮ）の電位もほぼ不変である。

続いて、本実施形態に係るシーケンサ１１１は、時刻ＴＣ８から、時刻ｄＴ３経過後の時刻ＴＣ９において、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣＥを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第２のグループビット線ＢＬＧＰ２についてのセンス動作を開始する。

この時刻ｄＴ３は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ６ａ、及び時刻ｄＴ６ｂは例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、時刻ｄＴ３を参照するために、レジスタ１１３を参照する。

[時刻ＴＣ１０]
シーケンサ１１１は、信号ＸＸＬを“Ｌ”レベルとすることで、センス動作を終了する。

[時刻ＴＣ１１]
シーケンサ１１１は、信号ＢＬＣＥを“Ｌ”レベルとする。

[時刻ＴＣ１２]
その後、シーケンサ１１１は、信号ＰＣｎを“Ｌ”レベルとすることで、ノードＮ４（ＬＢＵＳ）を充電する。

[時刻ＴＣ１３]
シーケンサ１１１は、信号ＳＴＢを“Ｈ”レベルとすることで、データをストローブする。

以上のようにして、偶数ビット線からデータを読み出すことが出来る。奇数ビット線からデータを読み出す際も同様である。

＜第３の実施形態に係る作用効果について＞
上述した実施形態によれば、シーケンサは、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス動作のタイミングを変えている。これにより、半導体柱ＳＰの容量のばらつきに起因する、ビット線毎のプリチャージの完了時刻のばらつきを抑制することができる。その結果、半導体柱ＳＰの容量にばらつきがある場合でも、精度良くセンス動作を行うことが可能となる。

（変形例３）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第３の実施形態のセンスモジュールの動作を適用することが可能である。

図１５を用いて、図８で説明した構成を、第３の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例３に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＣ０]〜[時刻ＴＣ７]
シーケンサ１１１は、第３の実施形態で説明した時刻ＴＣ０〜時刻ＴＣ７の動作と同様の動作を行う。

[時刻ＴＣ１４]〜[時刻ＴＣ１６]
第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい。そのため、第３のグループビット線ＢＬＧＰ３のセンス動作に要する時間は、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間よりも長い。また、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間は、第１のグループビット線ＢＬＧＰ１のセンス動作に要する時間よりも長い。

そこで、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、第３のグループビット線ＢＬＧＰ３についてのセンス動作を開始する。更に、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に先だって、第２のグループビット線ＢＬＧＰ２についてのセンス動作を開始する。

そのため、本実施形態に係るシーケンサ１１１は、時刻ＴＣ１４において、偶数ビット線ＢＬｅ且つ第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１の信号ＢＬＣＥを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。

続いて、本実施形態に係るシーケンサ１１１は、時刻ＴＣ１４から、時刻ｄＴ３ａ経過後の時刻ＴＣ１５において、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣＥを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第２のグループビット線ＢＬＧＰ２についてのセンス動作を開始する。

また、本実施形態に係るシーケンサ１１１は、時刻ＴＣ１５から、時刻ｄＴ３ｂ経過後の時刻ＴＣ１６において、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＢＬＣＥを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第１のグループビット線ＢＬＧＰ１についてのセンス動作を開始する。

この時刻ｄＴ３ａ、及び時刻ｄＴ３ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と，第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ３ａ、及び時刻ｄＴ３ｂは例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ３ａ、及び時刻ｄＴ３ｂを参照するために、レジスタ１１３を参照する。

[時刻ＴＣ１７]〜[時刻ＴＣ２０]
シーケンサ１１１は、第３の実施形態で説明した時刻ＴＣ１０〜時刻ＴＣ１３の動作と同様の動作を行う。

このように、ビット線の容量を考慮して、センス動作を行うことで、第１のグループビット線ＢＬＧＰ１のセンス動作に要する時間と、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間と、第３のグループビット線ＢＬＧＰ３のセンス動作に要する時間と、のばらつきを抑制することができる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線のセンス動作を行うタイミングを制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線へのセンス動作を行うタイミングに関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線のセンス動作を行うタイミングを制御することができる。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態に係る半導体記憶装置は、センスモジュールの動作が、第３の実施形態に係るセンスモジュールの動作と異なっている。尚、第４の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第３の実施形態に係る記憶装置と同様である。従って、上述した第３の実施形態で説明した事項及び上述した第３の実施形態から容易に類推可能な事項についての説明は省略する。

＜第４の実施形態に係るセンスモジュールの動作について＞
図１６を用いて、データの読み出し動作時における第４の実施形態に係るセンスモジュールの動作について説明する。尚、本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のプリチャージを行うタイミングと、第２のグループビット線ＢＬＧＰ２のプリチャージを行うタイミングと、をずらす。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＤ０]、[時刻ＴＤ１]
第２の実施形態の図１０の時刻ＴＢ１、時刻ＴＢ２で説明したように、ビット線の容量によって、プリチャージに必要な時間が変わる。第２の実施形態の図１０の時刻ＴＢ１、時刻ＴＢ２の動作と同様に、本実施形態に係るセンスモジュール１４１は、第２のグループビット線ＢＬＧＰ２に先だって、第１のグループビット線ＢＬＧＰ１をプリチャージする。

より具体的には、図１６に示すようにシーケンサ１１１は、時刻ＴＤ０において、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣｅを“Ｈ”レベル（電圧ＶＢＬＣ）とする。

その他の信号に関して、シーケンサ１１１は、第３の実施形態で説明した時刻ＴＣ０の動作と同様の動作を行う。

この結果、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１が電圧（ＶＢＬＣ−Ｖt）にプリチャージされ、奇数ビット線ＢＬｏはＶＳＳに接続される。

図１６に示すようにシーケンサ１１１は、時刻ＴＤ０から時刻ｄＴ４経過後の時刻ＴＤ１において、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣｅを“Ｈ”レベル（電圧ＶＢＬＣ）とする。

この時刻ｄＴ４は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ４は例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ４を参照するために、レジスタ１１３を参照する。

[時刻ＴＤ２]〜[時刻ＴＤ８]
シーケンサ１１１は、第３の実施形態で説明した時刻ＴＣ１〜時刻ＴＣ７の動作と同様の動作を行う。

[時刻ＴＤ９]
本実施形態に係るシーケンサ１１１は、偶数ビット線ＢＬｅに接続されるセンスモジュール１４１の信号ＢＬＣｅを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、偶数ビット線ＢＬｅについてのセンス動作を開始する。

[時刻ＴＤ１０]〜[時刻ＴＤ１３]
シーケンサ１１１は、第３の実施形態で説明した時刻ＴＣ１０〜時刻ＴＣ１３の動作と同様の動作を行う。

＜第４の実施形態に係る作用効果について＞
上述した実施形態によれば、シーケンサは、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス動作時のプリチャージのタイミングを変えている。これにより、第２の実施形態の作用効果と同様の効果を得ることができる。

（変形例４）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第４の実施形態のセンスモジュールの動作を適用することが可能である。

図１７を用いて、図８で説明した構成を、第４の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例４に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＤ０]、 [時刻ＴＤ１４]、 [時刻ＴＤ１５]
第２の実施形態の変形例２で説明したように、ビット線の容量によって、プリチャージに必要な時間が変わる。そこで、本変形例に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、第３のグループビット線ＢＬＧＰ３をプリチャージする。また、本変形例に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１に先だって、第２のグループビット線ＢＬＧＰ２をプリチャージする。

より具体的には、図１７に示すようにシーケンサ１１１は、時刻ＴＤ０において、偶数ビット線ＢＬｅ且つ第３のグループビット線ＢＬＧＰ３についての信号ＢＬＣｅを“Ｈ”レベル（電圧ＶＢＬＣ）とする。

この結果、偶数ビット線ＢＬｅ且つ第３のグループビット線ＢＬＧＰ３が電圧（ＶＢＬＣ−Ｖt）にプリチャージされ、奇数ビット線ＢＬｏはＶＳＳに接続される。

図１７に示すようにシーケンサ１１１は、時刻ＴＤ０から時刻ｄＴ４ａ経過後の時刻ＴＤ１４において、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣｅを“Ｈ”レベル（電圧ＶＢＬＣ）とする。

図１７に示すようにシーケンサ１１１は、時刻ＴＤ１４から時刻ｄＴ４ｂ経過後の時刻ＴＤ１５において、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣｅを“Ｈ”レベル（電圧ＶＢＬＣ）とする。

この時刻ｄＴ４ａ、及び時刻ｄＴ４ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量とを考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ４ａ、及び時刻ｄＴ４ｂは例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ４ａ、時刻ｄＴ４ｂを参照するために、レジスタ１１３を参照する。

[時刻ＴＤ１６]〜[時刻ＴＤ２７]
シーケンサ１１１は、第４の実施形態で説明した時刻ＴＣ２〜時刻ＴＣ１３の動作と同様の動作を行う。

このように、ビット線の容量を考慮して、ビット線へのプリチャージを行うことで、第１のグループビット線ＢＬＧＰ１のプリチャージの完了する時刻と、第２のグループビット線ＢＬＧＰ２のプリチャージの完了する時刻と、第３のグループビット線ＢＬＧＰ３のプリチャージの完了する時刻と、のばらつきを抑制することができる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線のプリチャージを行うタイミングを制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線へのプリチャージを行うタイミングに関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線のプリチャージを行うタイミングを制御することができる。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態に係る半導体記憶装置は、センスモジュールの動作が、第４の実施形態に係るセンスモジュールの動作と異なっている。尚、第５の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第４の実施形態に係る記憶装置と同様である。従って、上述した第４の実施形態で説明した事項及び上述した第４の実施形態から容易に類推可能な事項についての説明は省略する。

＜第５の実施形態に係るセンスモジュールの動作について＞
図１８を用いて、データの読み出し動作時における第５の実施形態に係るセンスモジュールの動作について説明する。尚、本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のプリチャージを行う際の電圧と、第２のグループビット線ＢＬＧＰ２のプリチャージを行う際の電圧と、をずらす。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＥ０]
第５の実施形態に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１と第２のグループビット線ＢＬＧＰ２の容量の差を考慮し、信号ＢＬＣの電圧を制御する。具体的には、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２よりも、第１のグループビット線ＢＬＧＰ１に電圧ｄＶ１だけ大きな電圧が印加されるように制御する。

図１６に示すようにシーケンサ１１１は、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ２）とする。また、シーケンサ１１１は、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ１）（ＶＢＬＣ（ＢＬＧＰ２）＋ｄＶ１）とする。

この結果、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１が電圧（ＶＢＬＣ（ＢＬＧＰ１）−Ｖt）にプリチャージされる。また、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２が電圧（ＶＢＬＣ（ＢＬＧＰ２）−Ｖt）にプリチャージされる。そして、奇数ビット線ＢＬｏはＶＳＳに接続される。

尚、電圧ｄＶ１は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、電圧ｄＶ１は例えばレジスタ１１３に読み出される。シーケンサ１１１は、電圧ｄＶ１を参照するために、レジスタ１１３を参照する。

[時刻ＴＥ１]〜[時刻ＴＥ１２]
シーケンサ１１１は、第４の実施形態で説明した時刻ＴＤ２〜時刻ＴＤ１３の動作と同様の動作を行う。

＜第５の実施形態に係る作用効果について＞
上述した実施形態によれば、シーケンサは、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス動作時のクランプトランジスタのゲートに入力する電圧を変えている。これにより、容量の大きい半導体柱ＳＰに接続されるビット線に、適切な電圧を印加することができる。これにより、半導体柱ＳＰの容量のばらつきに起因する、センス結果のばらつきを抑制することができる。その結果、半導体柱ＳＰの容量にばらつきがある場合でも、精度良くデータの読み出し時の動作を行うことが可能となる。

（変形例５）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第５の実施形態のセンスモジュールの動作を適用することが可能である。

図１９を用いて、図８で説明した構成を、第５の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例５に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＥ０]
本変形例に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１と第２のグループビット線ＢＬＧＰ２と第３のグループビット線ＢＬＧＰ３との容量の差を考慮し、信号ＢＬＣの電圧を制御する。具体的には、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１よりも、第２のグループビット線ＢＬＧＰ２に電圧ｄＶ１ａだけ大きな電圧が印加されるように制御する。また、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２よりも、第３のグループビット線ＢＬＧＰ３に電圧ｄＶ１ｂだけ大きな電圧が印加されるように制御する。

図１９に示すようにシーケンサ１１１は、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ１）とする。また、シーケンサ１１１は、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ２）（ＶＢＬＣ（ＢＬＧＰ１）＋ｄＶ１ａ）とする。また、シーケンサ１１１は、偶数ビット線ＢＬｅ且つ第３のグループビット線ＢＬＧＰ３についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ３）（ＶＢＬＣ（ＢＬＧＰ２）＋ｄＶ１ｂ）とする。

この結果、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１が電圧（ＶＢＬＣ（ＢＬＧＰ１）−Ｖt）にプリチャージされる。また、偶数ビット線ＢＬｅ且つ第２のグループビット線ＢＬＧＰ２が電圧（ＶＢＬＣ（ＢＬＧＰ２）−Ｖt）にプリチャージされる。また、偶数ビット線ＢＬｅ且つ第３のグループビット線ＢＬＧＰ３が電圧（ＶＢＬＣ（ＢＬＧＰ３）−Ｖt）にプリチャージされる。そして、奇数ビット線ＢＬｏはＶＳＳに接続される。

尚、電圧ｄＶ１ａ、電圧ｄＶ１ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、電圧ｄＶ１ａ、及び電圧ｄＶ１ｂは例えばレジスタ１１３に読み出される。シーケンサ１１１は、電圧ｄＶ１ａ、電圧ｄＶ１ｂを参照するために、レジスタ１１３を参照する。

このように、ビット線の容量を考慮して、ビット線へのプリチャージを行うことで、精度良く第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、第３のグループビット線ＢＬＧＰ３のと、のプリチャージを行うことができる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線のプリチャージを行う電圧を制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線へのプリチャージを行う電圧に関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線のプリチャージを行う電圧を制御することができる。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態に係る半導体記憶装置は、センス回路が、第３の実施形態に係るセンス回路と異なっている。尚、第６の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第３の実施形態に係る記憶装置と同様である。従って、上述した第３の実施形態で説明した事項及び上述した第３の実施形態から容易に類推可能な事項についての説明は省略する。

＜第６の実施形態に係るセンスモジュール＞
図２０を用いて、本実施形態に係るセンスモジュール１４１の説明をする。本実施形態に係るセンスモジュール１４１は、フックアップ部１４２、センスアンプ／データラッチ１４６を備える。尚、本実施形態のセンスアンプ／データラッチ１４６は、図１２に示すセンスアンプ１４３及びデータラッチ１４４に対応する。

図２０に示すように、センスモジュール１４１は、３つのダイナミックデータキャッシュ（Dynamic Data Cache）１４６−１〜１４６−３、テンポラリデータキャッシュ（Temporary Data Cache）１４６−４、第１のデータキャッシュ（1^st Data Cache）１４６−５、及び第２のデータキャッシュ（2^nd Data Cache）１４６−６、を有している。なお、ダイナミックデータキャッシュ１４６−１〜１４６−３及びテンポラリデータキャッシュ１４６−４は、必要に応じて設けるようにすればよい。また、ダイナミックデータキャッシュ１４６−１〜１４６−３は、プログラム時において、ビット線にＶＤＤ（高電位）とＶＳＳ（低電位）の中間電位（ＶＱＰＷ）を書き込むためのデータを保持するキャッシュとしても用いることができる。

第１のデータキャッシュ１４６−５は、クロックドインバータ１４６−５ａ及び１４６−５ｃ並びにｎＭＯＳトランジスタ１４６−５ｂを有している。第２のデータキャッシュ１４６−６は、クロックドインバータ１４６−６ａ及び１４６−６ｂ並びにｎＭＯＳトランジスタ１４６−６ｂ及び１４６−６ｄを有している。第１のダイナミックデータキャッシュ１４６−１は、ｎＭＯＳトランジスタ１４６−１ａ及び１４６−１ｂを有している。第２のダイナミックデータキャッシュ１４６−２は、ｎＭＯＳトランジスタ１４６−２ａ及び１４６−２ｂを有している。第３のダイナミックデータキャッシュ１４６−３は、ｎＭＯＳトランジスタ１４６−３ａ及び１４６−３ｂを有している。また、テンポラリデータキャッシュ１４６−４は、容量１４６−４ａを有している。なお、第１のダイナミックデータキャッシュ１４６−１、第２のダイナミックデータキャッシュ１４６−２、第３のダイナミックデータキャッシュ１４６−３、テンポラリデータキャッシュ１４６−４、第１のデータキャッシュ１４６−５、及び第２のデータキャッシュ１４６−６の回路構成は、図２０に示すものに限定されるわけではなく、他の回路構成を採用することもできる。

そしてセンスアンプ／データラッチ１４６は、フックアップ部１４２によって、対応する偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏにそれぞれ接続される。トランジスタ１４２ｂ及び１４２ｃのゲートには、それぞれ信号ＢＬＳｅ及びＢＬＳｏが入力される。また偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏには、ｎＭＯＳトランジスタ１４５ａ及び１４５ｂのソースが接続される。トランジスタ１４５ａ及び１４５ｂは、それぞれゲートに信号ＢＩＡＳｅ及びＢＩＡＳｏが入力され、ドレインに信号ＢＬＣＲＬが入力される。

＜第６の実施形態に係るセンスモジュールの動作＞
次に、図２１を用いて、データの読み出し動作時における第６の実施形態に係るセンスモジュールの動作について説明する。尚、本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のセンス動作を行うタイミングと、第２のグループビット線ＢＬＧＰ２のセンス動作を行うタイミングと、をずらす。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＦ０]
図示するように、まず選択ブロックの選択ストリングユニットの選択ゲート線（ＳＧＤ）が“Ｈ”レベルとされる。また、センスモジュール１４１では、プリチャージ電源電位ＶＰＲＥがＶＤＤとされる。非選択選択ゲート線ＳＧＤには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。

[時刻ＴＦ１]
センスモジュール１４１は、読み出し対象のビット線（本例では偶数ビット線ＢＬｅ）を、予めプリチャージする。具体的には、シーケンサ１１１は、信号ＢＬＰＲＥを“Ｈ”レベルとしてトランジスタ１４６ｂをオンすることによって、テンポラリデータキャッシュ１４６−４を電圧ＶＤＤでプリチャージする。

[時刻ＴＦ２]
シーケンサ１１１は、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定を行う。本例では偶数ビット線ＢＬｅが選択されるため、シーケンサ１１１は、偶数ビット線選択信号ＢＬＳｅを“Ｈ”レベルとする。また、シーケンサ１１１は、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝ＶＳＳ）に固定するため、信号ＢＩＡＳｏを“Ｈ”とする。

また、信号ＢＬＣには、ビット線プリチャージ用のクランプ電圧ＶＢＬＣが印加され、これにより偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

以上により、偶数ビット線ＢＬｅが０．７Ｖに充電され、奇数ビット線ＢＬｏがＶＳＳに固定される。

[時刻ＴＦ３]
次に、シーケンサ１１１は、信号ＢＬＣを０Ｖとし、ビット線ＢＬｅが電気的にフローティングの状態とされる。

[時刻ＴＦ４]
次にシーケンサ１１１は、選択されたストリングユニットのソース側の選択ゲート線ＳＧＳにＶsgが印加される。その他の非選択選択ゲート線ＳＧＳには、０Ｖまたは非選択電圧ＶＢＢ（例えば負電圧）が印加される。これにより、ベリファイレベルよりメモリセルのしきい値が高ければビット線の放電はなく、低ければ読み出し電流が流れてビット線が放電される。

[時刻ＴＦ５]、[時刻ＴＦ６]
次に、シーケンサ１１１は、時刻ＴＦ５から時刻ＴＦ６にかけて、信号ＶＰＲＥを、ＶＤＤとし、信号ＢＬＰＲＥをＶsgとする。これにより、テンポラリデータキャッシュ１４６−４がＶＤＤにプリチャージされる。

[時刻ＴＦ７]、[時刻ＴＦ８]
第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい。そのため、第１のグループビット線ＢＬＧＰ１のセンス動作に要する時間は、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間よりも長い。

そこで、本実施形態に係るシーケンサ１１１は、第２のグループビット線ＢＬＧＰ２に先だって、時刻ＴＦ７において、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２に先だって、第１のグループビット線ＢＬＧＰ１についてのセンス動作を開始する。選択メモリセルがオン状態となって偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１がディスチャージされていれば、ノードＳＥＮの電位も低下する。他方、選択メモリセルがオフ状態であれば、偶数ビット線ＢＬｅ且つ第１のグループビット線ＢＬＧＰ１はプリチャージ電位をほぼ維持するので、ノードＳＥＮの電位もほぼ不変である。

続いて、本実施形態に係るシーケンサ１１１は、時刻ＴＦ７から、時刻ｄＴ５経過後の時刻ＴＦ８において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第２のグループビット線ＢＬＧＰ２についてのセンス動作を開始する。

この時刻ｄＴ５は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ５は例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ５を参照するために、レジスタ１１３を参照する。

[時刻ＴＦ９]
次に、センスされたデータが第２のデータキャッシュ１４６−６に取り込まれる。具体的には、シーケンサ１１１は、信号ＳＥＮ２及びＬＡＴ２を“Ｌ”状態とし、信号ＥＱ２をＶＤＤとすることでノードＳＥＮ１とノードＮ２とが同電位となる。この後、シーケンサ１１１は、信号ＢＬＣ２を“ＶＤＤ＋Ｖth”とし、テンポラリデータキャッシュ１４６−４のデータが第２のデータキャッシュ１４６−６に転送される。この結果、ノードＳＥＮが“Ｈ”の場合、第２のデータキャッシュ１４６−６のデータは“１”となる。また、ノードＳＥＮが“Ｌ（例えば０．４Ｖ）の場合、第２のデータキャッシュ１４６−６のデータは”０“となる。以上のようにして、偶数ビット線ＢＬｅからデータが読み出される。

[時刻ＴＦ１０]
その後、シーケンサ１１１は、各ノード及び信号をリセットする。

奇数ビット線ＢＬｏの読み出しも同様にして行われる。この場合には、シーケンサ１１１は、信号ＢＬＳｏを“Ｈ”とし、信号ＢＬＳｅを“Ｌ”とする。また、シーケンサ１１１は、信号ＢＩＡＳｅを“Ｈ”とし、信号ＢＩＡＳｏを“Ｌ”とする。

＜第６の実施形態に係る作用効果について＞
上述した実施形態によれば、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス回路の動作を制御している。これにより、第１の実施形態と同様の効果を得ることが可能となる。

（変形例６）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第６の実施形態のセンスモジュールの動作を適用することが可能である。

図２２を用いて、図８で説明した構成を、第６の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例６に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＦ０]〜[時刻ＴＦ６]
シーケンサ１１１は、第６の実施形態の時刻ＴＦ０〜ＴＦ６の動作と同様の動作を行う。

[時刻ＴＦ１１]、[時刻ＴＦ１２] 、[時刻ＴＦ１３]
第３のグループビット線ＢＬＧＰ３のセンス動作に要する時間は、第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間よりも長い。第２のグループビット線ＢＬＧＰ２のセンス動作に要する時間は、第１のグループビット線ＢＬＧＰ１のセンス動作に要する時間よりも長い。

そこで、本実施形態に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、時刻ＴＦ１１において、第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、第３のグループビット線ＢＬＧＰ３についてのセンス動作を開始する。

続いて、本実施形態に係るシーケンサ１１１は、時刻ＴＦ１１から、時刻ｄＴ５ａ経過後の時刻ＴＦ１２において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第２のグループビット線ＢＬＧＰ２についてのセンス動作を開始する。

また、本実施形態に係るシーケンサ１１１は、時刻ＴＦ１２から、時刻ｄＴ５ｂ経過後の時刻ＴＦ１３において、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、第１のグループビット線ＢＬＧＰ１についてのセンス動作を開始する。

この時刻ｄＴ５ａ、ｄＴ５ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ５ａ、及び時刻ｄＴ５ｂは例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ５ａ、ｄＴ５ｂを参照するために、レジスタ１１３を参照する。

[時刻ＴＦ１４]、[時刻ＴＦ１５]
シーケンサ１１１は、第６の実施形態で説明した時刻ＴＦ９及び時刻ＴＦ１０の動作と同様の動作を行う。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、センスモジュールの動作が、第６の実施形態に係るセンスモジュールの動作と異なっている。尚、第７の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第６の実施形態に係る記憶装置と同様である。従って、上述した第６の実施形態で説明した事項及び上述した第６の実施形態から容易に類推可能な事項についての説明は省略する。

＜第７の実施形態に係るセンスモジュールの動作＞
次に、図２３を用いて、データの読み出し動作時における第７の実施形態に係るセンスモジュールの動作について説明する。尚、本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のプリチャージを行うタイミングと、第２のグループビット線ＢＬＧＰ２のプリチャージを行うタイミングと、をずらす。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＧ０]、[時刻ＴＧ１]
シーケンサ１１１は、第６の実施形態で説明した時刻ＴＦ０、及び時刻ＴＦ１の動作と同様の動作を行う。

[時刻ＴＧ２]、[時刻ＴＧ３]
ビット線の容量によって、プリチャージに必要な時間が変わる。そこで、本実施形態に係るセンスモジュール１４１は、第２のグループビット線ＢＬＧＰ２に先だって、第１のグループビット線ＢＬＧＰ１をプリチャージする。

具体的には、センスモジュール１４１は、時刻ＴＧ２において、読み出し対象の第１のグループビット線ＢＬＧＰ１（本例では偶数ビット線ＢＬｅ）を、予めプリチャージする。シーケンサ１１１は、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定を行う。本例では偶数ビット線ＢＬｅが選択されるため、シーケンサ１１１は、偶数ビット線選択信号ＢＬＳｅを“Ｈ”レベルとする。また、シーケンサ１１１は、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝ＶＳＳ）に固定するため、信号ＢＩＡＳｏを“Ｈ”とする。

また、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１に接続されるセンスモジュール１４１の信号ＢＬＣを、ビット線プリチャージ用のクランプ電圧ＶＢＬＣに設定する。これにより第１のグループビット線ＢＬＧＰ１且つ偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

以上により、第１のグループビット線ＢＬＧＰ１且つ偶数ビット線ＢＬｅが充電され、奇数ビット線ＢＬｏがＶＳＳに固定される。

そして、シーケンサ１１１は、時刻ＴＧ２から時刻ｄＴ６経過後の時刻ＴＧ３において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣを、ビット線プリチャージ用のクランプ電圧ＶＢＬＣに設定する。これにより第２のグループビット線ＢＬＧＰ２且つ偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

以上により、第２のグループビット線ＢＬＧＰ２且つ偶数ビット線ＢＬｅが充電される。

この時刻ｄＴ６は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量とを考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ６は例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ６を参照するために、レジスタ１１３を参照する。

このように、ビット線の容量を考慮して、プリチャージを行うことで、第１のグループビット線ＢＬＧＰ１へのプリチャージが完了する時刻と、第２のグループビット線ＢＬＧＰ２へのプリチャージが完了する時刻と、のばらつきを抑制することができる。

[時刻ＴＧ４]〜[時刻ＴＧ７]
シーケンサ１１１は、第６の実施形態で説明した時刻ＴＦ３〜時刻ＴＦ６の動作と同様の動作を行う。

[時刻ＴＧ８]
本実施形態に係るシーケンサ１１１は、センスモジュール１４１の信号ＢＬＣを、“Ｈ”レベル（ＶＳＥＮＳＥ）とする。これにより、シーケンサ１１１は、偶数ビット線ＢＬｅについてのセンス動作を開始する。

[時刻ＴＧ９]、[時刻ＴＧ１０]
シーケンサ１１１は、第６の実施形態で説明した時刻ＴＦ９、時刻ＴＦ１０の動作と同様の動作を行う。

＜第７の実施形態に係る作用効果について＞
上述した実施形態によれば、第２の実施形態と同様に、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センスモジュールの動作を制御している。これにより、第２の実施形態と同様の効果を得ることが可能となる。

（変形例７）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第７の実施形態に係るセンスモジュールの動作を適用することが可能である。

図２４を用いて、図８で説明した構成を、第７の実施形態のセンスモジュールの動作に適用する場合について説明する。

＜変形例７に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＧ１１]、[時刻ＴＧ１２]、[時刻ＴＧ１３]
ビット線の容量によって、プリチャージに必要な時間が変わる。そこで、本変形例に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１及び第２のグループビット線ＢＬＧＰ２に先だって、第３のグループビット線ＢＬＧＰ３をプリチャージする。また、本変形例に係るセンスモジュール１４１は、第１のグループビット線ＢＬＧＰ１に先だって、第２のグループビット線ＢＬＧＰ２をプリチャージする。

具体的には、センスモジュール１４１は、時刻ＴＧ１１において、読み出し対象の第３のグループビット線ＢＬＧＰ３（本例では偶数ビット線ＢＬｅ）を、予めプリチャージする。シーケンサ１１１は、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定を行う。本例では偶数ビット線ＢＬｅが選択されるため、シーケンサ１１１は、偶数ビット線選択信号ＢＬＳｅを“Ｈ”レベルとする。また、シーケンサ１１１は、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝ＶＳＳ）に固定するため、信号ＢＩＡＳｏを“Ｈ”とする。

また、シーケンサ１１１は、第３のグループビット線ＢＬＧＰ３に接続されるセンスモジュール１４１の信号ＢＬＣを、ビット線プリチャージ用のクランプ電圧ＶＢＬＣに設定する。これにより第３のグループビット線ＢＬＧＰ３且つ偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

以上により、第３のグループビット線ＢＬＧＰ３且つ偶数ビット線ＢＬｅが充電され、奇数ビット線ＢＬｏがＶＳＳに固定される。

そして、シーケンサ１１１は、時刻ＴＧ１１から時刻ｄＴ６ａ経過後の時刻ＴＧ１２において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣを、ビット線プリチャージ用のクランプ電圧ＶＢＬＣに設定する。これにより第２のグループビット線ＢＬＧＰ２且つ偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。以上により、第２のグループビット線ＢＬＧＰ２且つ偶数ビット線ＢＬｅが充電される。

また、シーケンサ１１１は、時刻ＴＧ１２から時刻ｄＴ６ｂ経過後の時刻ＴＧ１３において、第２のグループビット線ＢＬＧＰ２に接続されるセンスモジュール１４１の信号ＢＬＣを、ビット線プリチャージ用のクランプ電圧ＶＢＬＣに設定する。これにより第１のグループビット線ＢＬＧＰ１且つ偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。以上により、第１のグループビット線ＢＬＧＰ１且つ偶数ビット線ＢＬｅが充電される。

この時刻ｄＴ６ａ、及び時刻ｄＴ６ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、時刻ｄＴ６ａ、及び時刻ｄＴ６ｂは例えばレジスタ１１３に読み出される。シーケンサ１１１は、時刻ｄＴ６ａ、及び時刻ｄＴ６ｂを参照するために、当該レジスタ１１３を参照する。

[時刻ＴＧ１４]〜[時刻ＴＧ２０]
シーケンサ１１１は、第７の実施形態で説明した時刻ＴＧ４〜時刻ＴＧ１０の動作と同様の動作を行う。

このように、ビット線の容量を考慮して、ビット線へのプリチャージを行うことで、精度良く第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、第３のグループビット線ＢＬＧＰ３のと、のプリチャージの終了タイミングのばらつき抑制することができる。

（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、センスモジュールの動作が、第６の実施形態に係るセンスモジュールの動作と異なっている。尚、第８の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第６の実施形態に係る記憶装置と同様である。従って、上述した第６の実施形態で説明した事項及び上述した第６の実施形態から容易に類推可能な事項についての説明は省略する。

＜第８の実施形態に係るセンスモジュールの動作＞
次に、図２５を用いて、データの読み脱脂動作時における第８の実施形態に係るセンスモジュールの動作について説明する。また、以下では、偶数ビット線が選択され、奇数ビット線が非選択とされた場合の動作について説明する。また、第１の実施形態と同様に、以下では、第１のグループビット線ＢＬＧＰ１の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きい場合について説明する。本実施形態のシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１のプリチャージを行う際の電圧を、第２のグループビット線ＢＬＧＰ２のプリチャージを行う際の電圧よりも大きくする。また、各信号は、例えばシーケンサ１１１によって与えられる。

[時刻ＴＨ０]、[時刻ＴＨ１]
シーケンサ１１１は、第７の実施形態で説明した時刻ＴＧ０、時刻ＴＧ１の動作と同様の動作を行う。

[時刻ＴＨ２]
第８の実施形態に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１と第２のグループビット線ＢＬＧＰ２の容量の差を考慮し、信号ＢＬＣの電圧を制御する。具体的には、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２よりも、第１のグループビット線ＢＬＧＰ１に電圧ｄＶ２だけ大きな電圧が印加されるように制御する。

センスモジュール１４１は、読み出し対象のビット線（本例では偶数ビット線ＢＬｅ）を、予めプリチャージする。シーケンサ１１１は、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定を行う。本例では偶数ビット線ＢＬｅが選択されるため、シーケンサ１１１は、偶数ビット線選択信号ＢＬＳｅを“Ｈ”レベルとする。また、シーケンサ１１１は、奇数ビット線ＢＬｏをＢＬＣＲＬ（＝ＶＳＳ）に固定するため、信号ＢＩＡＳｏを“Ｈ”とする。

図２３に示すようにシーケンサ１１１は、第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣを電圧ＶＢＬＣ（ＢＬＧＰ２）とする。また、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ１）（ＶＢＬＣ（ＢＬＧＰ２）＋ｄＶ２）とする。これにより偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

以上により、偶数ビット線ＢＬｅが充電され、奇数ビット線ＢＬｏがＶＳＳに固定される。

尚、電圧ｄＶ２は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量とを考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、電圧ｄＶ２は例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、電圧ｄＶ２を参照するために、レジスタ１１３を参照する。

[時刻ＴＨ３]〜[時刻ＴＨ９]
シーケンサ１１１は、第７の実施形態で説明した時刻ＴＧ４〜時刻ＴＧ１０の動作と同様の動作を行う。

＜第８の実施形態に係る作用効果について＞
上述した実施形態によれば、第５の実施形態と同様に、半導体柱ＳＰの配置等に起因する寄生容量に応じて、センス回路の動作を制御している。これにより、第５の実施形態と同様の効果を得ることが可能となる。

（変形例８）
尚、上述した第１の実施形態の変形例と同様に、半導体柱群のグループが３つ以上ある場合においても、第８の実施形態のセンスモジュールの読み出し時の動作を適用することが可能である。

図２６を用いて、図８で説明した構成を、第８の実施形態の第８の実施形態は、に適用する場合について説明する。

＜変形例８に係るセンスモジュールの動作について＞
以下では、第３のグループビット線ＢＬＧＰ３の容量は、第２のグループビット線ＢＬＧＰ２の容量よりも大きく、第２のグループビット線ＢＬＧＰ２の容量は、第１のグループビット線ＢＬＧＰ１の容量よりも大きい場合について説明する。

[時刻ＴＨ２]
本変形例に係るシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量を考慮し、信号ＢＬＣの電圧を制御する。具体的には、シーケンサ１１１は、第１のグループビット線ＢＬＧＰ１よりも、第２のグループビット線ＢＬＧＰ２に電圧ｄＶ２ａだけ大きな電圧が印加されるように制御する。また、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２よりも、第３のグループビット線ＢＬＧＰ３に電圧ｄＶ２ｂだけ大きな電圧が印加されるように制御する。

図２６に示すようにシーケンサ１１１は、第１のグループビット線ＢＬＧＰ１についての信号ＢＬＣを電圧ＶＢＬＣ（ＢＬＧＰ１）とする。また、シーケンサ１１１は、第２のグループビット線ＢＬＧＰ２についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ２）（ＶＢＬＣ（ＢＬＧＰ１）＋ｄＶ２ａ）とする。また、シーケンサ１１１は、第３のグループビット線ＢＬＧＰ３についての信号ＢＬＣｅを電圧ＶＢＬＣ（ＢＬＧＰ３）（ＶＢＬＣ（ＢＬＧＰ２）＋ｄＶ２ｂ）とする。これにより偶数ビット線ＢＬｅは所定の電圧にプリチャージされる。

尚、電圧ｄＶ２ａ、及び電圧ｄＶ２ｂは、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量と、第３のグループビット線ＢＬＧＰ３の容量と、を考慮して適宜設定され、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域等に格納される。そして、メモリシステム１の起動時に、電圧ｄＶ２ａ、及び電圧ｄＶ２ｂは例えばレジスタ１１３に読み出される。そして、シーケンサ１１１は、電圧ｄＶ２ａ、及び電圧ｄＶ２ｂを参照するために、レジスタ１１３を参照する。

このように、ビット線の容量を考慮して、ビット線へのプリチャージを行うことで、精度良く第１のグループビット線ＢＬＧＰ１と、第２のグループビット線ＢＬＧＰ２と、第３のグループビット線ＢＬＧＰ３のと、のプリチャージを精度良く行う事が可能となる。

本変形例では、半導体柱群を３つのグループに分類し、シーケンサ１１１は３つのグループのビット線のプリチャージの電圧を制御している。しかしこれに限らず、半導体柱群を４つ以上のグループに分類しても良い。そして、４つ以上のグループのビット線へのプリチャージの電圧に関する情報を、メモリセルアレイ１３０に設けられる図示しないロムフューズ領域に格納しても良い。これにより、シーケンサ１１１は、４つ以上のグループのビット線のプリチャージの電圧を制御することができる。

（第９の実施形態）
次に、第９の実施形態について説明する。本実施形態は、第１〜第８の実施形態とは異なる構成のメモリセルアレイを有する半導体記憶装置に対して第１〜第８の実施形態のセンス回路１４０及びセンス動作を適用したものである。尚、第９の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第８の実施形態に係る記憶装置と同様である。従って、上述した第１〜第８の実施形態で説明した事項及び上述した第１〜第８の実施形態から容易に類推可能な事項についての説明は省略する。

＜メモリセルアレイの構成について＞
図２７及び図２８を用いて、本実施形態に係るメモリセルアレイ２３０のいずれか１つのブロックＢＬＫの構成について説明する。図２７、図２８に示すように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図２７、図２８では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。

メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。

ストリンググループＧＲの各々は、例えば４つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ４）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は４つに限らず、５つ以上であっても、３つ以下であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。

ストリンググループＧＲ内において、４つのＮＡＮＤストリングＳＲ１〜ＳＲ４は、半導体基板上に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ４が最上層に形成される。すなわち、第１実施形態では、ＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面の垂直方向に積層されていたのに対して、本実施形態ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面と平行方向に配列され、このＮＡＮＤストリングが垂直方向に積層されている。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ同一の選択ゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。更に、あるストリンググループＧＲ内の４つの選択トランジスタＳＴ１のドレインは、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続される。

奇数番目のストリンググループＧＲ１及びＧＲ３と、偶数番目のストリンググループＧＲ２及びＧＲ４とでは、選択トランジスタＳＴ１及びＳＴ２は、その位置関係が逆になるように配置される。図２７に示すように、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。これに対して、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。

そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＧＳＬ１に接続され、選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＧＳＬ２に接続される。他方、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＧＳＬ２に接続され、選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＧＳＬ１に接続される。

また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続される。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ４の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択ゲートＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ４に接続される。カラム選択ゲートＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。

以上説明した構成を有するメモリユニットＭＵが、図２７を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及び選択ゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬは独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ５〜ＢＬ８が対応付けられる。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングが５層あればビット線ＢＬも５本設けられ、その他の数の場合も同様である。また、制御信号ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされていても良いし、あるいは独立して制御されても良い。

上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」となる。

図２９に示すように、半導体基板４０上には絶縁膜４１が設けられ、絶縁膜４１上にブロックＢＬＫが設けられる。

絶縁膜４１上には、半導体基板４０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造４４（４４−１〜４４−４）が設けられることで、１つのメモリユニットＭＵが形成されている。フィン型構造４４の各々は、第２方向に沿って設けられた絶縁膜４２（４２−１〜４２−５）と半導体層４３（４３−１〜４３−４）とを含む。そしてフィン型構造４４の各々では、絶縁膜４２−１〜４２−５と半導体層４３−１〜４３−４とが交互に積層されることで、半導体基板４０の表面に対して垂直方向に延びる４本の積層構造が形成されている。このフィン型構造４４の各々が、図２７で説明したストリンググループＧＲに相当する。そして、最下層の半導体層４３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層４３−４がＮＡＮＤストリングＳＲ４の電流経路に相当し、その間に位置する半導体層４３−２がＮＡＮＤストリングＳＲ２の電流経路に相当し、半導体層４３−３がＮＡＮＤストリングＳＲ３の電流経路に相当する。

図３０、図３１に示すように、フィン型構造４４の上面及び側面には、ゲート絶縁膜４５、電荷蓄積層４６、ブロック絶縁膜４７、及び制御ゲート４８が順次設けられている。電荷蓄積層４６は例えば絶縁膜により形成される。また制御ゲート４８は導電膜で形成され、ワード線ＷＬまたは選択ゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及び選択ゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造４４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造４４毎に独立している。

図３２に示すように、フィン型構造４４は、その一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造４４−１及び４４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ４が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２、４３−３、及び４３−４とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１、４３−３、及び４３−４とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１、４３−２、及び４３−４とは絶縁されている。コンタクトプラグＢＣ４は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−４とビット線ＢＬ４とを接続し、半導体層４３−１、４３−２、及び４３−３とは絶縁されている。

他方で、偶数番目のフィン型構造４４−２及び４４−４の一端部は、フィン型構造４４−１及び４４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ４が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２、４３−３、及び４３−４とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１、４３−３、及び４３−４とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１、４３−２、及び４３−４とは絶縁されている。コンタクトプラグＢＣ４は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−４とビット線ＢＬ４とを接続し、半導体層４３−１、４３−２、及び４３−３とは絶縁されている。

もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、図３２に示すように、コンタクトプラグＢＣ５〜ＢＣ８が形成され、これらが半導体層４３−１〜４３−４をそれぞれビット線ＢＬ５〜ＢＬ８に接続する。

また、フィン型構造４４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層４３−１〜４３−４をソース線ＳＬに接続する。

上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ４に含まれるメモリセルトランジスタは、そのサイズが互いに異なる。より具体的には、図３０に示すように各フィン型構造４４において、半導体層４３の第３方向に沿った幅は、低いレイヤに位置するもの程大きく、高いレイヤに位置するもの程小さい。すなわち、半導体層４３−１の幅が最も広く、半導体層４３−４の幅が最も狭い。つまり、製造ばらつきによって互いに特性の異なる複数のメモリセルトランジスタＭＴが１ページに含まれる。

このように、本実施形態に係るメモリセルアレイ２３０において、半導体層４３−１〜４３―４の幅のバラツキに起因して、半導体層４３−１〜４３―４の容量が異なる事がある。

上述した各実施形態では、半導体柱ＳＰを、容量の大きさに応じて第１のグループ及び第２のグループに分類している。そして、第１のグループビット線ＢＬＧＰ１の容量と、第２のグループビット線ＢＬＧＰ２の容量とを考慮してセンス動作を行っている。

例えば、本実施形態では、半導体層４３−１及び４３−２を、第１のグループＧＰ１、半導体層４３−３及び４３−４を、第２のグループＧＰ２としても良い。この場合、ビット線ＢＬ１、ＢＬ２が第１のグループビット線ＢＬＧＰ１となり、ビット線ＢＬ３、ＢＬ４が第２のグループビット線ＢＬＧＰ２となる。その他にも、半導体層４３−１を第１のグループＧＰ１、半導体層４３−２を第２のグループＧＰ２、半導体層４３−３を第３のグループＧＰ３、半導体層４３−４を第４のグループＧＰ４としても良い。この場合、ビット線ＢＬ１が第１のグループビット線ＢＬＧＰ１となり、ビット線ＢＬ２が第２のグループビット線ＢＬＧＰ２となり、ビット線ＢＬ３が第３のグループビット線ＢＬＧＰ３となり、ビット線ＢＬ４が第４のグループビット線ＢＬＧＰ４となる。半導体層４３−１〜４３―４のグループの分け方はこれに限らない。

本実施形態に係る半導体層４３−１〜４３―４を上記のようにグループ分けして、上述した各実施形態で説明した、センスモジュール及びその動作を適用することが可能である。

尚、上述した実施形態はそれぞれ組み合わせる事が可能である。具体的には、第１及び第２の実施形態はそれぞれ組み合わせる事ができる。同様に、変形例１及び変形例２も組み合わせる事ができる。更に、第３〜第５の実施形態はそれぞれ組み合わせることができる。同様に変形例３〜変形例５はそれぞれ組み合わせることができる。更に、第６〜第８の実施形態はそれぞれ組み合わせることができる。同様に変形例６〜変形例８はそれぞれ組み合わせることができる。

また、上述した各実施形態においては、データの読み出し動作時のセンスモジュールの動作について説明したが、これに限らず、例えば、プログラムベリファイを行う際にも適用可能である。

また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム１００…半導体記憶装置１０１…半導体基板
１１０…周辺回路１１１…シーケンサ１１２…チャージポンプ
１１３…レジスタ１１４…ドライバ１２０…コア部
１３０…メモリセルアレイ１３１…ＮＡＮＤストリング
１４０…センス回路１４１…センスモジュール１４２…フックアップ部
１４３…センスアンプ１５０…ロウデコーダ２００…メモリコントローラ
２０１…ホストインターフェイス回路２０２…バッファメモリ
２０３…ＣＰＵ２０４…バッファメモリ
２０５…ＮＡＮＤインターフェイス回路２０６…ＥＣＣ回路
２３０…メモリセルアレイ３００…ホストデバイス

Claims

複数のメモリセルを含む第１のメモリセル群と、
複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、
前記第１のメモリセル群に電気的に接続される第１のビット線と、
前記第２のメモリセル群に電気的に接続される第２のビット線と、
前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、
前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、
を具備し、
前記第１のセンスモジュール及び前記第２のセンスモジュールは、前記第１のビット線及び前記第２のビット線に対するセンス動作を同時に開始し、
前記第２のセンスモジュールは、前記第１のセンスモジュールよりも先に前記センス動作を終了することを特徴とする半導体記憶装置。
複数のメモリセルを含む第１のメモリセル群と、
複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、
前記第１のメモリセル群に電気的に接続される第１のビット線と、
前記第２のメモリセル群に電気的に接続される第２のビット線と、
前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、
前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、
を具備し、
前記第２のセンスモジュールは、前記第２のビット線に対してセンス動作を行う前に、前記第２のビット線を充電し、
前記第１のセンスモジュールは、前記第１のビット線に対してセンス動作を行う前、且つ前記第２のセンスモジュールが前記第２のビット線に充電する前に、前記第１のビット線を充電することを特徴とする半導体記憶装置。
複数のメモリセルを含む第１のメモリセル群と、
複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、
前記第１のメモリセル群に電気的に接続される第１のビット線と、
前記第２のメモリセル群に電気的に接続される第２のビット線と、
前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、
前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、
を具備し、
前記第１のセンスモジュールは、前記第２のセンスモジュールよりも先にセンス動作を開始することを特徴とする半導体記憶装置。
複数のメモリセルを含む第１のメモリセル群と、
複数のメモリセルを含み、前記第１のメモリセル群よりも寄生容量が小さい第２のメモリセル群と、
前記第１のメモリセル群に電気的に接続される第１のビット線と、
前記第２のメモリセル群に電気的に接続される第２のビット線と、
前記第１のビット線に電気的に接続され、前記第１のメモリセル群に格納されるデータをセンスする第１のセンスモジュールと、
前記第２のビット線に電気的に接続され、前記第２のメモリセル群に格納されるデータをセンスする第２のセンスモジュールと、
を具備し、
前記第２のセンスモジュールは、前記第２のビット線に対してセンス動作を行う前に、前記第２のビット線を第１の電圧に充電し、
前記第１のセンスモジュールは、前記第１のビット線に対してセンス動作を行う前に、前記第１のビット線を、前記第１の電圧よりも大きな前記第２の電圧に充電することを特徴とする半導体記憶装置。