JP2012054495A - 半導体集積回路、電子機器、固体撮像装置、撮像装置 - Google Patents

半導体集積回路、電子機器、固体撮像装置、撮像装置 Download PDF

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Abstract

【課題】アナログ回路とデジタル回路とが混在する半導体集積回路において、基板の総面積の増加を抑制する。
【解決手段】半導体集積回路１には、アナログ回路１３およびアナログ回路１３のアナログの出力信号をデジタル変換するデジタル回路１４が形成される。このうち、アナログ回路の一部１９は第１半導体基板５１に形成され、アナログ回路の残部３７およびデジタル回路１４は第２半導体基板５３に形成される。第１半導体基板５１と第２半導体基板５３とは、基板接続部５５により接続される。基板接続部５５は、第１半導体基板５１のアナログ回路の一部１９により生成されたアナログ信号を、第２半導体基板５３へ伝送する。
【選択図】図４

Description

本発明は、アナログ回路およびデジタル回路が混在する半導体集積回路、電子機器、固体撮像装置、撮像装置に関する。
近年、多くのＭＯＳ型固体撮像装置は、光を光電変換するフォトダイオードを有する複数の画素回路と、各画素回路から出力された画素信号をデジタル値へ変換して処理する信号処理回路とを有する。
この固体撮像装置などのように高機能化または高速化された半導体集積回路では、１個の半導体基板に画素のフォトダイオードや、アナログ回路およびデジタル回路を配置する場合において、それぞれに使用する素子に対するプロセス要件の差が大きい。
その結果、半導体集積回路では、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性の劣化などを生じている。
これに対して、複数のチップを重ねた構造を有するいわゆる３次元ＬＳＩ（Large Scale Integration）構造においては、異なるプロセスで製造したチップを積層して１つのＬＳＩとして構成できる。その結果、３次元ＬＳＩ構造では、上述した課題を解決することができる（特許文献１、２）。
特開２００４−１４６８１６号公報 ＷＯ２００６／１２９７６２号
しかしながら、複数のチップを有する半導体集積回路では、それに実現される複数の回路ブロックが複数のチップに分けて形成されるために、半導体基板の総面積が増大してしまう。
たとえば、別の半導体基板に形成されたアナログ回路からアナログ信号が入力されるデジタル回路では、デジタル回路の入力端子がパッドなどにより外部に露出することから、入力保護回路を追加する必要がある。
このようにアナログ回路とデジタル回路とが混在する半導体集積回路では、これらの回路を複数の半導体基板に分けて形成する場合に、基板の総面積の増加を抑制することが求められている。
本発明の第１の観点の半導体集積回路は、アナログ回路およびアナログ回路のアナログの出力信号をデジタル変換するデジタル回路のうちの、アナログ回路の一部が形成される第１半導体基板と、アナログ回路の残部およびデジタル回路が形成される第２半導体基板と、第１半導体基板と第２半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第１半導体基板のアナログ回路の一部により生成されたアナログ信号を、第２半導体基板へ伝送する。
第１の観点では、アナログ回路が第１半導体基板と第２半導体基板とに分けて形成される。
このため、第２半導体基板のアナログ回路の残部が第２半導体基板のデジタル回路の入力保護回路として機能する。
よって、第２半導体基板に、デジタル回路の入力保護回路を設ける必要がない。
本発明の第２の観点の電子機器は、アナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路が混在された半導体集積回路を有する。半導体集積回路は、アナログ回路の一部が形成される第１半導体基板と、アナログ回路の残部およびデジタル回路が形成される第２半導体基板と、第１半導体基板と第２半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第１半導体基板のアナログ回路の一部により生成されたアナログ信号を、第２半導体基板へ伝送する。
本発明の第３の観点の固体撮像装置は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第１半導体基板と、アナログ回路の残部およびデジタル回路が形成される第２半導体基板と、第１半導体基板と第２半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第１半導体基板のアナログ回路の一部により生成されたアナログ信号を、第２半導体基板へ伝送する。
本発明の第４の観点の撮像装置は、光を集光する光学系と、光学系により集光された光を光電変換する複数の光電変換素子を有する固体撮像部とを有する。固体撮像部は、複数の光電変換素子を含むアナログ回路およびアナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、複数の光電変換素子を含むアナログ回路の一部が形成される第１半導体基板と、アナログ回路の残部およびデジタル回路が形成される第２半導体基板と、第１半導体基板と第２半導体基板とを接続する基板接続部とを有する。そして、基板接続部は、第１半導体基板のアナログ回路の一部により生成されたアナログ信号を、第２半導体基板へ伝送する。
本発明では、アナログ回路とデジタル回路とが混在する半導体集積回路を複数の半導体基板に分けて形成する場合における、基板の総面積の増加を抑制することができる。
図１は、本発明の第１実施形態に係るＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ方式の固体撮像装置のブロック図である。 図２は、図１の１列分の画素アレイ部およびカラム回路の回路図である。 図３は、図１の固体撮像装置の３次元構造の説明図である。 図４は、図３のセンサチップおよび信号処理チップに対する画素アレイ部およびカラム回路の振り分け方の説明図である。 図５は、図３のセンサチップおよび信号処理チップに対する１列分の画素アレイ部およびカラム回路の振り分け方の説明図である。 図６は、図３の信号処理チップに形成した画素アレイ部の電流源の説明図である。 図７は、比較例の固体撮像装置でのチップ分けの説明図である。 図８は、図２のセンサチップおよび信号処理チップの光学的構造の説明図である。 図９は、本発明の第２実施形態におけるセンサチップおよび信号処理チップの光学的構造の説明図である。 図１０は、本発明の第３実施形態のセンサチップおよび信号処理チップに対する１列分の画素アレイ部およびカラム回路の振り分け方の説明図である。 図１１は、本発明の第４実施形態のＣＣＤ（Charge Coupled Device）センサ方式の固体撮像装置の構成およびチップ振り分け方の説明図である。 図１２は、図１１の垂直転送部の電荷転送側の端部のレイアウトの一例の説明図である。 図１３は、本発明の第５実施形態に係る撮像装置のブロック図である。 図１４は、アナログ信号の直流成分を除去する直流カット回路の説明図である。
以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（ＣＭＯＳセンサ方式の固体撮像装置の例。）
２．第２実施形態（固体撮像装置の光学的構造を変形した例。）
３．第３実施形態（固体撮像装置のチップ分けの変形例。）
４．第４実施形態（ＣＣＤセンサ方式の固体撮像装置の例。）
５．第５実施形態（撮像装置の例。）
＜１．第１実施形態＞
［ＣＭＯＳセンサ方式の固体撮像装置１の構成］
図１は、本発明の第１実施形態に係るＣＭＯＳセンサ方式の固体撮像装置１のブロック図である。
図１の固体撮像装置１は、タイミング制御回路１１、行走査回路１２、画素アレイ部１３、カラム回路１４、列走査回路１５、水平走査出力信号線１６、（Auto Gain Control）演算回路１７、出力回路１８を有する。
画素アレイ部１３は、半導体基板の一面に行列状に二次元配列された複数の画素回路１９を有する。
複数の画素回路１９は、１行毎に複数の行選択信号線２０に接続される。複数の行選択信号線２０は、行走査回路１２に接続される。
また、複数の画素回路１９は、１列毎に複数の列出力信号線２１に接続される。複数の列出力信号線２１は、カラム回路１４に接続される。
図２は、図１の１列分の画素アレイ部１３およびカラム回路１４の回路図である。
図２に示すように、１列に配列された複数の画素回路１９は、１本の列出力信号線２１に接続される。
図２の画素回路１９は、フォトダイオード３１、転送トランジスタ３２、フローティングディフュージョン（ＦＤ）３３、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６を有する。
転送トランジスタ３２、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６は、たとえば半導体基板に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
フォトダイオード３１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ３２は、ドレインがフォトダイオード３１に接続され、ソースがＦＤ３３に接続され、ゲートが図示しない転送信号線に接続される。
転送トランジスタ３２は、オン状態である場合、フォトダイオード３１で生成された電荷をフローティングディフュージョン３３へ転送する。
リセットトランジスタ３６は、ドレインが電源Ｖｄｄに接続され、ソースがＦＤ３３に接続され、ゲートが図示しないリセット信号線に接続される。
リセットトランジスタ３６は、オン状態である場合、ＦＤ３３を電源Ｖｄｄの電位にリセットする。
増幅トランジスタ３４は、ドレインが電源Ｖｄｄに接続され、ソースが選択トランジスタ３５のドレインに接続され、ゲートがＦＤ３３に接続される。
選択トランジスタ３５は、ドレインが増幅トランジスタ３４のソースに接続され、ソースが列出力信号線２１に接続され、ゲートが行選択信号線２０に接続される。
また、列出力信号線２１には、電流源３７が接続される。
これにより、増幅トランジスタ３４は、選択トランジスタ３５がオン状態である場合に、ソースフォロア型のアンプを構成する。
選択トランジスタ３５がオン状態である場合、増幅トランジスタ３４は、ＦＤ３３の電位に応じた画素信号（アナログ信号）を、列出力信号線２１へ出力する。
そして、図２の画素回路１９は、たとえば転送トランジスタ３２およびリセットトランジスタ３６がオンされることにより、フォトダイオード３１およびＦＤ３３がリセットされる。ＦＤ３３のリセット後の電圧レベルは、電源Ｖｄｄとなる。
その後、転送トランジスタ３２がオンされると、リセット後にフォトダイオード３１により発生した電荷がＦＤ３３へ転送される。ＦＤ３３の電圧レベルは、当該電荷量に応じた電圧になる。
また、選択トランジスタ３５がオンされると、増幅トランジスタ３４は、ゲートに入力されるＦＤ３３の電圧レベルに応じたレベルの画素信号を列出力信号線２１へ出力する。
図１の行走査回路１２は、タイミング制御回路１１、複数の行選択信号線２０に接続される。
行走査回路１２は、タイミング制御回路１１から入力される垂直同期信号に基づいて、複数の行選択信号線２０を順番に選択する。行走査回路１２は、水平走査期間毎に、複数の行選択信号線２０を順番に選択する。
選択された行選択信号線２０に接続された画素回路１９は、フォトダイオード３１の光電変換処理により発生した電荷量に応じたレベルのアナログの画素信号を列出力信号線２１へ出力する。
カラム回路１４は、図２に示すように、列毎の複数組の比較器４１、アップダウンカウンタ４２、メモリ４３を有する。
比較器４１は、一対の入力端子の一方に列出力信号線２１が接続され、他方にＤＡＣ（ＤＡコンバータ）４４が接続される。ＤＡＣ４４は、タイミング制御回路１１から入力される値に基づいて、レベルがランプ的に変化するランプ信号を出力する。
そして、比較器４１は、ＤＡＣ４４から入力されるランプ信号のレベルと、列出力信号線２１から入力される画素信号のレベルとを比較する。
たとえば比較器４１は、画素信号のレベルがランプ信号のレベルより低い場合にはハイレベルの比較信号を出力し、画素信号のレベルがランプ信号のレベルより高い場合にはローレベルの比較信号を出力する。
アップダウンカウンタ４２は、比較器４１に接続される。
アップダウンカウンタ４２は、たとえば比較信号がハイレベルとなる期間、またはローレベルとなる期間をカウントする。このカウント処理により、各画素回路１９の画素信号は、完全なデジタル値へ変換される。
なお、比較器４１とアップダウンカウンタ４２との間にアンド回路を設け、このアンド回路にパルス信号を入力し、このパルス信号の個数をアップダウンカウンタ４２によりカウントさせてもよい。
メモリ４３は、アップダウンカウンタ４２、水平走査出力信号線１６、列走査回路１５に接続される。
メモリ４３は、アップダウンカウンタ４２によりカウントされたカウント値を記憶する。
なお、カラム回路１４は、画素回路１９のリセット時の画素信号に基づいてリセットレベルに対応したカウント値をカウントし、また、所定の撮像時間後の画素信号に基づいてカウント値をカウントし、これらの差分値をメモリ４３に記憶させてもよい。
図１の列走査回路１５は、タイミング制御回路１１、カラム回路１４の複数のメモリ４３に接続される。
列走査回路１５は、タイミング制御回路１１から入力される水平同期信号に基づいて、複数のメモリ４３を順番に選択する。選択されたメモリ４３は、記憶するカウント値を含む信号を水平走査出力信号線１６へ出力する。
これにより、水平同期毎に、１行分の複数の画素回路１９の画素信号をデジタル化した複数のカウント値が、水平走査出力信号線１６へ出力される。
演算回路１７は、水平走査出力信号線１６に接続される。
演算回路１７は、水平走査出力信号線１６から受け取った信号に対し、加算処理などを行ない、出力仕様にあったデータ配列に変換する。
出力回路１８は、演算回路１７に接続される。
［センサチップ６および信号処理チップ７に対する回路の振り分け方］
図３は、図１の固体撮像装置１の３次元構造の説明図である。
図３（Ａ）は、図１の固体撮像装置１の側面図である。図３（Ｂ）は、図１の固体撮像装置１の正面図である。
図３の固体撮像装置１は、センサチップ６、信号処理チップ７、封止樹脂８を有する。
センサチップ６は、矩形の第１半導体基板５１と、第１半導体基板５１の裏面中央部に配列された複数のマイクロパッド５２とを有する。
信号処理チップ７は、第１半導体基板５１より大きい矩形の第２半導体基板５３と、第２半導体基板５３の長尺方向両端部に配列された複数のパッドと、第２半導体基板５３の上面中央部に配列された複数のマイクロパッド５４とを有する。
そして、センサチップ６の第１半導体基板５１は、信号処理チップ７の第２半導体基板５３の中央部に重ねて配置される。
また、第１半導体基板５１の裏面に配列された複数のマイクロパッド５２と、第２半導体基板５３の表面に配列された複数のマイクロパッド５４とは、複数のマイクロバンプ５５により電気的に接続される。
第１半導体基板５１と第２半導体基板５３とは、封止樹脂８により互いに固定される。
そして、図３では、第１半導体基板５１の上面が受光面となる。
図１の固体撮像装置１の複数の回路ブロックは、図３のセンサチップ６と信号処理チップ７とに振り分けて形成される。
通常、複数の回路ブロックは、回路ブロック毎に複数のチップに振り分けられる。
固体撮像装置１では、センサチップ６に受光面があることから、仮にたとえば画素アレイ部１３がセンサチップ６に形成することが考えられる。
この場合、残りのデジタル回路、すなわちタイミング制御回路１１、行走査回路１２、カラム回路１４、列走査回路１５、水平走査出力信号線１６、演算回路１７、出力回路１８が、信号処理チップ７に形成される。
このように固体撮像装置１のアナログ回路をセンサチップ６に形成し、残りのデジタル回路を信号処理チップ７に形成することにより、アナログ回路とデジタル回路とを別々の半導体基板に形成することができる。
このため、センサチップ６は、アナログ回路として最適な半導体基板および製造プロセスにより形成し、信号処理チップ７は、高速なデジタル動作を必要とするカラム回路１４、列走査回路１５などに最適な半導体基板および製造プロセスにより形成できる。
その結果、図１の複数の回路ブロックを１個の半導体基板に形成する場合に比べて、アナログ回路およびデジタル回路の性能を高いレベルで両立することができる。
特にＣＭＯＳイメージセンサでは、アナログの画素アレイ部１３と論理回路とを同じ半導体基板に形成する場合のプロセス要件の差により、工程数の増大によるコスト増大、最適プロセスの違いによるセンサ特性の劣化を生じている。
これに対して、チップを積層する構造のいわゆる３次元ＬＳＩ構造においては、異なるプロセスのチップを積層して１つのＬＳＩとして構成できることから、上述した課題を解決することができる。
また、３次元ＬＳＩ構造では、チップ間をチップ−パッケージ間接続より狭ピッチで多数の接続が可能であり、しかも、いわゆるインターフェース回路ではなくチップ内部配線として接続可能である。
これらの理由により、３次元ＬＳＩ構造は、高速化・多機能化しているＣＭＯＳイメージセンサに有効な構造といえる。
しかしながら、チップを積層するにあたり、回路をどの部分で分離してチップ間接続とするかが回路に与える影響において重要である。
チップ間をボンディングワイヤにより接続するために必要であったインターフェース回路は、静電破壊防止機能を有しており、製造工程内のプラズマ装置等による電荷チャージによる破壊の抑制にも寄与していた。
積層チップ構成においては、マイクロパッド５２，５４を採用するため、従来のインターフェースほどの静電気ケアは必要ないものの、ウェハ間接続プロセスの際の静電破壊防止が必要である。
このような静電気の保護素子を接続端子毎に設けた場合、接続部面積の増大と接続部回路の負荷容量の増大につながる。
このため上述したように仮に例えば画素アレイ部１３をセンサチップ６に形成した場合、イメージセンサで列毎に配置される読み出し回路毎にチップ間接続を行うことになり、接続数が多くなる。
その結果、接続端子群占有面積が増大し、回路面積を圧迫することになる。
また、保護回路接続による容量負荷の増大は信号を伝達する際の充放電量増大となり電力消費が増える。
同時に、いわゆるＣＭＯＳ論理回路において入力信号の波形が極端になまると電源からＧＮＤに貫通電流が発生し、消費電力がさらに増大する。
また、これを抑制するために送信側のトランジスタを大きくして電流供給能力を高めるためには数段のバッファ回路が必要になり面積が増大する。
具体的に説明する。
上述したようにたとえば図２の画素アレイ部１３をセンサチップ６に形成し、カラム回路１４を信号処理チップ７に形成した場合、図２のカラム回路１４の比較器４１の入力端子は、マイクロパッド５４に接続される。マイクロパッド５４は、マイクロバンプ５５およびマイクロパッド５２を介して、列出力信号線２１に接続される。
製造過程において比較器４１の入力端子へ静電気ノイズが入力されると、比較器４１が破壊される可能性がある。
このため、信号処理チップ７では、比較器４１の入力端子と、当該入力端子に接続されたマイクロパッド５４との間に、入力保護回路を追加する必要がある。
また、他のチップ７に形成されたデジタル回路を駆動するアナログ回路には、駆動回路を追加し、ドライブ能力を高くする必要がある。このような目的で形成される出力段の駆動回路は、面積が大きい。
なお、画素アレイ部１３では画素回路１９の増幅トランジスタ３４が電流源３７を負荷とするソースフォロワ回路として形成されているため、このことはあまり問題とならない。
これらの要因により、画素アレイ部１３をセンサチップ６に形成し、カラム回路１４を信号処理チップ７に形成するように、回路ブロック毎にセンサチップ６と信号処理チップ７とに振り分けた場合、追加回路の発生により半導体基板の総面積が大きくなる。
図４は、図３のセンサチップ６および信号処理チップ７に対する画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
図５は、図３のセンサチップ６および信号処理チップ７に対する１列分の画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
そこで、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ６に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ７に振り分ける。
具体的には、図４および図５に示すように、センサチップ６には、アナログ回路の一部である画素アレイ部１３の複数の画素回路１９と、デジタル回路の行走査回路１２とを形成する。
また、信号処理チップ７には、アナログ回路の残部である画素アレイ部１３の複数の電流源３７と、デジタル回路としてのカラム回路１４、列走査回路１５、水平走査出力信号線１６、タイミング制御回路１１、演算回路１７、および出力回路１８を形成する。
なお、行走査回路１２は、デジタル回路であるが、ここではセンサチップ６に形成している。
これは、行走査回路１２は、１水平走査期間毎に信号を切り替える比較的ゆっくりと動作する回路であり、カラム回路１４などのように高速動作する必要が無く、高いデジタル特性を要求されないからである。
また、行走査回路１２と画素アレイ部１３とは多数の行選択信号線２０などにより接続される。
このため、仮に行走査回路１２を信号処理チップ７に形成した場合にはこの多数の行選択信号線２０などをマイクロバンプ５５により接続する必要が生じ、大量のマイクロバンプ５５が必要となるからである。
図６は、図３の信号処理チップ７に形成した画素アレイ部１３の電流源３７の説明図である。
図６（Ａ）は、電流源３７の回路図である。
図６（Ｂ）は、信号処理チップ７の第２半導体基板５３の模式的な断面図である。
上述したように、画素アレイ部１３の電流源３７は、アナログ回路としての画素アレイ部１３の一部であるが、あえて信号処理チップ７に形成している。
そして、画素アレイ部１３の電流源３７は、列出力信号線２１に接続された電流源トランジスタ３８を有する。
電流源トランジスタ３８は、たとえばＭＯＳトランジスタである。
電流源トランジスタ３８は、ソースが信号処理チップ７のマイクロパッド５４に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
このため、電流源トランジスタ３８は、バイアス電源のバイアス電圧に応じた電流の電流源３７として機能する。
この電流源トランジスタ３８は、図６（Ｂ）に示すように、第２半導体基板５３に形成されたソース拡散層６１と、ドレイン拡散層６２と、第２半導体基板５３と酸化膜（薄い絶縁膜）を介して積層されるゲート配線部６３とを有する。
ソース拡散層６１は、配線により、信号処理チップ７のマイクロパッド５４に接続される。
ドレイン拡散層６２は、配線により、信号処理チップ７のグランドに接続される。
そして、電流源トランジスタ３８のソースノードが図６（Ｂ）のように信号処理チップ７のマイクロパッド５４に接続されることにより、当該マイクロパッド５４は、電流源トランジスタ３８の拡散層に接続される。
このため、電流源トランジスタ３８の拡散層６１，６２は、信号処理チップ７のマイクロパッド５４から入力される静電気ノイズをグランドに逃がす保護回路として機能する。
すなわち、信号処理チップ７のマイクロパッド５４から入力された静電気ノイズは、図４において電流源３７からグランドに逃げるため、カラム回路１４の比較器４１の入力端子に入力され難くなる。
［比較例：センサチップ６および信号処理チップ７に対する回路の振り分け方の比較例］
図７は、比較例の固体撮像装置１でのチップ分けの説明図である。
図７の比較例では、センサチップ６に、電流源３７とともに列出力信号線２１に接続されたＡＤコンバータ７１を設け、このＡＤコンバータ７１のデジタルの出力信号をマイクロパッド５２に接続する。
また、図７の比較例では、信号処理チップ７のマイクロパッド５４にＣＭＯＳバッファ７２と、保護ダイオード７３とが接続されている。
そして、ＣＭＯＳバッファ７２は、たとえばカラム回路１４の比較器４１の一方の入力端子に接続される。
この図７の比較例では、センサチップ６に、アナログ回路としての画素アレイ部１３のすべての回路が設けられ、信号処理チップ７に、デジタル回路としてのカラム回路１４のすべてが設けられる。
また、保護ダイオード７３により、信号処理チップ７のマイクロパッド５４から入力される製造過程での静電気ノイズは、グランドに逃げる。
保護ダイオード７３により、ＣＭＯＳバッファ７２の入力端子は保護される。
しかしながら、比較例の回路では、センサチップ６にＡＤコンバータ７１が追加され、信号処理チップ７にＣＭＯＳバッファ７２および保護ダイオード７３が追加されている。
その結果、比較例の回路では、固体撮像装置１の回路ブロックを２個のチップに分けたために、半導体基板の総面積が格段に大きくなってしまう。
［光学的なレイアウト］
図８は、図２のセンサチップ６および信号処理チップ７の光学的構造の説明図である。
図８に示すように、センサチップ６の第１半導体基板５１は、信号処理チップ７の第２半導体基板５３の上に重ねて配置される。
第１半導体基板５１の上面には、複数の画素回路１９が形成され、列出力信号線２１などは、第１半導体基板５１の上面に配置される。
また、第２半導体基板５３の上面には、カラム回路１４などのデジタル回路、電流源３７などが形成される。
第１半導体基板５１の上面に形成された列出力信号線２１は、第１半導体基板５１の裏面のマイクロパッド５２に接続され、マイクロバンプ５５により、第２半導体基板５３の上面のマイクロパッド５４に接続される。
電流源３７にＭＯＳトランジスタを使用した場合、このＭＯＳトランジスタのゲートソース間には高い電圧が印加される。
第１半導体基板５１にて生成された電源電圧ＶＤＤが印加される。ゲートソース間の電圧が高くなると、ＭＯＳトランジスタは、基板などとのＰＮ接合面において電流が流れることにより、ホットキャリア発光することがある。
第２半導体基板５３に形成した電流源トランジスタ３８が発光すると、その光が第１半導体基板５１のフォトダイオード３１に入射する可能性がある。
そこで、第１実施形態では、図８に示すように、第２半導体基板５３についての複数の画素回路１９と重なる位置に、カラム回路１４などを形成し、複数の画素回路１９と重ならない位置に電流源３７を形成する。
このように第１実施形態では、第２半導体基板５３に形成した電流源３７を、第１半導体基板５１の画素アレイ部１３と重ならない位置に形成している。
このため、電流源トランジスタ３８が発光したとしても、その光が第１半導体基板５１のフォトダイオード３１に入射しなくなる。
以上のように、第１実施形態では、アナログ回路を構成する複数の画素回路１９および電流源３７のうち、電流源３７をトランジスタにより信号処理チップ７に形成している。
これにより、電流源トランジスタ３８を、デジタル回路の入力保護回路としても機能させることができる。
その結果、新たにデジタル回路の入力保護回路を追加する必要がなくなり、保護回路を追加したことによる負荷増大および面積増大を抑制できる。
また、第１実施形態では、ソースフォロア回路が接続された列出力信号線２１において、固体撮像装置１を２つのチップに分けている。
ＣＭＯＳイメージセンサは、電流源トランジスタ３８を複数の画素回路１９で共有するソースフォロア回路を有する。このソースフォロア回路のドライバとしての増幅トランジスタ３４と電流源トランジスタ３８との間には、高い配線抵抗と大きな拡散層容量および配線容量が元々存在している。この部分にチップ間接続による抵抗・容量が加わったとしても、アナログ特性に大きな影響は生じない。
このように第１実施形態では、チップ間接続における接続部の抵抗・容量の影響を低減し、また、加工プロセス中のダメージによるトランジスタ破壊のリスクを低減することが可能である。
＜２．第２実施形態＞
第２実施形態での固体撮像装置１の回路ブロック、回路ブロックのセンサチップ６および信号処理チップ７への振り分け方、電流源トランジスタ３８の構成は、第１実施形態と同様である。
すなわち、画素アレイ部１３の複数の画素回路１９は、センサチップ６に形成され、電流源トランジスタ３８は、カラム回路１４などと同じ信号処理チップ７に形成されている。
このため、第２実施形態では、固体撮像装置１の各部について第１実施形態と同じ符号を使用し、その説明を省略する。
［光学的なレイアウト］
図９は、本発明の第２実施形態におけるセンサチップ６および信号処理チップ７の光学的構造の説明図である。
そして、第２実施形態では、図９に示すように、第２半導体基板５３についての複数の画素回路１９と重なる位置に、カラム回路１４などとともに電流源３７を形成する。
また、第２実施形態では、第１半導体基板５１と第２半導体基板５３との間に遮光金属膜８１を配置した。遮光金属膜８１は、たとえばアルミニウム、銅などで形成すればよい。
これにより、たとえば電流源トランジスタ３８が発光したとしても、その光が第１半導体基板５１のフォトダイオード３１に入射しなくなる。
なお、第２実施形態では、第１半導体基板５１と第２半導体基板５３との間に遮光金属膜８１を配置している。
この他にも、第２半導体基板５３の最上の配線層をベタパターンに形成することで、電流源トランジスタ３８と複数の画素回路１９との間に遮光金属膜８１を配置してもよい。
また、第１半導体基板５１の裏面に金属のベタパターンに形成することで、電流源トランジスタ３８と複数の画素回路１９との間に遮光金属膜８１を配置してもよい。
たとえば、第１半導体基板５１の裏面に配線層が形成される所謂裏面照射型のものである場合には、その裏面の配線層の最上層にベタパターンを形成すればよい。
また、遮光金属膜８１や金属のベタパターンの代わりに、第１半導体基板５１と第２半導体基板５３との間に、光の吸収膜や散乱膜を設けてもよい。たとえばシリコン系接着剤を第１半導体基板５１と第２半導体基板５３との間に塗布することにより、光を散乱したり吸収したりすることができる。
＜３．第３実施形態＞
第３実施形態での固体撮像装置１の回路ブロック、電流源トランジスタ３８の構成は、第１実施形態と同様である。
すなわち、画素アレイ部１３の複数の画素回路１９は、センサチップ６に形成され、電流源トランジスタ３８は、カラム回路１４などと同じ信号処理チップ７に形成されている。
このため、第３実施形態では、固体撮像装置１の各部について第１実施形態と同じ符号を使用し、その説明を省略する。
［センサチップ６および信号処理チップ７に対する回路の振り分け方］
図１０は、本発明の第３実施形態のセンサチップ６および信号処理チップ７に対する１列分の画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
図１０の固体撮像装置１では、信号処理チップ７に、センサチップ６の画素アレイ部１３へアンプ電源電圧ＶＤＣを供給する電圧源回路９１が形成される。
電圧源回路９１は、信号処理チップ７の第２半導体基板５３のマイクロパッド５４に接続され、マイクロバンプ５５により第１半導体基板５１のマイクロパッド５２に接続される。当該マイクロパッド５２は、複数の画素回路１９の増幅トランジスタ３４のドレインに接続される。
なお、複数の画素回路１９のリセットトランジスタ３６のドレインは、第１実施形態と同様に、センサチップ６に形成された図示しない電流源３７回路から電源電圧ＶＤＤが供給される。
そして、図１０の電圧源回路９１が増幅トランジスタ３４のドレインへ供給する電源電圧ＶＤＣは、電源電圧ＶＤＤより低い電圧とする。
これにより、信号処理チップ７において、センサチップ６の高い電源電圧に対応するために高耐圧素子などを使用する必要が無くなる。また、信号処理チップ７において低耐圧素子を使用することにより、１／ｆ雑音を減らすことができる。
＜４．第４実施形態＞
第４実施形態の固体撮像装置１は、ＣＣＤセンサ方式のものであり、第１から第３実施形態のＣＭＯＳセンサ方式のものとは異なる。
［ＣＣＤセンサ方式の固体撮像装置１の構成およびチップ振り分け方］
図１１は、本発明の第４実施形態の固体撮像装置１の構成およびチップ振り分け方の説明図である。
図１１の固体撮像装置１は、複数のフォトダイオード３１、複数の垂直転送部１０１、複数のリセットトランジスタ１０２、複数の増幅トランジスタ１０３、複数の列出力信号線２１、複数の電流源３７、複数のアンプ１０４、水平転送信号線１０５を有する。これらの回路は、アナログ信号を取り扱うアナログ回路である。
また、図１１の固体撮像装置１は、ＡＤコンバータ１０６、出力バッファ１０７を有する。これらの回路は、当該アナログ信号をデジタル値へ変換して処理するデジタル回路である。
複数のフォトダイオード３１は、センサチップ６の第１半導体基板５１に二次元に配列される。
垂直転送部１０１は、各列の複数のフォトダイオード３１と隣接するように第１半導体基板５１に形成される。
リセットトランジスタ１０２は、たとえばＭＯＳトランジスタである。リセットトランジスタ１０２は、第１半導体基板５１において、各垂直転送部１０１の電荷転送方向の端部に接続される。リセットトランジスタ１０２は、ソースが垂直転送部１０１に接続され、ドレインが電源電圧に接続される。
増幅トランジスタ１０３は、たとえばＭＯＳトランジスタである。増幅トランジスタ１０３は、第１半導体基板５１において、各垂直転送部１０１の電荷転送方向の端部に接続される。増幅トランジスタ１０３は、ソースが電源電圧に接続され、ドレインが列出力信号線２１に接続され、ゲートが垂直転送部１０１に接続される。
図１２は、垂直転送部１０１の電荷転送方向の端部でのレイアウトの一例の説明図である。
図１２では、縦方向に伸在するように垂直転送部１０１が図示されている。
そして、垂直転送部１０１の下端縁と交差するように、リセットトランジスタ３６のゲート電極１１１が形成される。
また、垂直転送部１０１の最終段と、リセットトランジスタ３６のゲート電極１１１との間の部分が、増幅トランジスタ３４のゲートに接続される。
このような構造とすることで、増幅トランジスタ３４は、垂直転送部１０１から転送された電荷を増幅して出力することができる。
また、リセットトランジスタ３６により、垂直転送部１０１を電源電圧にリセットすることができる。
図１１の列出力信号線２１は、第１半導体基板５１のマイクロパッド５２、信号処理チップ７の第２半導体基板５３のマイクロパッド５４を含み、マイクロバンプ５５により接続される。
電流源３７は、第２半導体基板５３に形成された電流源トランジスタ３８を有する。
電流源トランジスタ３８は、たとえばＭＯＳトランジスタである。
電流源トランジスタ３８は、ソースが信号処理チップ７の列出力信号線２１に接続され、ドレインがグランドに接続され、ゲートが図示しないバイアス電源に接続される。
これにより、増幅トランジスタ３４は、電流源トランジスタ３８を負荷としてソースフォロワ回路を構成する。
アンプ１０４は、第２半導体基板５３において、列出力信号線２１と水平転送信号線１０５に接続される。列出力信号線２１から入力された電圧を増幅して水平転送信号線１０５へ出力する。
ＡＤコンバータ１０６は、第２半導体基板５３において、水平転送信号線１０５に接続される。ＡＤコンバータ１０６は、水平転送信号線１０５から入力される電圧をデジタル値へ変換する。
出力バッファ１０７は、第２半導体基板５３において、ＡＤコンバータ１０６に接続される。出力バッファ１０７は、ＡＤコンバータ１０６の出力信号を固体撮像装置１外へ出力する。
そして、図１１の固体撮像装置１では、リセットトランジスタ１０２は、複数のフォトダイオード３１および垂直転送部１０１をリセットする。
リセット後、複数のフォトダイオード３１は、入射した光を光電変換する。
垂直転送部１０１は、各列の複数のフォトダイオード３１において光電変換により発生した電荷を転送する。
増幅トランジスタ１０３は、垂直転送部１０１により転送された各フォトダイオード３１の発生電荷に応じた電圧の画素信号を列出力信号線２１へ出力する。
アンプ１０４は、画素信号を増幅し、水平転送信号線１０５へ出力する。
ＡＤコンバータ１０６は、画素信号をデジタル値へ変換する。
出力バッファ１０７は、デジタル値へ変換された画素信号を出力する。
この第４実施形態でも、アナログ回路の電流源３７は、信号処理チップ７に設けられている。すなわち、本実施形態では、回路ブロック毎に振り分けるのではなく、アナログ回路の一部をセンサチップ６に振り分け、アナログ回路の残部とデジタル回路とを信号処理チップ７に振り分けている。
なお、第４実施形態では、第１実施形態と同様に、信号処理チップ７にアナログ回路の電流源３７を設けている。
この他にも例えば、第３実施形態と同様に、センサチップ６の増幅トランジスタ３４のドレインに接続される電圧源回路９１を、信号処理チップ７に設けてもよい。
また、第４実施形態のＣＣＤセンサ方式の固体撮像装置１は、複数の垂直転送部１０１とＡＤコンバータ１０６との間に、リセットトランジスタ１０２から水平転送信号線１０５までの回路が接続されている。
この他にも例えば、一般的なＣＣＤセンサ方式の固体撮像装置１と同様に、複数の垂直転送部１０１とＡＤコンバータ１０６との間に、水平転送部が設けられている場合でも、本発明は適用可能である。
この場合には、たとえば複数の垂直転送部１０１と水平転送部との間を配線により接続し、その配線において第１半導体基板５１と第２半導体基板５３とを接続すればよい。
＜５．第５実施形態＞
図１３は、本発明の第５実施形態に係る撮像装置２のブロック図である。
図１３の撮像装置２は、光学系１２１、固体撮像装置１、および信号処理回路１２２を有する。
図１３の撮像装置２は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。
光学系１２１は、被写体からの像光（入射光）を固体撮像装置１に結像させる。
これにより、固体撮像装置１のフォトダイオード３１において、入射光は入射光量に応じた信号電荷に変換され、フォトダイオード３１において電荷が発生する。
固体撮像装置１は、たとえば第１実施形態に係る固体撮像装置１である。なお、固体撮像装置１は、第２から第４実施形態に係る固体撮像装置１でもよい。
そして、固体撮像装置１は、複数のフォトダイオード３１で発生した電荷に基づく撮像信号を出力する。撮像信号は、複数のフォトダイオード３１で発生した電荷に対応する各画素のデジタル値を含む。
信号処理回路１２２は、固体撮像装置１に接続される。
信号処理回路１２２は、固体撮像装置１から出力された撮像信号に対して種々の信号処理を施し、映像信号を生成して出力する。
以上の実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
たとえば上記実施形態は、複数の画素回路１９が接続された各列出力信号線２１には、カラム回路１４の比較器４１に接続されている。
この比較器４１とカウンタ４２からなるＡＤＣにより画素の信号はデジタル化され、メモリ４３を介して水平走査信号線１６に接続している。このＡＤＣの代わりに画素信号の電圧を増幅するアナログアンプを配置し、アナログ信号を水平走査信号線１６を介して伝送し、その端部にてデジタル変換してもよい。
上記第５実施形態の撮像装置２は、ビデオカメラ、デジタルスチルカメラ、監視カメラ、電子内視鏡用カメラなどとして用いられる。
この他にも例えば、固体撮像装置１は、携帯電話機、ＰＤＡ（Personal Data Assistance）、電子ブック装置、コンピュータ装置、携帯プレーヤなどの電子機器に用いられてもよい。
上記実施形態は、固体撮像装置１のアナログ回路とデジタル回路とを２つの半導体基板５１，５３に分ける場合の例である。
アナログ回路とデジタル回路とを搭載する半導体集積回路としては、この他にも、音声をデジタル化して処理する音声用集積回路、温度、濃度、湿度、重さなどの物理量を検出して処理する各種の制御用センサ集積回路などがある。これらの集積回路では、たとえば信号電荷を容量に蓄積し、電荷−電圧変換を行って出力する。
そして、本発明は、これらの半導体集積回路においてアナログ回路とデジタル回路とを２つの半導体基板に分ける場合に適用することができる。
また、これらの半導体集積回路は、撮像装置、録音機器、計測機器、テスタ機器などの各種の電子機器に用いることができる。
上記実施形態では、センサチップ６のマイクロパッド５２と信号処理チップ７のマイクロパッド５４とは、マイクロバンプ５５により接続されている。
この他にも例えば、センサチップ６と信号処理チップ７とは、ボンディングワイヤなどにより接続されてもよい。また、センサチップ６と信号処理チップ７とは、互いのマイクロパッド５２，５４が接触する状態で封止されてもよい。
上記実施形態は、画素アレイ部１３において列毎に設けられる複数の電流源３７用の電流源トランジスタ３８が、信号処理チップ７に設けられている。
この他にも例えば、画素アレイ部１３などのアナログ回路が信号の直流成分を除去するキャパシタを有する場合、このキャパシタを信号処理チップ７に形成した拡散層を用いて構成してもよい。
図１４は、アナログ信号の直流成分を除去する直流カット回路の説明図である。
図１４の直流カット回路は、アナログ信号の直流成分を除去するキャパシタ１３１を有する。
また、図１４には、当該キャパシタ１３１により直流成分が除去された信号がゲートに入力されるトランジスタ１３２が併せて図示されている。
そして、図１４に示すように、このキャパシタ１３１は、半導体基板１４１の拡散層１４２を用いて形成することができる。
図１４のキャパシタ１３１は、半導体基板１４１に形成された拡散層１４２と、当該拡散層１４２の一端に接続された第１配線１４３と、拡散層１４２と絶縁膜を介して重ねられた第２配線１４４とを有する。
このように半導体基板１４１に形成された拡散層１４２を用いたキャパシタ１３１を信号処理チップに形成することにより、当該アナログ信号が入力される図１４のトランジスタ１３２またはデジタル回路に対して、入力保護回路を設ける必要がなくなる。
１…固体撮像装置（半導体集積回路）、２…撮像装置（電子機器）、１３…画素アレイ部（アナログ回路）、１４…カラム回路（一つのデジタル回路）、１９…画素回路、２１…列出力信号線（出力信号線）、３１…フォトダイオード（光電変換素子）、３４…増幅トランジスタ（第１トランジスタ）、３７…電流源、３８…電流源トランジスタ（第２トランジスタ、第２電界効果トランジスタ）、４１…比較部（光電変換素子）、５１…第１半導体基板、５２…マイクロパッド（出力端子）、５３…第２半導体基板、５４…マイクロパッド（入力端子）、５５…マイクロバンプ（基板接続部）、６１…ソース拡散層（拡散層）、８１…遮蔽金属膜（遮光部）、９１…電圧源回路（電源部）、１０１…垂直転送部（第１転送部、転送部）、１０３…増幅トランジスタ（第１電界効果トランジスタ、転送部）、１０５…水平転送信号線（転送部）、１０６…ＡＤコンバータ（変換部）、１２１…光学系、１４２…拡散層。

Claims (15)

  1. アナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、前記アナログ回路の一部が形成される第１半導体基板と、
    前記アナログ回路の残部および前記デジタル回路が形成される第２半導体基板と、
    前記第１半導体基板と前記第２半導体基板とを接続する基板接続部と
    を有し、
    前記基板接続部は、
    前記第１半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第２半導体基板へ伝送する
    半導体集積回路。
  2. 前記第１半導体基板は、
    前記アナログ回路の一部に含まれる第１トランジスタと、
    前記第１トランジスタおよび前記基板接続部に接続される出力端子とを有し、
    前記第２半導体基板は、
    前記基板接続部に接続される入力端子と、
    前記アナログ回路の残部に含まれ、前記入力端子に接続される拡散層とを有する
    請求項１記載の半導体集積回路。
  3. 前記拡散層は、
    前記アナログ回路の残部に含まれる第２トランジスタの拡散層である
    請求項２記載の半導体集積回路。
  4. 前記第２トランジスタは、前記第１トランジスタの電流源であり、
    前記第１トランジスタは、
    当該第１トランジスタが形成される前記第１半導体基板とは別の半導体基板である前記第２半導体基板の前記第２トランジスタを負荷としたフォロワ回路を構成する
    請求項３記載の半導体集積回路。
  5. 前記半導体集積回路は、
    光電変換素子を有し、画素信号を出力する複数の画素回路と、
    前記複数の画素回路に接続され、前記画素信号を伝播する出力信号線と、
    前記出力信号線に接続される電流源と、
    前記複数の出力信号線に接続され、前記出力信号線により伝播された前記画素信号をデジタル値へ変換する変換部と
    を有し、
    前記複数の画素回路は、前記アナログ回路の一部として前記第１半導体基板に形成され、
    前記電流源は、前記アナログ回路の残部として前記第２半導体基板に形成され、
    前記変換部は、前記デジタル回路として前記第２半導体基板に形成され、
    前記出力信号線は、
    前記基板接続部を含み、前記第１半導体基板から第２半導体基板まで形成される
    請求項１から４のいずれか一項記載の半導体集積回路。
  6. 前記第１半導体基板に形成される各前記画素回路は、
    前記出力信号線にソースノードが接続され、前記第１トランジスタとして機能する第１電界効果トランジスタを有し、
    前記第２半導体基板に形成される前記電流源は、
    前記出力信号線にソースノードが接続され、前記第２トランジスタとして機能する第２電界効果トランジスタを有し、
    前記第１電界効果トランジスタは、
    前記第２電界効果トランジスタを負荷としたソースフォロワ回路を構成する
    請求項５記載の半導体集積回路。
  7. 前記第２半導体基板は、
    前記第１半導体基板に形成された前記第１電界効果トランジスタのドレインに対して電源電圧を供給する電源部を有する
    請求項６記載の半導体集積回路。
  8. 前記第２半導体基板は、
    前記第２トランジスタが前記第１半導体基板の前記複数の画素回路と重ならないように、前記第１半導体基板と重ねられ、前記第２トランジスタから放射された光が前記複数の画素回路へ入射し難い
    請求項５から７のいずれか一項記載の半導体集積回路。
  9. 前記第１半導体基板と前記第２半導体基板とは、重ねられ、
    前記第２半導体基板に形成される前記第２トランジスタと前記第１半導体基板に形成される前記複数の画素回路との間に設けられ、前記第２トランジスタから放射された光が前記複数の画素回路へ入射し難くする遮光部を有する
    請求項５から７のいずれか一項記載の半導体集積回路。
  10. 前記半導体集積回路は、
    電荷を生成する複数の光電変換素子と、
    前記複数の光電変換素子で発生した電荷を転送する転送部と、
    前記転送部により転送された電荷をデジタル値へ変換する変換部と
    を有し、
    前記複数の光電変換素子は、前記アナログ回路の一部として前記第１半導体基板に形成され、
    前記変換部は、前記デジタル回路として前記第２半導体基板に形成され、
    前記転送部は、
    前記基板接続部を含み、前記第１半導体基板から第２半導体基板まで形成される
    請求項１から４のいずれか一項記載の半導体集積回路。
  11. 前記転送部は、
    前記第１半導体基板に形成され、前記複数の光電変換素子から発生した電荷を受け取って転送する第１転送部と、
    前記第１半導体基板において前記第１転送部にゲートが接続され、前記第１トランジスタとして機能する第１電界効果トランジスタと、
    前記第２半導体基板において前記第２トランジスタとして機能する第２電界効果トランジスタと、を有し、
    前記第１電界効果トランジスタは、
    前記第２電界効果トランジスタを負荷としたソースフォロワ回路を構成する
    請求項１０記載の半導体集積回路。
  12. 前記拡散層は、
    前記入力端子から入力されるアナログ信号の直流成分を除去するキャパシタの一方の電極として機能する
    請求項２記載の半導体集積回路。
  13. アナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路が混在された半導体集積回路を有し、
    前記半導体集積回路は、
    前記アナログ回路の一部が形成される第１半導体基板と、
    前記アナログ回路の残部および前記デジタル回路が形成される第２半導体基板と、
    前記第１半導体基板と前記第２半導体基板とを接続する基板接続部と
    を有し、
    前記基板接続部は、
    前記第１半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第２半導体基板へ伝送する
    電子機器。
  14. 複数の光電変換素子を含むアナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、前記複数の光電変換素子を含む前記アナログ回路の一部が形成される第１半導体基板と、
    前記アナログ回路の残部および前記デジタル回路が形成される第２半導体基板と、
    前記第１半導体基板と前記第２半導体基板とを接続する基板接続部と
    を有し、
    前記基板接続部は、
    前記第１半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第２半導体基板へ伝送する
    固体撮像装置。
  15. 光を集光する光学系と、
    前記光学系により集光された光を光電変換する複数の光電変換素子を有する固体撮像部と
    を有し、
    前記固体撮像部は、
    前記複数の光電変換素子を含むアナログ回路および前記アナログ回路から出力されたアナログの出力信号をデジタル変換するデジタル回路のうちの、前記複数の光電変換素子を含む前記アナログ回路の一部が形成される第１半導体基板と、
    前記アナログ回路の残部および前記デジタル回路が形成される第２半導体基板と、
    前記第１半導体基板と前記第２半導体基板とを接続する基板接続部と
    を有し、
    前記基板接続部は、
    前記第１半導体基板の前記アナログ回路の一部により生成されたアナログ信号を、前記第２半導体基板へ伝送する
    撮像装置。
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