JPH05275624A - 半導体保護回路 - Google Patents
半導体保護回路Info
- Publication number
- JPH05275624A JPH05275624A JP10037192A JP10037192A JPH05275624A JP H05275624 A JPH05275624 A JP H05275624A JP 10037192 A JP10037192 A JP 10037192A JP 10037192 A JP10037192 A JP 10037192A JP H05275624 A JPH05275624 A JP H05275624A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- dummy
- protection circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信号を入力あるいは出力する端子３と、電源
端子Ｖｓｓ（あるいはＶｄｄ）との間に通常時オフ状態
を保つダミーＭＯＳトランジスタＱｄを接続した半導体
保護回路において、ダミーＭＯＳトランジスタＱｄのゲ
ート絶縁膜の静電破壊に対する耐性を強くする。 【構成】 ダミーＭＯＳトランジスタＱｄのゲートと上
記電源端子（ＶｓｓあるいはＶｄｄ）との間に通常時オ
ンする別のトランジスタＱｏを接続する。
端子Ｖｓｓ（あるいはＶｄｄ）との間に通常時オフ状態
を保つダミーＭＯＳトランジスタＱｄを接続した半導体
保護回路において、ダミーＭＯＳトランジスタＱｄのゲ
ート絶縁膜の静電破壊に対する耐性を強くする。 【構成】 ダミーＭＯＳトランジスタＱｄのゲートと上
記電源端子（ＶｓｓあるいはＶｄｄ）との間に通常時オ
ンする別のトランジスタＱｏを接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体保護回路、特に
信号を入力あるいは出力する端子と、電源端子との間に
通常時オフ状態を保つダミーＭＯＳトランジスタを接続
した半導体保護回路に関する。
信号を入力あるいは出力する端子と、電源端子との間に
通常時オフ状態を保つダミーＭＯＳトランジスタを接続
した半導体保護回路に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩ等ＭＯＳトランジスタを備
えた半導体集積回路装置は、入力段回路、出力段回路が
静電破壊が生じ易いという問題があり、そこで、例えば
特開昭６１−１３７３５８号公報により紹介されている
ように、例えば入力端子と電源端子（Ｖｄｄ、Ｖｓｓ）
との間に半導体保護回路を接続して静電破壊に対する強
度を強くすることが行われていた。
えた半導体集積回路装置は、入力段回路、出力段回路が
静電破壊が生じ易いという問題があり、そこで、例えば
特開昭６１−１３７３５８号公報により紹介されている
ように、例えば入力端子と電源端子（Ｖｄｄ、Ｖｓｓ）
との間に半導体保護回路を接続して静電破壊に対する強
度を強くすることが行われていた。
【０００３】図５は半導体保護回路の従来例を示す回路
図である。本半導体保護回路は出力端子から侵入した静
電気による静電破壊を防止するものである。図面におい
て、１は入力バッファ回路、２は出力信号線、３は出力
端子、ＱｄはｎチャンネルダミーＭＯＳトランジスタで
あり、出力端子３とＶｓｓ、即ちアース（これも電源端
子の一つ）との間に接続されている。そして、そのゲー
トはアースされている。なお、Ｄｉｎは出力バッファへ
の入力信号、ＯＥはアウトプットイネーブル信号であ
る。
図である。本半導体保護回路は出力端子から侵入した静
電気による静電破壊を防止するものである。図面におい
て、１は入力バッファ回路、２は出力信号線、３は出力
端子、ＱｄはｎチャンネルダミーＭＯＳトランジスタで
あり、出力端子３とＶｓｓ、即ちアース（これも電源端
子の一つ）との間に接続されている。そして、そのゲー
トはアースされている。なお、Ｄｉｎは出力バッファへ
の入力信号、ＯＥはアウトプットイネーブル信号であ
る。
【０００４】このような半導体保護回路によれば、出力
端子３に静電気が侵入し、出力信号線２の電位が異常に
高くなると、ダミーＭＯＳトランジスタＱｄのドレイン
・基板間の接合がブレークダウンして電流が基板に流れ
込まされ静電破壊を回避できると一応はいえる。
端子３に静電気が侵入し、出力信号線２の電位が異常に
高くなると、ダミーＭＯＳトランジスタＱｄのドレイン
・基板間の接合がブレークダウンして電流が基板に流れ
込まされ静電破壊を回避できると一応はいえる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
保護回路においてはダミーＭＯＳトランジスタＱｄのゲ
ートが接地されているので、端子３に静電気が侵入して
出力信号線２の電圧が異常に高くなると、その異常に高
い電圧がダミーＭＯＳトランジスタＱｄのゲートとドレ
インとの間に直接加わり、ダミーＭＯＳトランジスタＱ
ｄにブレークダウンが生じる前にゲート絶縁膜が特にド
レイン側の部分において静電破壊することが少なくなか
った。
保護回路においてはダミーＭＯＳトランジスタＱｄのゲ
ートが接地されているので、端子３に静電気が侵入して
出力信号線２の電圧が異常に高くなると、その異常に高
い電圧がダミーＭＯＳトランジスタＱｄのゲートとドレ
インとの間に直接加わり、ダミーＭＯＳトランジスタＱ
ｄにブレークダウンが生じる前にゲート絶縁膜が特にド
レイン側の部分において静電破壊することが少なくなか
った。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、信号を入力あるいは出力する端子
と、電源端子との間に通常時オフ状態を保つダミーＭＯ
Ｓトランジスタを接続した半導体保護回路において、ダ
ミーＭＯＳトランジスタのゲート絶縁膜の静電破壊を防
止し、静電破壊に対する耐性を高めることを目的とす
る。
されたものであり、信号を入力あるいは出力する端子
と、電源端子との間に通常時オフ状態を保つダミーＭＯ
Ｓトランジスタを接続した半導体保護回路において、ダ
ミーＭＯＳトランジスタのゲート絶縁膜の静電破壊を防
止し、静電破壊に対する耐性を高めることを目的とす
る。
【０００７】
【課題を解決するための手段】本発明半導体保護回路
は、ダミーＭＯＳトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする。
は、ダミーＭＯＳトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする。
【０００８】
【作用】本発明半導体保護回路によれば、ダミーＭＯＳ
トランジスタのゲートと電源端子との間に通常時オンす
るトランジスタが接続されているので、ダミーＭＯＳト
ランジスタのゲートと電源端子との間にそのトランジス
タによるインピーダンスが介在していることになる。従
って、信号を入力あるいは出力する端子の電位が静電気
の侵入により急激に変化すると、ダミーＭＯＳトランジ
スタのドレインとゲートとの容量カップリングによりゲ
ートの電位もその変化に応じて変化し得る。従って、ゲ
ート・ドレイン間の電位差が緩和され、ゲートの静電破
壊が生じにくくなる。依って、ダミーＭＯＳトランジス
タのゲート絶縁膜の静電破壊に対する耐性を強めること
ができる。
トランジスタのゲートと電源端子との間に通常時オンす
るトランジスタが接続されているので、ダミーＭＯＳト
ランジスタのゲートと電源端子との間にそのトランジス
タによるインピーダンスが介在していることになる。従
って、信号を入力あるいは出力する端子の電位が静電気
の侵入により急激に変化すると、ダミーＭＯＳトランジ
スタのドレインとゲートとの容量カップリングによりゲ
ートの電位もその変化に応じて変化し得る。従って、ゲ
ート・ドレイン間の電位差が緩和され、ゲートの静電破
壊が生じにくくなる。依って、ダミーＭＯＳトランジス
タのゲート絶縁膜の静電破壊に対する耐性を強めること
ができる。
【０００９】
【実施例】以下、本発明半導体保護回路を図示実施例に
従って詳細に説明する。図１は本発明半導体保護回路の
一つの実施例を示す回路図である。本半導体保護回路は
ダミーＭＯＳトランジスタＱｄのゲートと接地端子との
間にＭＯＳトランジスタＱｏを接続した点で図５に示す
半導体保護回路と異なっているが、それ以外の点では共
通しており、共通点については既に説明済みなのでその
説明を省略し、相違している点についてのみ説明する。
従って詳細に説明する。図１は本発明半導体保護回路の
一つの実施例を示す回路図である。本半導体保護回路は
ダミーＭＯＳトランジスタＱｄのゲートと接地端子との
間にＭＯＳトランジスタＱｏを接続した点で図５に示す
半導体保護回路と異なっているが、それ以外の点では共
通しており、共通点については既に説明済みなのでその
説明を省略し、相違している点についてのみ説明する。
【００１０】ＱｏはダミーＭＯＳトランジスタＱｄのゲ
ートと接地との間に接続されたｎチャンネルＭＯＳトラ
ンジスタで、そのゲートは電源端子Ｖｄｄに接続されて
いる。従って、ＭＯＳトランジスタＱｏに通常時オンし
ている。このＭＯＳトランジスタＱｏがオンしているの
で、ダミーＭＯＳトランジスタＱｄは通常動作時にオフ
状態に保たれる。しかし、ダミーＭＯＳトランジスタの
ゲートは、直接接地されておらず接地との間にはオンし
たＭＯＳトランジスタＱｏによるインピーダンスが介在
しており、半フローティング状態にある。
ートと接地との間に接続されたｎチャンネルＭＯＳトラ
ンジスタで、そのゲートは電源端子Ｖｄｄに接続されて
いる。従って、ＭＯＳトランジスタＱｏに通常時オンし
ている。このＭＯＳトランジスタＱｏがオンしているの
で、ダミーＭＯＳトランジスタＱｄは通常動作時にオフ
状態に保たれる。しかし、ダミーＭＯＳトランジスタの
ゲートは、直接接地されておらず接地との間にはオンし
たＭＯＳトランジスタＱｏによるインピーダンスが介在
しており、半フローティング状態にある。
【００１１】このような半導体保護回路によれば、ダミ
ーＭＯＳトランジスタＱｏはゲートが半フローティング
状態になっているので、若し、端子３に静電気が侵入し
てダミーＭＯＳトランジスタＱｏのドレインの電位が急
激に上昇してもゲートの電位もそれに追随して上昇し得
る。というのは、ダミーＭＯＳトランジスタＱｄは図４
に示すように、ゲートとドレインとの間にカップリング
容量Ｃが介在するからである。
ーＭＯＳトランジスタＱｏはゲートが半フローティング
状態になっているので、若し、端子３に静電気が侵入し
てダミーＭＯＳトランジスタＱｏのドレインの電位が急
激に上昇してもゲートの電位もそれに追随して上昇し得
る。というのは、ダミーＭＯＳトランジスタＱｄは図４
に示すように、ゲートとドレインとの間にカップリング
容量Ｃが介在するからである。
【００１２】従って、ゲート・ドレイン間の電位差が異
常に大きくなることを回避することができる。依って、
ダミーＭＯＳトランジスタＱｄのゲート絶縁膜の静電破
壊に対する耐性を高めることができる。
常に大きくなることを回避することができる。依って、
ダミーＭＯＳトランジスタＱｄのゲート絶縁膜の静電破
壊に対する耐性を高めることができる。
【００１３】図２は本発明半導体保護回路の他の実施例
を示す回路図である。本半導体保護回路は、図１の半導
体保護回路において、電源端子Ｖｄｄと出力信号線との
間にｐチャンネルダミーＭＯＳトランジスタＱｄｐを接
続し、そのゲートと電源端子Ｖｃｃとの間にｐチャンネ
ルＭＯＳトランジスタＱｏｐを接続し、該ＭＯＳトラン
ジスタＱｏｐのゲートを接地したものである。
を示す回路図である。本半導体保護回路は、図１の半導
体保護回路において、電源端子Ｖｄｄと出力信号線との
間にｐチャンネルダミーＭＯＳトランジスタＱｄｐを接
続し、そのゲートと電源端子Ｖｃｃとの間にｐチャンネ
ルＭＯＳトランジスタＱｏｐを接続し、該ＭＯＳトラン
ジスタＱｏｐのゲートを接地したものである。
【００１４】本半導体保護回路によれば、出力端子３の
電位が異常に高くなったときには図１の半導体保護回路
と同様にダミーＭＯＳトランジスタの静電破壊を防止で
きるだけでなく、出力端子３の電位が異常に低くなった
ときはダミーＭＯＳトランジスタＱｄｐにより出力段を
保護することができる。そして、そのダミーＭＯＳトラ
ンジスタＱｄｐのゲートと電源端子Ｖｄｄとの間に通常
時オンするｐチャンネルＭＯＳトランジスタが接続され
ているので、ダミーＭＯＳトランジスタＱｄｐのゲート
絶縁膜の静電破壊を防止することができる。尚、Ｖｄｄ
と出力信号線２との間にｐチャンネル型のダミーＭＯＳ
トランジスタに代えてｎチャンネル型のダミーＭＯＳト
ランジスタを接続し、そのゲートと上記ｎチャンネル型
のＭＯＳトランジスタＱｏのドレインを接続するように
しても良い。この場合、ｐチャンネルＭＯＳトランジス
タＱｏｐは不要となることはいうまでもない。
電位が異常に高くなったときには図１の半導体保護回路
と同様にダミーＭＯＳトランジスタの静電破壊を防止で
きるだけでなく、出力端子３の電位が異常に低くなった
ときはダミーＭＯＳトランジスタＱｄｐにより出力段を
保護することができる。そして、そのダミーＭＯＳトラ
ンジスタＱｄｐのゲートと電源端子Ｖｄｄとの間に通常
時オンするｐチャンネルＭＯＳトランジスタが接続され
ているので、ダミーＭＯＳトランジスタＱｄｐのゲート
絶縁膜の静電破壊を防止することができる。尚、Ｖｄｄ
と出力信号線２との間にｐチャンネル型のダミーＭＯＳ
トランジスタに代えてｎチャンネル型のダミーＭＯＳト
ランジスタを接続し、そのゲートと上記ｎチャンネル型
のＭＯＳトランジスタＱｏのドレインを接続するように
しても良い。この場合、ｐチャンネルＭＯＳトランジス
タＱｏｐは不要となることはいうまでもない。
【００１５】図３は本発明半導体保護回路の更に別の実
施例を示す回路図である。本半導体保護回路は本発明を
入力段を保護する回路に適用した実施例である。本半導
体保護回路は図１、図２に示す半導体保護回路とは、保
護対象が入力段であるという点で異なるに過ぎず、原理
は全く同じである。尚、４は入力端子、５は入力信号
線、６は入力バッファ、ＱｄはＶｓｓと信号線５との間
に接続されたダミーＭＯＳトランジスタＱｄａはＶｄｄ
と信号線５との間に接続されたダミーＭＯＳトランジス
タ、Ｒは保護用の拡散抵抗である。
施例を示す回路図である。本半導体保護回路は本発明を
入力段を保護する回路に適用した実施例である。本半導
体保護回路は図１、図２に示す半導体保護回路とは、保
護対象が入力段であるという点で異なるに過ぎず、原理
は全く同じである。尚、４は入力端子、５は入力信号
線、６は入力バッファ、ＱｄはＶｓｓと信号線５との間
に接続されたダミーＭＯＳトランジスタＱｄａはＶｄｄ
と信号線５との間に接続されたダミーＭＯＳトランジス
タ、Ｒは保護用の拡散抵抗である。
【００１６】
【発明の効果】本発明半導体保護回路は、ダミーＭＯＳ
トランジスタのゲートと電源端子との間に通常時オンす
る別のトランジスタを接続したことを特徴とするもので
ある。従って、本発明半導体保護回路によれば、ダミー
ＭＯＳトランジスタのゲートと電源端子との間に通常時
オンするトランジスタが接続されているので、ダミーＭ
ＯＳトランジスタのゲートと電源端子との間にそのトラ
ンジスタによるインピーダンスが介在していることにな
り、従って、そのゲートは半フローティング状態にな
る。従って、信号を入力あるいは出力する端子の電位が
静電気の侵入により急激に変化すると、ダミーＭＯＳト
ランジスタのドレインとゲートとの容量カップリングに
よりそのゲートの電位もその変化に応じて変化し得る。
従って、ダミーＭＯＳトランジスタのゲート・ドレイン
間の電位差が緩和され、ゲートの静電破壊が生じにくく
なる。
トランジスタのゲートと電源端子との間に通常時オンす
る別のトランジスタを接続したことを特徴とするもので
ある。従って、本発明半導体保護回路によれば、ダミー
ＭＯＳトランジスタのゲートと電源端子との間に通常時
オンするトランジスタが接続されているので、ダミーＭ
ＯＳトランジスタのゲートと電源端子との間にそのトラ
ンジスタによるインピーダンスが介在していることにな
り、従って、そのゲートは半フローティング状態にな
る。従って、信号を入力あるいは出力する端子の電位が
静電気の侵入により急激に変化すると、ダミーＭＯＳト
ランジスタのドレインとゲートとの容量カップリングに
よりそのゲートの電位もその変化に応じて変化し得る。
従って、ダミーＭＯＳトランジスタのゲート・ドレイン
間の電位差が緩和され、ゲートの静電破壊が生じにくく
なる。
【図１】本発明半導体保護回路の一つの実施例を示す回
路図である。
路図である。
【図２】本発明半導体保護回路の他の実施例を示す回路
図である。
図である。
【図３】本発明半導体保護回路の更に他の実施例を示す
回路図である。
回路図である。
【図４】ダミーＭＯＳトランジスタの容量カップリング
を説明する断面図である。
を説明する断面図である。
【図５】従来例を示す回路図である。
３ 端子 ４ 端子 Ｖｄｄ 電源端子 Ｖｓｓ 電源端子 Ｑｄ、Ｑｄｐ ダミーＭＯＳトランジスタ Ｑｏ、Ｑｏｐ トランジスタ（他のトランジスタ）
Claims (1)
- 【請求項１】 信号を入力あるいは出力する端子と、電
源端子との間に通常時オフ状態を保つダミーＭＯＳトラ
ンジスタを接続した半導体保護回路において、 上記ダミーＭＯＳトランジスタのゲートと上記電源端子
との間に通常時オンする別のトランジスタを接続したこ
とを特徴とする半導体保護回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037192A JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037192A JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275624A true JPH05275624A (ja) | 1993-10-22 |
Family
ID=14272188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037192A Pending JPH05275624A (ja) | 1992-03-25 | 1992-03-25 | 半導体保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
| JP2010157732A (ja) * | 2008-12-31 | 2010-07-15 | Hynix Semiconductor Inc | 集積回路 |
| JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
-
1992
- 1992-03-25 JP JP10037192A patent/JPH05275624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046480A (en) * | 1996-12-27 | 2000-04-04 | Seiko Epson Corporation | Protection circuit for semiconductor devices |
| JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
| JP2010157732A (ja) * | 2008-12-31 | 2010-07-15 | Hynix Semiconductor Inc | 集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6465848B2 (en) | Low-voltage-triggered electrostatic discharge protection device and relevant circuitry | |
| KR100296567B1 (ko) | 웰저항을사용한cmos회로의esd보호 | |
| JP4402109B2 (ja) | 低電圧ｎｍｏｓ型静電気放電クランプ | |
| JP2005045100A (ja) | 半導体集積回路装置 | |
| JPH02262374A (ja) | 静電気保護システム | |
| US5999386A (en) | Cross-referenced electrostatic discharge protection systems and methods for power supplies | |
| US6317306B1 (en) | Electrostatic discharge protection circuit | |
| US7102863B2 (en) | Electrostatic breakdown preventing circuit for semiconductor device | |
| US5689132A (en) | Protective circuit for semiconductor integrated circuit | |
| JP3464340B2 (ja) | 半導体集積回路装置 | |
| JPH05275624A (ja) | 半導体保護回路 | |
| US10177135B2 (en) | Integrated circuit and electrostatic discharge protection circuit thereof | |
| JPH0379120A (ja) | 入力保護回路 | |
| US6169312B1 (en) | Static protection circuit for use in a semiconductor integrated circuit device | |
| US6633468B1 (en) | High voltage protection circuit for improved oxide reliability | |
| JPH11145454A (ja) | 半導体装置、静電保護素子及び絶縁破壊防止方法 | |
| US6031270A (en) | Methods of protecting a semiconductor device | |
| US6291964B1 (en) | Multiple power source electrostatic discharge protection circuit | |
| JP2884946B2 (ja) | 半導体集積回路装置 | |
| US5608594A (en) | Semiconductor integrated circuit with surge-protected output MISFET's | |
| JPS63220564A (ja) | Ｃ−ｍｏｓｌｓｉの保護回路 | |
| US20230198250A1 (en) | Electrostatic discharge protection circuit | |
| US20020053934A1 (en) | Electrostatic discharge protection device for an integrated transistor | |
| EP0620598B1 (en) | Input/output protective circuit | |
| JP2871329B2 (ja) | 半導体集積回路 |