JP2006517350A - 低電圧ｎｍｏｓ型静電気放電クランプ - Google Patents

Abstract

低電圧で動作する静電気放電クランプを備えるシステム及び方法について記載する。抵抗体及びｐウェルを連結する構成のトランジスタ（２０１）を低電圧動作ＥＳＤクランプとして使用することができ、この場合、トランジスタ（２０１）のボディ（２０２）はソース（２０４）に抵抗体（２０６）を介して接続されるので、有効なＥＳＤ性能を維持しつつ、トランジスタ（２０１）のＤＣリーク電流を小さくし、かつトランジスタにおけるラッチアップの発生を最大限防止することができる。

Description

本発明は概して半導体分野に関する。特に、本発明は低電圧静電気放電クランプに関する。

静電気放電（ＥＳＤ）はほとんどの種類の集積回路にとって信頼性上重要な現象である。コアの回路部分を保護するために、回路設計者は回路に並列接続されて入力／出力（Ｉ／Ｏ）パッドを接地に接続する構成の保護素子を使用することができる。しかしながら、低いクランプ電圧を維持しつつ大きなＥＳＤ電流をコアの回路に影響しないように逃がすことができ、占有面積がかなり小さく、かつ既存のＩＣプロセス技術を利用することができるＥＳＤ保護素子を実現することは特に難しい作業である。

ＥＳＤ保護素子は寄生動作を行ない、かつ負荷の掛かる領域を最小限に抑えつつ大きな保護機能を提供する必要がある。更に、ＥＳＤ保護素子は、大きく、かつ保護素子自体の面積通りの大きさの素子故障電流（保護素子が不良に至る電流）を示す必要がある。

回路をＥＳＤから保護するための手法が十分なものとなっていないのは、ボディが浮遊電位となる構成のｎチャネル金属酸化物半導体（ＮＭＯＳ）素子を使用するからである。ボディが浮遊電位となる構成のＮＭＯＳトランジスタは、ＥＳＤクランプとして、かつ大概は良好なＥＳＤ保護として使用することができる。しかしながら、この技術には、大きな直流電流（ＤＣリーク）が流れ、そしてラッチアップに対して非常に弱いという問題がある。ＮＭＯＳトランジスタの場合、例えばＤＣリークはドレインからソースに流れる不所望な電流となって現われる。ラッチアップは、例えばＮＭＯＳが形成する寄生サイリスタ構造及びこの構造の隣接素子に何かの拍子でトリガーが掛かってこれらの構造及び素子が動作すると生じる。

従って、ＤＣリークが小さく、かつラッチアップ耐性の高い良好なＥＳＤ保護特性を示す素子が必要になる。

本発明及び本発明の種々の特徴及び利点について、添付の図に例示され、次の記述に詳細が示され、かつ本発明を制限しない実施形態を参照しながら更に完全な形で説明する。公知の出発材料、処理技術、構成要素、及び機器に関する記述は、本発明の細部が不必要に不明瞭にならないようにするために省略する。しかしながら、本発明の特定の実施形態を示しながら、詳細な記述及び特定の実施例を例示のためにのみ提供するのであって、本発明を制限するために提供するのではないことを理解されたい。この技術分野の当業者には本開示から、種々の置き換え、変更、追加、及び／又は再構成を本発明の重要なコンセプトに示される技術思想及び／又は技術範囲から逸脱しない範囲において為し得ることが明らかになるものと考えられる。

本発明の一の態様によれば、一の方法において、回路を静電気放電から保護するが、この保護は、抵抗体−ｐウェル接続（ｒｅｓｉｓｔｏｒ ｐ−ｗｅｌｌ ｃｏｎｎｅｃｔｅｄ：抵抗及びｐウェルを接続する構成）型トランジスタを入力／出力パッド及び接地に、回路に並列になるように接続することにより行われる。

本発明の別の態様によれば、抵抗体−ｐウェル接続型トランジスタは、基板、基板内の絶縁構造、絶縁構造に隣接する絶縁層、絶縁層及び絶縁構造に隣接するウェル、ウェル内
の第１不純物領域、ボディを制御する第１不純物領域に隣接する第１電極取出し部、ウェル内の第２不純物領域、ソースを画定する第２不純物領域に隣接する第２電極取出し部、ウェルに隣接する誘電体層、ゲートを画定する誘電体層に隣接する第３電極取出し部、ウェル内の第３不純物領域、ドレインを画定する第３不純物領域に隣接する第４電極取出し部、及び第１電極取出し部と第２電極取出し部との間に接続される抵抗素子を含む。

本明細書の一部を構成する添付の図は本発明の幾つかの態様を示すために提供される。本発明に関する、かつ本発明が備えるシステムの構成要素及び動作に関するコンセプトは、例示の、従って制限的ではない図示の実施形態を参照することにより一層容易に理解でき、かつ一層明確になる。これらの図においては、同様の参照番号（これらの番号が複数の図に渡って現われる場合）は同じ、または同様な構成要素を指す。本発明についての理解は、これらの図の一つ以上を本明細書の記述に関連付けながら参照することにより一層深まる。ここで、図に示す形状は必ずしも寸法通りには描かれていないことに留意されたい。

図１を参照すると、先行技術によるＥＳＤ保護システム１００の組合せ回路及びブロック図が示される。ボディ１０２、ゲート１０３、ソース１０４、及びドレイン１０５を有するフローティングボディ型トランジスタ（またはクランプ）１０１は、Ｉ／Ｏパッド１１０にドレイン１０５を通して、そして接地１２０にソース１０４を通して接続される。ゲート１０３はソース１０４に接続される。回路または回路コア１３０はドレイン１０５に、そしてソース１０４に、フローティングボディ型トランジスタ１０１に並列になるように接続される。

フローティングボディ型トランジスタ１０１はｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタまたは接合絶縁構造のＮＭＯＳトランジスタ（ｉｓｏｌａｔｅｄ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）などとすることができる。ボディ１０２はフローティング（浮遊）である、すなわちボディの取出し部の電圧が不定である。

動作状態においては、フローティングボディ型トランジスタ１０１は、このトランジスタが寄生の横方向ＮＰＮトランジスタ動作を示すので（電圧を固定する）クランプとして機能することができる。フローティングボディ型トランジスタはブレークダウンモードにおいてバイポーラ接合トランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ：ＢＪＴ）として動作し、このモードのＢＪＴは通常、非常に大きな電流をその低い「オン」抵抗によって流すことができるので、合計消費電力を小さくすることができる。理想的には、ＥＳＤが生じている間は、回路１３０に損傷が生じる前にフローティングボディ型トランジスタ１０１がオンする（トランジスタが導通する）。フローティングボディ型トランジスタ１０１は通常の回路動作の間はオフしている（非導通である）。

図２を参照すると、本発明の例示としての実施形態によるＥＳＤ保護システム２００の組合せ回路及びブロック図が示される。ボディ２０２、ゲート２０３、ソース２０４、及びドレイン２０５を有するＥＳＤ保護トランジスタ（またはクランプ）２０１は、Ｉ／Ｏパッド１１０にドレイン２０５を通して、そして接地端子１２０にソース２０４を通して接続される。ゲート２０３はソース２０４に接続される。ボディ２０２はソース２０４に抵抗体２０６を通して接続される。回路１３０はドレイン２０５に、そしてソース２０４に、ＥＳＤ保護トランジスタ２０１に並列になるように接続される。実際には、ＥＳＤ保護トランジスタ２０１は「オンチップ（ｏｎ−ｃｈｉｐ）」とすることができる、すなわち回路１３０と同じ半導体基板に形成することができる。

一の実施形態では、ＥＳＤクランプ２０１は、抵抗体−ｐウェル接続型（ｒｅｓｉｓｔｏｒ ｐ−ｗｅｌｌ ｃｏｎｎｅｃｔｅｄ）トランジスタ２０１とすることができ抵抗体
−ｐウェル連結型（ｒｅｓｉｓｔｏｒ ｐ−ｗｅｌｌ ｔｉｅｄ：ＲＰＷＴ）トランジスタ２０１とも呼ぶ。ＲＰＷＴトランジスタ２０１はＲＰＷＴｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタまたは接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタなどとすることができる。

別の実施形態では、ＥＳＤクランプ２０１は、抵抗体−ｎウェル接続型（ｒｅｓｉｓｔｏｒ ｎ−ｗｅｌｌ ｃｏｎｎｅｃｔｅｄ）トランジスタ２０１とすることができる。抵抗体−ｎウェル接続型トランジスタ２０１はｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタまたは絶縁ＰＭＯＳトランジスタなどとすることができる。

動作状態においては、ＲＰＷＴトランジスタ２０１はＮＰＮ接合トランジスタと見なすことができる。寄生の横方向ＮＰＮ動作プロセスが「オン」すると、ドレイン２０５がコレクタとして機能し、ソース２０４がエミッタとして機能し、そしてボディ２０２がベースとして機能するので、回路１３０を有効に保護することができる。ＥＳＤ電流がＲＰＷＴトランジスタ２０１を、Ｉ／Ｏパッド１１０から接地１２０に流れる。ＮＰＮトランジスタの動作はこの技術分野の当業者に公知である。ＲＰＷＴトランジスタ２０１が「オフ」すると、抵抗体２０６がドレイン２０５からソース２０４に向かう直流リーク電流を小さくすることができ、かつＲＰＷＴトランジスタ２０１がラッチアップするのを防止することができる。

本発明においては、抵抗性素子をクランプ２０１のボディ２０２とソース２０４との間に接続する。一の実施形態では、抵抗体２０６を抵抗性素子として使用することができる。別の実施形態では、トランジスタまたはスイッチを抵抗性素子として使用することができる。

図３を参照すると、本発明の例示としての実施形態によるＥＳＤ保護システム２５０の組合せ回路及びブロック図が示される。スイッチ２０７は、例えばＮＭＯＳトランジスタとすることができる。本実施形態では、スイッチのドレイン２０８はＥＳＤクランプ２０１のボディ２０２に接続され、スイッチのソース２０９はＥＳＤクランプ２０１のソース２０４に接続され、そしてスイッチのゲート２１０は電圧源Ｖ_ＤＤに接続される。一の実施形態では、電圧源Ｖ_ＤＤは回路コア１３０が使用する電源と同じである。

動作状態においては、電圧源Ｖ_ＤＤがオンすると、スイッチ２０７は低抵抗（オン状態）を示す。電圧源Ｖ_ＤＤがオフすると、スイッチ２０７は高抵抗（オフ状態）を示す。このようにスイッチ２０７は、電源がオフすると抵抗として有効に機能する。この技術分野の当業者が本開示を一読することにより理解することであるが、ＥＳＤ現象は、電源がオフし、回路を人が触って扱うときに生じ易い。

図４を参照すると、本発明の例示としての実施形態による接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタ（またはクランプ）３００の断面が示される。ｐ基板３０２はｎウェルリング３０３に、かつｎ型不純物層３０４に隣接する。ｎウェルリング３０３及びｎ型不純物層３０４によってｐウェル３０５がｐ基板３０２から絶縁される。ｐ＋領域３０６、第１ｎ＋領域３０７、及び第２ｎ＋領域３０８はｐウェル３０５に隣接する。

第１電極取出し部３０９は、ボディ２０２を制御するｐ＋領域３０６に隣接する。第２電極取出し部３１１は、ソース２０４を形成する第１ｎ＋領域３０７に隣接する。第１電極取出し部３０９は、第２電極取出し部３１１に抵抗体３１７を通して接続される。誘電体層３１３はｐウェル３０５に、かつ第１及び第２ｎ＋領域３０７，３０８に隣接する。誘電体層３１３はまた、ゲート２０３を制御する第３電極取出し部３１４に隣接する。一の実施形態では、誘電体層３１３は二酸化シリコン層（ＳｉＯ_２）とすることができる。
第３電極取出し部３１４は第２電極取出し部３１１に隣接し、この取出し部３１１はゲート２０３をソース２０４に直接接続する。第４電極取出し部３１５は、ドレイン２０５を画定する第２ｎ＋領域３０８に隣接する。

一の実施形態では、ｎウェルリング３０３は、例えばディープトレンチアイソレーション構造のような別の絶縁構造に置き換えることができる。別の実施形態では、第１、第２、第３及び第４電極取出し部３０９，３１１，３１４，３１５は金属取出し部とすることができる、または例えばポリシリコンのような他のどのような導電材料によっても作製することができる。

接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタ３００は、例えば図２に示すＥＳＤ保護システム２００のＲＰＷＴトランジスタ２０１として使用することができる。一の実施形態では、抵抗体３１７はｐウェル３０５の内部に設ける（ｐウェル３０５それ自体の一部とする）ことができる。

接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタ３００が「オン」すると、電子なだれ（アバランシェ増倍現象）がドレイン接合を逆バイアスすることにより生じ、ホールがドリフトしてボディ電位を高くし、そしてソース−ｐウェルにより形成されるダイオードが順バイアスされてソース２０４がＮＰＮトランジスタのエミッタとして機能し、ボディ２０２がＮＰＮトランジスタのベースとして機能し、そしてドレイン２０５がＮＰＮトランジスタのコレクタとして機能する。接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタ３００が「オフ」すると、抵抗体３１７によってドレイン２０５からソース２０４に流れるＤＣリーク電流を小さくすることができ、かつトランジスタ３００がラッチアップするのを防止することができる。

図５を参照すると、図２または図３に詳細が示されるようなＲＰＷＴクランプのトランスミッションラインパルス（ＴＬＰ：幅の狭い安定した矩形波パルス）曲線４０２特性が、図１に詳細が示されるような先行技術によるクランプのＴＬＰ曲線４０１特性と比較される形で示され、この図によって本発明の一の態様が分かる。縦軸はＥＳＤ保護素子を流れるＥＳＤ電流をミリアンペアで示す。横軸は保護素子の両端に掛かる電圧をボルトで示す。

トランスミッションラインパルステストは、ＥＳＤ現象を模擬し、ＥＳＤ破壊テストに使用することができる公知の電気解析ツールである。第１の×印４０３はＲＰＷＴクランプが不良に至るポイントを示し、第２の×印４０４は先行技術によるクランプが不良に至るポイントを示す。曲線４０１，４０２はほぼ同じであり、本明細書に開示するＲＰＷＴクランプが先行技術によるフローティングボヂィ型クランプのＥＳＤ特性と同様なＥＳＤ特性を有することを示している。

図６を参照すると、図２または図３に詳細が示されるようなＲＰＷＴクランプの直流（ＤＣ）リーク電流曲線５０１（中抜きの円）特性が、図１に詳細が示されるような先行技術によるクランプの別のＤＣリーク電流曲線５０２（中抜きの方形）特性と比較される形で示され、この図によって本発明の一の態様が分かる。縦軸はＥＳＤ保護素子を流れるＤＣリーク電流をアンペアで示す。横軸は保護素子の両端に掛かる電圧をボルトで示す。

直流リークテストを使用して、ＤＣ電圧がトランジスタのドレインを正電位とし、ソースを負電位としてこられの間に印加されるときにトランジスタのドレインからソースに流れるリーク電流を測定することができる。図６に示すように、図５に示すＥＳＤ特性と同様なＥＳＤ特性を維持しながら、ＲＰＷＴクランプ５０１のＤＣリーク電流は先行技術によるフローティングボディ型クランプ５０２のリーク電流よりもはるかに小さいことが分
かる。

別の実施形態においては、本発明では、ＲＰＷＴトランジスタのゲートをソースに接続する別の抵抗性素子を使用し、ゲート接続による効果を利用してＥＳＤ保護を更に強化する。本発明は、低い接合電圧を利用して絶縁され、かつそのボディがそのソースに抵抗体を通して接続される構造のＮＭＯＳトランジスタにより形成されるＲＰＷＴＮＭＯＳトランジスタを含むことができる。更に本発明では、ＲＰＷＴＮＭＯＳトランジスタを使用して、ＤＣリーク電流を最小化し、かつラッチアップの発生を最大限防止しつつ、低電圧ＭＯＳ素子をＥＳＤから保護することができる。

本発明のＲＰＷＴトランジスタに使用する特定の製造プロセスはこの技術分野の当業者の技術レベルを用いて実施できるので、この製造プロセスによって記載の機能が実現する限りこの製造プロセスはここでは重要ではない。通常、本発明を実施する、または使用する場合、製造プロセスは先行技術から分かるように、必要な種々の設備及びエネルギー供給源、最終製品の予測される必要な適用形態、及び総合的な製造プロセスの必要性に基づいて選択することができる。

本明細書において使用する“ａ”または“ａｎ”という用語は、特に断らない限り、一つ、または一つよりも多い状態を指す。本明細書において使用する“ｓｕｂｓｔａｎｔｉａｌｌｙ”という用語は、少なくとも所与の状態にほぼ近いことを意味する（例えば、好適には所与の状態の１０％以内、更に好適には所与の状態の１％以内、そして最も好適には所与の状態の０．１％以内）。本明細書において使用する“ａｎｏｔｈｅｒ”という用語は、少なくとも２番目以降を意味する。本明細書において使用する“ｉｎｃｌｕｄｉｎｇ”及び／又は“ｈａｖｉｎｇ”という用語は、“ｃｏｍｐｒｉｓｉｎｇ”を意味する（すなわち、オープンランゲージ：権利範囲の解釈の場合、発明の本質を変更しない範囲で他の構成要件を含みうる用語）。本明細書において使用する“ｃｏｕｐｌｅｄ”という用語は、必ずしも直接ではないが、そして必ずしも機械的ではないが、“ｃｏｎｎｅｃｔｅｄ”を意味する。

添付の請求項はｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎの制約（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎの機能と当該開示された構造とを明確に関連付ける記載がない場合には、当該他の構造は米国特許法１１２条§６にいう「対応する」ものとは認められない」との判決による）を含むとは解釈されないものであると考える。本発明の構成の直下の構成を示す実施形態は添付の独立請求項及びこれらの請求項の等価物によって規定される。本発明の特定の実施形態は添付の従属請求項及びこれらの請求項の等価物によって差別化される。

先行技術によるＥＳＤ保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示すＥＳＤ保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示す別のＥＳＤ保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示す、接合絶縁構造のＲＰＷＴＮＭＯＳトランジスタの断面図。 本発明の一実施態様を示す、図２または図３に詳細が示されるようなＲＰＷＴクランプのトランスミッションラインパルス（ＴＬＰ）曲線４０２特性、及び図１に詳細が示されるような先行技術によるクランプのＴＬＰ曲線４０１特性のグラフ。 本発明の一実施態様を示す、図２または図３に詳細が示されるようなＲＰＷＴクランプの直流リーク（ＤＣリーク）電流曲線５０１特性、及び図１に詳細が示されるような先行技術によるクランプのＤＣリーク曲線５０２特性のグラフ。

Claims (2)

1. 抵抗体及びｐウェルを接続する構成のトランジスタであって、
   基板と、
   基板内の絶縁構造と、
   絶縁構造に隣接する絶縁層と、
   絶縁層及び絶縁構造に隣接するウェルと、
   ウェル内の第１不純物領域と、
   ボディを制御する第１不純物領域に隣接する第１電極取出し部と、
   ウェル内の第２不純物領域と、
   ソースを画定する第２不純物領域に隣接する第２電極取出し部と、
   ウェルに隣接する誘電体層と、
   ゲートを画定する誘電体層に隣接する第３電極取出し部と、
   ウェル内の第３不純物領域と、
   ドレインを画定する第３不純物領域に隣接する第４電極取出し部と、
   第１電極取出し部と第２電極取出し部との間に接続される抵抗性素子とを備えるトランジスタ。
2. 第１端子が入力／出力パッドに接続され、かつ第２端子が接地端子に接続される構成の、少なくとも２つの端子を有する回路を保護する静電気保護回路であって、静電気保護回路は、抵抗体及びｐウェルを接続する構成のトランジスタを備え、このトランジスタは抵抗性素子、ボディ、ドレイン、ゲート、及びソースを有し、
   ドレインは入力／出力パッドに接続され、
   ソースは接地端子に接続され、
   ゲートはソースに接続され、
   抵抗性素子がボディをソースに接続する、静電気保護回路。

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