JPH077406A - 集積回路用の静電放電保護 - Google Patents
集積回路用の静電放電保護Info
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- JPH077406A JPH077406A JP2417893A JP41789390A JPH077406A JP H077406 A JPH077406 A JP H077406A JP 2417893 A JP2417893 A JP 2417893A JP 41789390 A JP41789390 A JP 41789390A JP H077406 A JPH077406 A JP H077406A
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- 230000003068 static effect Effects 0.000 title abstract description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 230000005611 electricity Effects 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】 (修正有)
【目的】1ミクロン以下の特徴部を有する電界効果トラ
ンジスタ回路に使用する静電放電保護回路を提供する。 【構成】保護回路30は、トリガ回路24とクランプ回
路26とを有している。静電放電に応答して、トリガ回
路24はクランプ回路26をターンオンし、保護されて
いる回路10のノードを上側及び下側電位の両方へクラ
ンプする。このことは、静電放電が、その極性に依存し
て、何れかの電位源へ問題なく散逸させることを可能と
する。好適には、トリガ回路24は、パワーが保護され
ている回路へ供給されている度に所要の制御信号を発生
する抵抗−コンデンサ回路網から構成されており、一方
クランプ回路26は入力ピンを高及び低電位源の両方へ
接続する一対のトランジスタから構成されている。典型
的に、一つの保護回路は保護されている集積回路10の
各入出力ピンへ結合されている。
ンジスタ回路に使用する静電放電保護回路を提供する。 【構成】保護回路30は、トリガ回路24とクランプ回
路26とを有している。静電放電に応答して、トリガ回
路24はクランプ回路26をターンオンし、保護されて
いる回路10のノードを上側及び下側電位の両方へクラ
ンプする。このことは、静電放電が、その極性に依存し
て、何れかの電位源へ問題なく散逸させることを可能と
する。好適には、トリガ回路24は、パワーが保護され
ている回路へ供給されている度に所要の制御信号を発生
する抵抗−コンデンサ回路網から構成されており、一方
クランプ回路26は入力ピンを高及び低電位源の両方へ
接続する一対のトランジスタから構成されている。典型
的に、一つの保護回路は保護されている集積回路10の
各入出力ピンへ結合されている。
Description
【0001】
【産業上の利用分野】本発明は、静電放電保護回路に関
するものである。更に詳細には、本発明は、特に1ミク
ロン以下の特徴部を有する電界効果トランジスタ回路を
保護するために使用される静電放電保護回路に関するも
のである。
するものである。更に詳細には、本発明は、特に1ミク
ロン以下の特徴部を有する電界効果トランジスタ回路を
保護するために使用される静電放電保護回路に関するも
のである。
【0002】
【従来の技術】電界効果装置を使用する集積回路は、通
常MOS集積回路と呼ばれ、歴史的に静電放電によって
影響を受けるものである。処理技術が改善されるにつ
れ、回路特徴部の寸法が減少し、日常的な活動によって
発生される静電気であっても、多数のMOS回路を破壊
したり又は実質的な損傷を与えたりする場合がある。こ
の様な損傷を受け易い回路は、通常、パッケージされて
いるが、いまだに最終的な製品の形に組込まれていない
仕上げ済み回路である。組込まれると、他の手段がチッ
プを損傷から保護することが可能である。
常MOS集積回路と呼ばれ、歴史的に静電放電によって
影響を受けるものである。処理技術が改善されるにつ
れ、回路特徴部の寸法が減少し、日常的な活動によって
発生される静電気であっても、多数のMOS回路を破壊
したり又は実質的な損傷を与えたりする場合がある。こ
の様な損傷を受け易い回路は、通常、パッケージされて
いるが、いまだに最終的な製品の形に組込まれていない
仕上げ済み回路である。組込まれると、他の手段がチッ
プを損傷から保護することが可能である。
【0003】静電放電は、典型的に、組込む前に回路を
個別的に取扱うことによって回路に手が触れる場合、パ
ッケージした回路が別の表面に沿ってそのピン上を摺動
する場合に静電放電が発生する場合、又はより一般的に
は、回路が静電気に露呈される場合に、発生する。この
様な静電放電からの全体的な損傷は、顧客によって返却
される装置の半数を超えるものに対する原因である。
個別的に取扱うことによって回路に手が触れる場合、パ
ッケージした回路が別の表面に沿ってそのピン上を摺動
する場合に静電放電が発生する場合、又はより一般的に
は、回路が静電気に露呈される場合に、発生する。この
様な静電放電からの全体的な損傷は、顧客によって返却
される装置の半数を超えるものに対する原因である。
【0004】電界効果トランジスタを使用する集積回路
装置を静電放電から保護する一つの従来技術方法は、ダ
イオードを使用することである。これらのダイオード
は、回路の入力経路と、電源が接続されるピンとの間に
結合される。一方の極性の静電放電が発生すると、該ダ
イオードは順方向バイアスされ、且つ反対極性の放電の
場合には、該ダイオードは逆バイアスされる。通常、該
ダイオードを逆バイアスさせる放電はより問題の大きな
ものである。なぜならば、内部論理回路によって見られ
る電圧及びパワーサージは、順方向バイアスの場合より
も一層大きいからである。MOS回路を静電放電損傷か
ら保護するために使用される他の方法は、ほとんど、上
述したダイオードクランプシステムに関する変形例であ
る。
装置を静電放電から保護する一つの従来技術方法は、ダ
イオードを使用することである。これらのダイオード
は、回路の入力経路と、電源が接続されるピンとの間に
結合される。一方の極性の静電放電が発生すると、該ダ
イオードは順方向バイアスされ、且つ反対極性の放電の
場合には、該ダイオードは逆バイアスされる。通常、該
ダイオードを逆バイアスさせる放電はより問題の大きな
ものである。なぜならば、内部論理回路によって見られ
る電圧及びパワーサージは、順方向バイアスの場合より
も一層大きいからである。MOS回路を静電放電損傷か
ら保護するために使用される他の方法は、ほとんど、上
述したダイオードクランプシステムに関する変形例であ
る。
【0005】上述した従来方法は、より大きな特徴部を
有する回路の場合には満足のゆく程度に機能する。しか
しながら、集積回路の特徴部が1ミクロン以下になる
と、より大きな特徴部を損傷する電圧よりも低い電圧で
あっても、該ダイオード及び回路を破壊する場合があ
る。二重ダイオードクランプに関するより深刻な問題
は、該クランプは、回路シミュレーションソフトウエア
による解析を容易に行なうことができないことである。
換言すると、それは、回路を静電放電から保護するため
に、二重ダイオードクランプの場合の「当り又ははず
れ」アプローチであった。この当り又ははずれのアプロ
ーチは、製品開発を阻止し且つ遅延させ、製品をレリー
ズするために試行錯誤的な設計サイクルを付加する。
有する回路の場合には満足のゆく程度に機能する。しか
しながら、集積回路の特徴部が1ミクロン以下になる
と、より大きな特徴部を損傷する電圧よりも低い電圧で
あっても、該ダイオード及び回路を破壊する場合があ
る。二重ダイオードクランプに関するより深刻な問題
は、該クランプは、回路シミュレーションソフトウエア
による解析を容易に行なうことができないことである。
換言すると、それは、回路を静電放電から保護するため
に、二重ダイオードクランプの場合の「当り又ははず
れ」アプローチであった。この当り又ははずれのアプロ
ーチは、製品開発を阻止し且つ遅延させ、製品をレリー
ズするために試行錯誤的な設計サイクルを付加する。
【0006】静電放電問題に関する別の複雑性は、装置
の信頼性及び性能における顧客のスタンダードが増々高
くなっていることである。特に、軍隊は、例えば軍隊用
スタンダード883Cなどのような基準を課すことによ
り、従来のスタンダードと比較して製品性能スタンダー
ドを著しく上昇させている。このことは、以前の静電放
電保護技術の許容性を有している。
の信頼性及び性能における顧客のスタンダードが増々高
くなっていることである。特に、軍隊は、例えば軍隊用
スタンダード883Cなどのような基準を課すことによ
り、従来のスタンダードと比較して製品性能スタンダー
ドを著しく上昇させている。このことは、以前の静電放
電保護技術の許容性を有している。
【0007】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、1ミクロン以下の特徴部を有する電界効果
トランジスタ回路に使用する静電放電保護回路を提供す
ることを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、1ミクロン以下の特徴部を有する電界効果
トランジスタ回路に使用する静電放電保護回路を提供す
ることを目的とする。
【0008】
【課題を解決するための手段】本発明は、共通の方法を
使用して回路を製造し且つ解析することを可能とする静
電放電保護回路を提供している。特に、本発明技術は、
静電気を散逸させるが通常の回路動作に対しては透明、
即ち影響されることのない低インピーダンススイッチを
提供している。好適実施形態の回路は、軍事スタンダー
ドを満足するものであり、且ついままで可能でなかった
最も最新の実質的に減少した特徴部の寸法を有するMO
S集積回路を保護することが可能である。本発明は、更
に、回路基板上に据付ける前に集積回路を保護すること
を可能としている。
使用して回路を製造し且つ解析することを可能とする静
電放電保護回路を提供している。特に、本発明技術は、
静電気を散逸させるが通常の回路動作に対しては透明、
即ち影響されることのない低インピーダンススイッチを
提供している。好適実施形態の回路は、軍事スタンダー
ドを満足するものであり、且ついままで可能でなかった
最も最新の実質的に減少した特徴部の寸法を有するMO
S集積回路を保護することが可能である。本発明は、更
に、回路基板上に据付ける前に集積回路を保護すること
を可能としている。
【0009】本発明は、静電放電イベント期間中におい
てのみターンオンされる典型的にはVcc及びVssで
ある集積回路を駆動する電源間にスイッチを与えてい
る。この技術を使用して、回路の入力ダイオードを通常
逆バイアスする極性の静電放電イベントが、順方向バイ
アスしたダイオード及びVssとVccとの間の短絡回
路とを介してシャントさせることが可能である。
てのみターンオンされる典型的にはVcc及びVssで
ある集積回路を駆動する電源間にスイッチを与えてい
る。この技術を使用して、回路の入力ダイオードを通常
逆バイアスする極性の静電放電イベントが、順方向バイ
アスしたダイオード及びVssとVccとの間の短絡回
路とを介してシャントさせることが可能である。
【0010】更に、入力ダイオードを逆バイアスする傾
向のあった極性の静電放電イベントは、Vcc/Vss
へパワーを供給する傾向となる。本発明は、低インピー
ダンスVcc/Vssスイッチを制御する論理へパワー
を供給する効果を利用している。取扱い中又はプリント
回路基板上に位置させていない場合の放電の場合には、
該放電は回路をパワーアップし、論理回路を動作させて
クランプをターンオンさせる。従って、該クランプは、
静電放電が、回路ピンに接触するものを介して散逸する
ことを可能とする。好適実施形態の静電放電保護回路
は、公知の製造プロセスを使用して、チップ上に容易に
製造することが可能である。本回路は、小型であり、従
って通常の回路と共に集積回路チップ上に容易に組込む
ことが可能である。重要なことであるが、本保護回路
は、保護されている回路の通常動作に対しては透明、即
ち影響することはない。
向のあった極性の静電放電イベントは、Vcc/Vss
へパワーを供給する傾向となる。本発明は、低インピー
ダンスVcc/Vssスイッチを制御する論理へパワー
を供給する効果を利用している。取扱い中又はプリント
回路基板上に位置させていない場合の放電の場合には、
該放電は回路をパワーアップし、論理回路を動作させて
クランプをターンオンさせる。従って、該クランプは、
静電放電が、回路ピンに接触するものを介して散逸する
ことを可能とする。好適実施形態の静電放電保護回路
は、公知の製造プロセスを使用して、チップ上に容易に
製造することが可能である。本回路は、小型であり、従
って通常の回路と共に集積回路チップ上に容易に組込む
ことが可能である。重要なことであるが、本保護回路
は、保護されている回路の通常動作に対しては透明、即
ち影響することはない。
【0011】
【実施例】図1は別の回路を保護するために使用された
静電放電保護回路の好適実施例を示したブロック図であ
る。図1に示した如く、保護回路10は一連の入出力ノ
ード12を有している。簡単化のために、単に三つのこ
の様なノードが図示されているに過ぎないが、典型的な
実施例においては、この様なノードは数百個設けること
が可能である。保護されるべき回路は任意の機能を有す
ることが可能であるが、典型的には、例えばゲートアレ
イなどのようなデジタル論理回路である。保護されてい
る回路に対してのデータ、アドレス及びその他の信号
は、典型的には、図1の回路の全てが形成されている集
積回路の周辺部に位置されているボンディングパッド1
8において受取られる。次いで、これらの信号は、保護
されている回路に到達する前に、入出力バッファ20へ
供給され且つ入出力制御論理15へ供給される。勿論、
同様の態様において、保護されている集積回路の外側の
回路へ供給すべきものであり保護されている回路におい
て発生する信号は、保護されている回路から、制御論理
15及びバッファ20を介してボンディングパッド18
へ供給される。
静電放電保護回路の好適実施例を示したブロック図であ
る。図1に示した如く、保護回路10は一連の入出力ノ
ード12を有している。簡単化のために、単に三つのこ
の様なノードが図示されているに過ぎないが、典型的な
実施例においては、この様なノードは数百個設けること
が可能である。保護されるべき回路は任意の機能を有す
ることが可能であるが、典型的には、例えばゲートアレ
イなどのようなデジタル論理回路である。保護されてい
る回路に対してのデータ、アドレス及びその他の信号
は、典型的には、図1の回路の全てが形成されている集
積回路の周辺部に位置されているボンディングパッド1
8において受取られる。次いで、これらの信号は、保護
されている回路に到達する前に、入出力バッファ20へ
供給され且つ入出力制御論理15へ供給される。勿論、
同様の態様において、保護されている集積回路の外側の
回路へ供給すべきものであり保護されている回路におい
て発生する信号は、保護されている回路から、制御論理
15及びバッファ20を介してボンディングパッド18
へ供給される。
【0012】重要なことであるが、上述した従来の回路
に加えて、図1に示した回路は、静電放電保護回路2
4,30を制御乃至は「トリガ」するための付加的な論
理22を有している。この点について以下に詳細に説明
する。
に加えて、図1に示した回路は、静電放電保護回路2
4,30を制御乃至は「トリガ」するための付加的な論
理22を有している。この点について以下に詳細に説明
する。
【0013】静電放電回路はスイッチ26を与えてお
り、それは、適宜の手段によって、静電放電イベント期
間中VccとVssとの間でターンオンされる。その結
果、静電放電イベントは、入力ダイオードを通常逆バイ
アスする方向(従来技術装置における最悪の場合)にお
いて放電される。従って、該イベントは、順方向バイア
スされたダイオードとVss及びVccとの間の短絡回
路を介してシャントされる。従来技術の入力ダイオード
を逆バイアスする傾向のある方向における静電放電イベ
ントは、Vcc/Vssをパワーアップする傾向のある
極性であるので、本回路は、低インピーダンススイッチ
を制御する論理22へパワーを供給することに貢献す
る。
り、それは、適宜の手段によって、静電放電イベント期
間中VccとVssとの間でターンオンされる。その結
果、静電放電イベントは、入力ダイオードを通常逆バイ
アスする方向(従来技術装置における最悪の場合)にお
いて放電される。従って、該イベントは、順方向バイア
スされたダイオードとVss及びVccとの間の短絡回
路を介してシャントされる。従来技術の入力ダイオード
を逆バイアスする傾向のある方向における静電放電イベ
ントは、Vcc/Vssをパワーアップする傾向のある
極性であるので、本回路は、低インピーダンススイッチ
を制御する論理22へパワーを供給することに貢献す
る。
【0014】基本的に、図1に示したトリガ回路24
は、クランプ26を制御して、回路10が位置されてい
るチップがターンオンされる毎に、VccをVssへ短
絡させ、即ちパワーを接地へ短絡させる。該トリガの抵
抗及びコンデンサコンポーネントの値を調節することに
より、より短い期間又はより長い期間を使用することが
可能である。好適実施例においては、論理回路22は、
バッファ30を介して、抵抗−コンデンサ回路24へ接
続されている。バッファ回路30は、論理回路22へ印
加される前に、電圧を、RC回路からステップアップさ
せる。トリガ回路のコンデンサ36は、Vssへ接続さ
れており、一方抵抗34はVccへ接続されている。
は、クランプ26を制御して、回路10が位置されてい
るチップがターンオンされる毎に、VccをVssへ短
絡させ、即ちパワーを接地へ短絡させる。該トリガの抵
抗及びコンデンサコンポーネントの値を調節することに
より、より短い期間又はより長い期間を使用することが
可能である。好適実施例においては、論理回路22は、
バッファ30を介して、抵抗−コンデンサ回路24へ接
続されている。バッファ回路30は、論理回路22へ印
加される前に、電圧を、RC回路からステップアップさ
せる。トリガ回路のコンデンサ36は、Vssへ接続さ
れており、一方抵抗34はVccへ接続されている。
【0015】動作について説明すると、本保護回路は、
蓄積する静電気からの電圧の幾分かを使用して、論理2
2がクランプ26をターンオンさせて過剰な電圧を散逸
させることを可能とする。静電放電イベントは1マイク
ロ秒よりもかなり速く発生するので、RCバイパス回路
24は、抵抗34及び抵抗36の回路時定数が、低イン
ピーダンススイッチが静電放電イベントを超える期間の
間オンであるように設定される。好適な時定数は約1マ
イクロ秒である。なぜならば、それは、放電が論理回路
をパワーし且つ低インピーダンススイッチ内の相補的ト
ランジスタをイネーブルさせるのに十分に遅いものであ
るからである。
蓄積する静電気からの電圧の幾分かを使用して、論理2
2がクランプ26をターンオンさせて過剰な電圧を散逸
させることを可能とする。静電放電イベントは1マイク
ロ秒よりもかなり速く発生するので、RCバイパス回路
24は、抵抗34及び抵抗36の回路時定数が、低イン
ピーダンススイッチが静電放電イベントを超える期間の
間オンであるように設定される。好適な時定数は約1マ
イクロ秒である。なぜならば、それは、放電が論理回路
をパワーし且つ低インピーダンススイッチ内の相補的ト
ランジスタをイネーブルさせるのに十分に遅いものであ
るからである。
【0016】RCバイパス回路24は、通常の電源ラン
プアップの期間中にトリガすることがないように構成さ
れている。これは、RC時定数をESD時定数よりも大
きく且つ回路基板の通常の電源上昇時間よりも小さいよ
うに設定することによって達成される。クランプ26を
I/Oバッファ20内に配置し、一方インバータを論理
出力端に配置することにより、論理回路は実効的に静電
気損傷からシールドされ、且つ論理回路15は通常の機
能を行なうことが可能である。
プアップの期間中にトリガすることがないように構成さ
れている。これは、RC時定数をESD時定数よりも大
きく且つ回路基板の通常の電源上昇時間よりも小さいよ
うに設定することによって達成される。クランプ26を
I/Oバッファ20内に配置し、一方インバータを論理
出力端に配置することにより、論理回路は実効的に静電
気損傷からシールドされ、且つ論理回路15は通常の機
能を行なうことが可能である。
【0017】図2は、静電放電保護を与えるために図1
のブロック22内に付加したエキストラな論理を示した
概略図である。図2に示した回路は、3個の入力信号、
即ち回路24からのリセット信号反転R、データ信号D
及び信号反転Tを受取る。尚、R及びTの前の「反転」
という用語は、それぞれの記号の上にオーバーラインが
付されることを示している。通常の保護回路条件下にお
いては、D及びTのみがアクティブである。静電放電の
場合には、反転Rが低電圧となり、回路の右側における
低インピーダンススイッチ26をターンオンさせる。こ
の低インピーダンススイッチはVccをVssへ接続
し、該静電イベントを放電させる。
のブロック22内に付加したエキストラな論理を示した
概略図である。図2に示した回路は、3個の入力信号、
即ち回路24からのリセット信号反転R、データ信号D
及び信号反転Tを受取る。尚、R及びTの前の「反転」
という用語は、それぞれの記号の上にオーバーラインが
付されることを示している。通常の保護回路条件下にお
いては、D及びTのみがアクティブである。静電放電の
場合には、反転Rが低電圧となり、回路の右側における
低インピーダンススイッチ26をターンオンさせる。こ
の低インピーダンススイッチはVccをVssへ接続
し、該静電イベントを放電させる。
【0018】図3は、幾つかの異なった静電条件に対す
る放電経路を示した概略図である。図3の回路は、V
ccレール及びVssレールを有している。図1に関し
て説明したクランプ回路26は図3においてはスイッチ
26として示してある。放電経路を説明するために、ス
イッチ26は、静電イベントによってトリガ動作した後
にとるべき閉止位置において示してある。図3に示した
ダイオード41及び42は、各ボンディングパッドと関
連する入力ダイオードであり、一方大型のダイオード4
0は、典型的なCMOS半導体構成体におけるN導電型
ウエルとP導電型基板とによって形成されるダイオード
を表わしている。経路Aで示した如く、Vcc又はV
ssの何れかが他方に対して正に充電されると、放電は
該スイッチを介して他方のレールへ散逸される。一方、
静電放電がVccをボンディングパッド18に関して正
にバイアスさせると、該放電はスイッチ26を介して流
れ次いでダイオード41を介してボンディングパッド1
8へ流れる。パッド18がVssよりも一層正にバイア
スされると、該放電は、ボンディングパッドからの経路
を介してダイオード42を介し、次いでスイッチ26を
介してVssへ散逸される。更に、図3には、パッドか
らパッドへの放電経路も示してある。ボンディングパッ
ド18が静電放電によってパッド18′よりも一層正に
バイアスされていると、該放電は経路Bに沿って散逸さ
れる。パッド18′がパッド18と比較して正である場
合、その電荷は対応する態様で散逸される。
る放電経路を示した概略図である。図3の回路は、V
ccレール及びVssレールを有している。図1に関し
て説明したクランプ回路26は図3においてはスイッチ
26として示してある。放電経路を説明するために、ス
イッチ26は、静電イベントによってトリガ動作した後
にとるべき閉止位置において示してある。図3に示した
ダイオード41及び42は、各ボンディングパッドと関
連する入力ダイオードであり、一方大型のダイオード4
0は、典型的なCMOS半導体構成体におけるN導電型
ウエルとP導電型基板とによって形成されるダイオード
を表わしている。経路Aで示した如く、Vcc又はV
ssの何れかが他方に対して正に充電されると、放電は
該スイッチを介して他方のレールへ散逸される。一方、
静電放電がVccをボンディングパッド18に関して正
にバイアスさせると、該放電はスイッチ26を介して流
れ次いでダイオード41を介してボンディングパッド1
8へ流れる。パッド18がVssよりも一層正にバイア
スされると、該放電は、ボンディングパッドからの経路
を介してダイオード42を介し、次いでスイッチ26を
介してVssへ散逸される。更に、図3には、パッドか
らパッドへの放電経路も示してある。ボンディングパッ
ド18が静電放電によってパッド18′よりも一層正に
バイアスされていると、該放電は経路Bに沿って散逸さ
れる。パッド18′がパッド18と比較して正である場
合、その電荷は対応する態様で散逸される。
【0019】図4は、制御論理15が、上述したクラン
プの代わりに単一の大型トランジスタ38を駆動するト
リガ回路35によって保護される場合の別の実施例を示
している。該トランジスタのソース及びドレインは、V
ccとVssとの間に結合されている。静電イベントの
期間中、該トリガは活性化され、放電の極性に拘らず、
トランジスタ38を短期間の間ターンオンさせて過剰の
電荷を電源へ散逸させる。トリガ35は、任意のスタン
ダードなトリガ技術を使用することが可能である。例え
ば、1実施例においては、それは、図1における回路網
24のようなRC回路網を使用することによって、該回
路がターンオンされる毎に活性化される。
プの代わりに単一の大型トランジスタ38を駆動するト
リガ回路35によって保護される場合の別の実施例を示
している。該トランジスタのソース及びドレインは、V
ccとVssとの間に結合されている。静電イベントの
期間中、該トリガは活性化され、放電の極性に拘らず、
トランジスタ38を短期間の間ターンオンさせて過剰の
電荷を電源へ散逸させる。トリガ35は、任意のスタン
ダードなトリガ技術を使用することが可能である。例え
ば、1実施例においては、それは、図1における回路網
24のようなRC回路網を使用することによって、該回
路がターンオンされる毎に活性化される。
【0020】本発明の別の実施例を図5に示しており、
それは異なったトリガ回路を示している。図5に示した
如く、コンデンサ40がVccと電界効果トランジスタ
42との間に接続されている。電界効果トランジスタ4
2のゲートは、別の電界効果トランジスタ43へ接続さ
れており、一方そのソース及びドレインはVccと接地
との間に接続されている。トランジスタ43は、トラン
ジスタ42のゲートと接地との間に接続されており、ト
ランジスタ43のゲートは、抵抗45とコンデンサ47
とによって形成されるRC回路網へ結合されている。動
作について説明すると、Vcc上に電圧スパイク又は放
電が発生すると、コンデンサ40を充電し、トランジス
タ42をターンオンさせて、スパイクが発生する場合に
はVccを接地へ短絡させる。このRC回路網は、約2
マイクロ秒の時定数を有しており、且つパワーアップ期
間中又はVcc上のパルス期間中を除いて、VccがV
ssへ接続されることを阻止する。好適実施例において
は、コンデンサ40及び47の各々は約2pFであり、
且つ抵抗45は約1メグΩである。
それは異なったトリガ回路を示している。図5に示した
如く、コンデンサ40がVccと電界効果トランジスタ
42との間に接続されている。電界効果トランジスタ4
2のゲートは、別の電界効果トランジスタ43へ接続さ
れており、一方そのソース及びドレインはVccと接地
との間に接続されている。トランジスタ43は、トラン
ジスタ42のゲートと接地との間に接続されており、ト
ランジスタ43のゲートは、抵抗45とコンデンサ47
とによって形成されるRC回路網へ結合されている。動
作について説明すると、Vcc上に電圧スパイク又は放
電が発生すると、コンデンサ40を充電し、トランジス
タ42をターンオンさせて、スパイクが発生する場合に
はVccを接地へ短絡させる。このRC回路網は、約2
マイクロ秒の時定数を有しており、且つパワーアップ期
間中又はVcc上のパルス期間中を除いて、VccがV
ssへ接続されることを阻止する。好適実施例において
は、コンデンサ40及び47の各々は約2pFであり、
且つ抵抗45は約1メグΩである。
【0021】図6A乃至図6Fはマルチピンの場合にお
ける種々の極性の放電に対する電流経路を示している。
集積回路が軍隊基準に適合するためには、回路を駆動す
るために使用される複数個の電源の何れか一つへ印加さ
れる任意の極性の静電放電を散逸することが可能なもの
でなければならない。これらの状況における電荷の散逸
を図6に示してある。これら図6A乃至図6Fの各々
は、入力ダイオード、基板Nウエルダイオード、及び前
の図面に関して先に説明したクランプ回路を図示してい
る。対応する構成要素には対応する参照番号を付してあ
る。これらの各図面は、更に、二つのピン、即ちピンE
及びピンIの各々に対する回路を示しており、各ピンは
異なった電源によって駆動される。集積回路上の全ての
ピンは、実効的に、基板抵抗を介して一体的に接続され
ており、且つこの抵抗は、ピンEに対する静電放電保護
回路とピンIに対する回路との間に示した抵抗50によ
って表わされる。
ける種々の極性の放電に対する電流経路を示している。
集積回路が軍隊基準に適合するためには、回路を駆動す
るために使用される複数個の電源の何れか一つへ印加さ
れる任意の極性の静電放電を散逸することが可能なもの
でなければならない。これらの状況における電荷の散逸
を図6に示してある。これら図6A乃至図6Fの各々
は、入力ダイオード、基板Nウエルダイオード、及び前
の図面に関して先に説明したクランプ回路を図示してい
る。対応する構成要素には対応する参照番号を付してあ
る。これらの各図面は、更に、二つのピン、即ちピンE
及びピンIの各々に対する回路を示しており、各ピンは
異なった電源によって駆動される。集積回路上の全ての
ピンは、実効的に、基板抵抗を介して一体的に接続され
ており、且つこの抵抗は、ピンEに対する静電放電保護
回路とピンIに対する回路との間に示した抵抗50によ
って表わされる。
【0022】図6Aにおいては、二つの静電放電電流経
路が示されている。第一電流経路は、入力ピン18Eが
VssIに関して正にバイアスされている場合に対する
電流の流れを示している。この場合、電流は上側のダイ
オード42Eを介してVccEへ流れ、次いでクランプ
26E及び基板抵抗50を介してVssIへ流れる。図
6Aに示した如く、入力ピン18EがVssIに関して
負にバイアスされている場合には、電流の流れは、抵抗
50及び下側ダイオード41Eを介してパッド18Eへ
流れる。
路が示されている。第一電流経路は、入力ピン18Eが
VssIに関して正にバイアスされている場合に対する
電流の流れを示している。この場合、電流は上側のダイ
オード42Eを介してVccEへ流れ、次いでクランプ
26E及び基板抵抗50を介してVssIへ流れる。図
6Aに示した如く、入力ピン18EがVssIに関して
負にバイアスされている場合には、電流の流れは、抵抗
50及び下側ダイオード41Eを介してパッド18Eへ
流れる。
【0023】図6Bは、入力ピンが、回路上の別のピン
のVccIに関して正及び負にバイアスされている場合
の状態に対する二つの電流経路を示している。入力ピン
18EがVccIに関して正にバイアスされている場合
には、電流は、上側ダイオード42E、低インピーダン
ススイッチ26E、基板抵抗50及び最後にダイオード
40Iを介してVccIへ流れる。VccIが入力ピン
18Eよりも一層正にバイアスされている場合には、電
流は、スイッチ26I、基板抵抗50及び下側ダイオー
ド41Eを介してパッド18Eへ流れる。
のVccIに関して正及び負にバイアスされている場合
の状態に対する二つの電流経路を示している。入力ピン
18EがVccIに関して正にバイアスされている場合
には、電流は、上側ダイオード42E、低インピーダン
ススイッチ26E、基板抵抗50及び最後にダイオード
40Iを介してVccIへ流れる。VccIが入力ピン
18Eよりも一層正にバイアスされている場合には、電
流は、スイッチ26I、基板抵抗50及び下側ダイオー
ド41Eを介してパッド18Eへ流れる。
【0024】図6Cは、VccEがVssIに関して正
及び負にバイアスされている場合の状態を示している。
VccがVssIよりも一層正である場合には、電流
は、スイッチ26E及び基板抵抗50を介してVssI
へ流れる。他の場合には、電流は、VssIからダイオ
ード40Eを介してVccEへ流れる。図6Dは、V
ccE及びVccIが静電イベント反対極性によってバ
イアスされている状態を示している。図示した如く、電
流経路は対称的である。VccIがVccEよりも一層
正にバイアスされている場合には、電流はスイッチ26
Iを介し、基板抵抗50を介し、且つダイオード40E
を介してVccEへ流れる。VccEがVccIよりも
一層正である場合には、電流は、スイッチ26E及びダ
イオード40Iを介して反対の方向に流れる。図6E
は、VssE及びVssIが互いに静電イベントによっ
てバイアスされている簡単な場合を示している。図示し
た如く、電流は、単に、一層正にバイアスされている部
分から、基板抵抗50を介してより低い正の状態にバイ
アスされている部分へ流れる。図6Fは、VccI及び
VssEが互いにバイアスされている状態を示してい
る。この場合、VccIから流れる電流はスイッチ26
I及び抵抗50を介して流れる。反対の方向に流れる電
流は、抵抗50及びダイオード40Iを介して流れる。
及び負にバイアスされている場合の状態を示している。
VccがVssIよりも一層正である場合には、電流
は、スイッチ26E及び基板抵抗50を介してVssI
へ流れる。他の場合には、電流は、VssIからダイオ
ード40Eを介してVccEへ流れる。図6Dは、V
ccE及びVccIが静電イベント反対極性によってバ
イアスされている状態を示している。図示した如く、電
流経路は対称的である。VccIがVccEよりも一層
正にバイアスされている場合には、電流はスイッチ26
Iを介し、基板抵抗50を介し、且つダイオード40E
を介してVccEへ流れる。VccEがVccIよりも
一層正である場合には、電流は、スイッチ26E及びダ
イオード40Iを介して反対の方向に流れる。図6E
は、VssE及びVssIが互いに静電イベントによっ
てバイアスされている簡単な場合を示している。図示し
た如く、電流は、単に、一層正にバイアスされている部
分から、基板抵抗50を介してより低い正の状態にバイ
アスされている部分へ流れる。図6Fは、VccI及び
VssEが互いにバイアスされている状態を示してい
る。この場合、VccIから流れる電流はスイッチ26
I及び抵抗50を介して流れる。反対の方向に流れる電
流は、抵抗50及びダイオード40Iを介して流れる。
【0025】本明細書に記載した技術は、それが軍隊ス
タンダード883Cに適合するものであることを確認す
るためにテストを行なった。一つのテストにおいては、
本明細書に記載した静電放電技術を選択的にイネーブル
及びディスエーブルすることを可能とする態様で種々の
コンポーネントを製造した。各部品は、IMCS 30
00 ESDテスタ上で軍隊スタンダードに従って3K
eVを印加した。全ての部品は、保護回路をイネーブル
させた場合にはテストをパスしたが、保護回路をディス
エーブルした場合には全てがテストをパスしなかった。
タンダード883Cに適合するものであることを確認す
るためにテストを行なった。一つのテストにおいては、
本明細書に記載した静電放電技術を選択的にイネーブル
及びディスエーブルすることを可能とする態様で種々の
コンポーネントを製造した。各部品は、IMCS 30
00 ESDテスタ上で軍隊スタンダードに従って3K
eVを印加した。全ての部品は、保護回路をイネーブル
させた場合にはテストをパスしたが、保護回路をディス
エーブルした場合には全てがテストをパスしなかった。
【0026】上述した全ての実施例の重要な利点は、従
来の回路シミュレーション技術を使用してシミュレート
することが可能な能力を有することである。静電放電か
ら回路を保護する従来技術は、シミュレートすることが
困難であり、従って保護回路を使用する回路は、その様
な保護回路を使用する集積回路を製造した後に修正を必
要とすることが多々あった。勿論、一度製造した後に集
積回路へ重要なる変更を行なうことは極めて高価であり
且つ時間がかかり、保護回路を設けた製品を顧客へ送り
届けるのにかなりの期間遅れを発生することとなる。こ
の様な遅れは極めて不利益なものである。更に、本明細
書に記載した保護技術を使用する回路は軍隊スタンダー
ドをも満足するものである。軍隊スタンダードの一つに
よれば、何れか一つ又は全てのピンに対してパワー及び
接地の各々が印加される場合、及び他のピンに関して印
加される場合に回路に対して損傷が発生してはならない
というものである。
来の回路シミュレーション技術を使用してシミュレート
することが可能な能力を有することである。静電放電か
ら回路を保護する従来技術は、シミュレートすることが
困難であり、従って保護回路を使用する回路は、その様
な保護回路を使用する集積回路を製造した後に修正を必
要とすることが多々あった。勿論、一度製造した後に集
積回路へ重要なる変更を行なうことは極めて高価であり
且つ時間がかかり、保護回路を設けた製品を顧客へ送り
届けるのにかなりの期間遅れを発生することとなる。こ
の様な遅れは極めて不利益なものである。更に、本明細
書に記載した保護技術を使用する回路は軍隊スタンダー
ドをも満足するものである。軍隊スタンダードの一つに
よれば、何れか一つ又は全てのピンに対してパワー及び
接地の各々が印加される場合、及び他のピンに関して印
加される場合に回路に対して損傷が発生してはならない
というものである。
【0027】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、上述した好適実施例においては、静電保護を実
現する論理回路及びクランプ回路は全て電界効果トラン
ジスタを使用するものとして記載してあるが、その代わ
りにバイポーラトランジスタを使用することも可能であ
る。
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、上述した好適実施例においては、静電保護を実
現する論理回路及びクランプ回路は全て電界効果トラン
ジスタを使用するものとして記載してあるが、その代わ
りにバイポーラトランジスタを使用することも可能であ
る。
【図1】 保護されている回路との関係を示した静電放
電保護回路の好適実施例を示したブロック図である。
電保護回路の好適実施例を示したブロック図である。
【図2】 静電放電保護回路を活性化するために使用さ
れる典型的な回路を示した概略図である。
れる典型的な回路を示した概略図である。
【図3】 一つのピン又は複数個のピンと電源との間の
種々の放電極性に対する電流経路を示した概略図であ
る。
種々の放電極性に対する電流経路を示した概略図であ
る。
【図4】 静電放電保護回路の別の実施例を示した概略
図である。
図である。
【図5】 静電放電保護回路の別の実施例を示した概略
図である。
図である。
【図6A】 複数個の電源条件における放電極性に対す
る電流経路を示した概略図である。
る電流経路を示した概略図である。
【図6B】 図6Aと同様の概略図。
【図6C】 図6Aと同様の概略図。
【図6D】 図6Aと同様の概略図。
【図6E】 図6Aと同様の概略図。
【図6F】 図6Aと同様の概略図である。
10 保護されている回路 12 入出力ノード 15 制御論理 18 ボンディングパッド 20 バッファ 22 付加的な論理 24,30 静電放電保護回路 26 スイッチ
Claims (13)
- 【請求項1】 機能回路を静電放電から保護する保護回
路において、第一高電位源へ接続される第一ノード、第
二低電位源へ接続される第二ノード、制御信号に応答し
て前記第一ノードを前記第二ノードへ切換え可能に接続
するスイッチ手段、前記スイッチ手段へ接続されており
静電放電に応答して前記制御信号を発生するトリガ手
段、を有することを特徴とする保護回路。 - 【請求項2】 請求項1において、前記スイッチ手段
が、前記機能回路の入力ノードと前記第一ノードとの間
に接続されている第一トランジスタと、前記入力ノード
と前記第二ノードとの間に接続されている第二トランジ
スタとを有することを特徴とする保護回路。 - 【請求項3】 請求項2において、前記第一及び第二ト
ランジスタの各々が、前記制御信号を受取るべく接続さ
れており且つ対応する第一及び第二ノードへの入力ノー
ドへ接続していることを特徴とする保護回路。 - 【請求項4】 請求項3において、前記第一及び第二ト
ランジスタの各々が電界効果トランジスタを有すること
を特徴とする保護回路。 - 【請求項5】 請求項1において、前記トリガ手段が、
前記機能回路へパワーが印加された場合に、前記スイッ
チ手段をトリガするために抵抗−コンデンサ回路網を有
することを特徴とする保護回路。 - 【請求項6】 請求項5において、前記抵抗−コンデン
サ回路網が、前記第一ノードと第二ノードとの間におい
て、直列接続した抵抗及びコンデンサを有することを特
徴とする保護回路。 - 【請求項7】 請求項6において、前記抵抗−コンデン
サ回路網が、前記静電放電の期間よりも大きな時定数を
有するべく選択されていることを特徴とする保護回路。 - 【請求項8】 請求項1において、前記スイッチ手段
が、前記第一ノード及び第二ノードへ接続されている単
一のトランジスタを有することを特徴とする保護回路。 - 【請求項9】 請求項8において、前記単一のトランジ
スタが、前記トリガ回路へ接続されている制御電極を持
った電界効果トランジスタを有することを特徴とする保
護回路。 - 【請求項10】 請求項1において、前記トリガ回路
が、前記第一ノードと前記第二ノードとの間に接続した
トランジスタを有しており、その場合に前記第一ノード
上の静電放電が前記トランジスタをターンオンさせて前
記第一ノードを接地へ接続させることを特徴とする保護
回路。 - 【請求項11】 静電放電から保護した集積回路におい
て、接続ノードへ供給される信号に応答して動作を実行
する複数個の接続ノードを持った機能回路が設けられて
おり、前記機能回路は電位源を横断して接続するために
少なくとも第一及び第二接続ノードを有しており、各々
が前記複数個の接続ノードの対応する一つへ接続されて
いる複数個のスイッチ手段が設けられており、前記各ス
イッチ手段は制御信号に応答してその接続ノードを前記
第一及び第二接続ノードの両方へ接続させ、静電放電に
応答して前記制御信号を発生するトリガ回路が設けられ
ていることを特徴とする集積回路。 - 【請求項12】 請求項11において、前記トリガ回路
が、パワーが前記機能回路へ印加される毎に、短期間の
間前記制御信号を発生することを特徴とする集積回路。 - 【請求項13】 請求項12において、前記トリガ回路
が、前記第一及び第二接続ノードの間に接続されている
ことを特徴とする集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US45287989A | 1989-12-19 | 1989-12-19 | |
US452879 | 2003-05-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH077406A true JPH077406A (ja) | 1995-01-10 |
Family
ID=23798322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2417893A Pending JPH077406A (ja) | 1989-12-19 | 1990-12-19 | 集積回路用の静電放電保護 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5239440A (ja) |
EP (1) | EP0435047A3 (ja) |
JP (1) | JPH077406A (ja) |
KR (1) | KR100200057B1 (ja) |
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JP2013500679A (ja) * | 2009-07-30 | 2013-01-07 | ザイリンクス インコーポレイテッド | 静電放電からの向上した耐性 |
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