JP2011258275A - 半導体装置及び情報処理システム - Google Patents

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Abstract

【課題】半導体装置の微細化により伝送線を高密度に配置する場合であっても、隣接する伝送線間のカップリングノイズの影響を抑制し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプＳＡｅ、ＳＡｏ、グローバルビット線ＧＢＬＬｅ、ＧＢＬＲｅ（第１、第２の伝送線）、ローカルビット線ＬＢＬＬｅ、ＬＢＬＲｅ（第３の伝送線）、スイッチＳ１ｅ、Ｓ１ｏ、Ｓ３Ｌｅ、Ｓ３Ｒｅを備えている。例えばグローバルビット線ＧＢＬＲｅの非アクセス時は、スイッチＳ１ｅが非導通状態に制御され、かつスイッチＳ３Ｒｅを介してローカルビット線ＬＢＬＲｅに固定電位ＶＧＢＰが供給されるように制御が行われる。よって、ローカルビット線ＬＢＬＲｅへのカップリングノイズの影響を抑制してメモリセルＭＣの電荷のリークを防止し、グローバルビット線ＧＢＬＲｅをシールドとして機能させ、動作マージンの向上と充放電電流の削減が可能となる。
【選択図】図６

Description

本発明は、オープンビット線構成又はシングルエンド構成のメモリセルアレイを備えた半導体装置に関し、特に、メモリセルアレイの端部に複数のセンスアンプを千鳥配置した構成を有する半導体装置に関する。
近年、ＤＲＡＭ等の半導体装置においては、メモリセルアレイの大容量化と加工寸法の微細化が進んでいる。そのため、メモリセルアレイに配置されるビット線の容量が増加し、ビット線の充放電電流の増加とセンスアンプのセンスマージンの低下への対策が必要となる。従来から、メモリセルアレイとセンスアンプの構成と接続関係に関して、種々の技術が開示されている(例えば、特許文献１、２参照)。特許文献１には、フォールデッドビット線構成のメモリセルアレイにおいて、ビット線を略中央の位置で分割し、千鳥配置したセンスアンプとビット線対との接続関係を制御する技術が開示されている。かかる技術により、データを読み出す側のビット線についてのセンスマージンとセンス速度を向上させ、増幅動作時のビット線の充放電電流を２５％削減可能であることが示されている。また、特許文献２には、オープンビット線構成の２つのメモリセルアレイを同時に選択する場合、一方のメモリセルアレイの各ビット線を略中央の位置で分割し、センスアンプによる増幅動作時のビット線の充放電電流を２５％削減可能であることが示されている。
特開平５−１０１６４３号公報 特開平６−２２３５７０号公報
半導体装置の加工寸法の微細化が進むと、メモリセルアレイに配置されるビット線のピッチが狭くなって、回路配置のスペースの制約から、各ビット線の両端にセンスアンプを千鳥配置する必要が生じる。しかし、上記特許文献２は、センスアンプが千鳥配置されていないため、加工寸法の微細化への対応が難しい。そこで、特許文献１の技術に特許文献２の技術を組み合わせて適用する場合を考える。図１６は、この場合のメモリセルアレイの構成を示す図である。図１６において、複数のビット線ＢＬは、千鳥配置されたセンスアンプＳＡｅ、ＳＡｏと交互に接続され、略中央の位置のスイッチＳｅ、Ｓｏにより、左側のビット線ＢＬＬｅ、ＢＬＬＬｏと右側のビット線ＢＬＲｅ、ＢＬＲｏとに分割されている。例えば、左側の領域の任意のワード線ＷＬＬｉが選択される場合、スイッチＳｅがオフ、スイッチＳｏがオンに制御され、アクセスされない右側のビット線ＢＬＲｅ（図１６では非選択の側を破線で表す）が左側のビット線ＢＬＬｅから切り離される。ここで、切り離されたビット線ＢＬＲｅの両側に隣接する２本のビット線ＢＬＲｏのうち一方にハイのデータが読み出され、他方にローのデータが読み出され、センスアンプＳＡｅ、ＳＡｏによるセンス増幅後に、ハイを読み出した側のビット線ＢＬＲｏにローのデータを反転書き込みする状況を想定する。このとき、半導体装置の加工寸法の微細化に伴い、隣接するビット線ＢＬＲｅ、ＢＬＲｏ間の容量Ｃｂｂが大きくなっているので、切り離された右側のビット線ＢＬＲｅがカップリングノイズによって負電位となり、このビット線ＢＬＲｅに接続されハイデータを保持するメモリセルＭＣの電荷がリークするという問題がある。そのため、図１６の構成を採用したとしても、半導体装置の動作マージンの向上や消費電流の削減などの効果を達成することは困難である。
上記課題を解決するために、本発明の半導体装置は、第１のセンスアンプと、前記第１のセンスアンプに接続された第１の伝送線と、前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、所定の固定電位と前記第２の伝送線との接続を制御する第２のスイッチとを備えて構成され、前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを介して前記第２の伝送線に前記固定電位を供給することを特徴としている。
また、上記課題を解決するために、本発明の半導体装置は、第１のセンスアンプと、前記第１のセンスアンプに接続された第１の伝送線と、前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、前記第２の伝送線に対応して配置される第３の伝送線と、前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、所定の固定電位と前記第３の伝送線との接続を制御する第２のスイッチと、前記第２の伝送線と前記第３の伝送線との接続を制御する第３のスイッチとを備えて構成され、前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを導通状態かつ前記第３のスイッチを非導通状態にそれぞれ制御して前記第３の伝送線に前記固定電位を供給することを特徴としている。
本発明の半導体装置によれば、第１の伝送線と第２の伝送線の間の第１のスイッチは、アクセス対象の第１の伝送線を第１のセンスアンプに接続する際に非導通に制御され、アクセスされない第２の伝送線には第２のスイッチを介して所定の固定電位が供給される。よって、第２の伝送線が固定電位を安定に保持するので、両側に隣接する第１の伝送線からのカップリングノイズの影響を抑えることができる。また、両側の第１の伝送線がアクセスされる際に、第２の伝送線がシールドとして機能する。さらに、本発明の半導体装置によれば、アクセスされない第２の伝送線に対応して配置される第３の伝送線に所定の固定電位を供給する構成としても上記と同様の作用効果が得られる。
本発明によれば、例えば、半導体装置の加工寸法の微細化に伴い隣接する伝送線間のカップリング容量が増大した場合に生じ得る以下の問題に適切に対処することができる。すなわち、アクセスされない伝送線をセンスアンプから切り離して所定の固定電位を供給するので、両側に隣接する伝送線からのカップリングノイズの影響を防止することができ、例えば、複数のビット線を高密度に配置する場合、アクセスされないビット線のメモリセルの電荷のリークを防止する効果がある。
また、スイッチを導通させて伝送線の長さが長くなったとしても、その長さの半分の領域では両側に隣接する伝送線がシールドの役割を果たすので、カップリングノイズを減少させることができる。この場合、スイッチを非導通にして長さが短くなった伝送線については、容量が減少して動作マージンが向上するので、両側に隣接する伝送線からのカップリングノイズの影響を軽減することができる。
本発明をオープンビット線構成又はシングルエンド構成のメモリセルアレイを備える半導体装置に適用すれば、上記のように隣接ビット線間のカップリングノイズの低減により、メモリセルの電荷のリーク防止及び動作マージンの向上に加えて、メモリセルアレイのセンス増幅動作に伴うビット線の充放電電流を約２５％削減する効果が得られる。
また、本発明は、階層化ビット線構成を採用したメモリセルアレイに適用するのが効果的である。すなわち、上位階層のグローバルビット線をセンスアンプから切り離した場合は固定電位を供給しなくても上記の効果が得られるので、スイッチの個数を抑えることができる。一方、グローバルビット線に固定電位を供給するスイッチを設ければ、カップリングノイズを一層低減することができる。
本発明の技術思想を示す原理図である。 第１実施形態のＤＲＡＭの全体構成を示すブロック図である。 第１実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。 図３のセンスアンプの回路構成例を示す図である。 図３のメモリセルアレイの動作を説明する図である。 第２実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。 図６のメモリセルアレイの動作を説明する図である。 第２実施形態の変形例を示すブロック図である。 第３実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。 図９のグローバルセンスアンプの回路構成例を示す図である。 図９のローカルセンスアンプの回路構成例を示す図である。 第３実施形態の第１の変形例を示すブロック図である。 第３実施形態の第２の変形例を示すブロック図である。 第３実施形態の第２の変形例をメモリセルアレイの全体の構成例を示すブロック図である。 第１〜第３実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。 従来技術を組み合わせて適用する場合のメモリセルアレイの構成を示す関連図である。
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
図１（Ａ）に示すように、本発明の技術思想の一例は、第１のセンスアンプＳＡ１と、第１及び第２の伝送線Ｌ１、Ｌ２と、第１及び第２のスイッチＳ１、Ｓ２とを備え、第１のスイッチＳ１が第１及び第２の伝送線Ｌ１、Ｌ２の接続を制御し、第２のスイッチＳ２が所定の固定電位ＶＦと第２の伝送線Ｌ２との接続を制御する。そして、第２の伝送線Ｌ２がアクセスされないときは、第１のスイッチＳ１が非導通状態に制御され、かつ第２のスイッチＳ２が導通状態に制御され、第２の伝送線Ｌ２に固定電位ＶＦが供給される。これにより、第２の伝送線Ｌ２に隣接する他の伝送線からのカップリングノイズの影響を抑えることができる。また、第２の伝送線Ｌ２に隣接する他の伝送線のシールドとして機能させることができる。
また、図１（Ｂ）に示すように、本発明の技術思想の他の例は、第１のセンスアンプＳＡ１と、第１及び第２の伝送線Ｌ１、Ｌ２と、第２の伝送線Ｌ２に対応して配置される第３の伝送線Ｌ３と、第１〜第３のスイッチＳ１、Ｓ２、Ｓ３とを備え、第１のスイッチＳ１が第１及び第２の伝送線Ｌ１、Ｌ２の接続を制御し、第２のスイッチＳ２が所定の固定電位ＶＦと第３の伝送線Ｌ３との接続を制御し、第３のスイッチＳ３が第２及び第３の伝送線Ｌ２、Ｌ３の接続を制御する。そして、第２の伝送線Ｌ２がアクセスされないときは、第１のスイッチＳ１が非導通状態に制御されるとともに、第２のスイッチＳ２が導通状態に、第３のスイッチＳ３が非導通状態にそれぞれ制御され、第３の伝送線Ｌ３に固定電位ＶＦが供給される。これにより、第３の伝送線Ｌ３と他の伝送線との間のカップリングノイズの影響を抑えることができる。
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した３つの実施形態ついて順次説明する。
［第１実施形態］
図２は、第１実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。
コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８による動作制御は、クロック発生回路（不図示）が発生する内部クロックに連動して行われる。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
次に図３は、図２のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図である。第１実施形態では、図３に示すように、オープンビット線構成のメモリセルアレイ１０を採用している。図３のメモリセルアレイ１０には、例えば、２Ｍ本のワード線ＷＬと、Ｎ本のビット線ＢＬが配置され、各ワード線ＷＬと各ビット線ＢＬの全ての交点にメモリセルＭＣが形成されている。メモリセルアレイ１０の左側には、Ｎ／２個のセンスアンプＳＡｅが配置され、メモリセルアレイ１０の右側には、Ｎ／２個のセンスアンプＳＡｏが配置されている。なお、図３の例では、左側の１本のワード線ＷＬＬｉと右側の１本のワード線ＷＬＲiを示しているが、実際には後述のスイッチＳ１ｅ、Ｓ１ｏを境界として左側の領域と右側の領域のそれぞれにＭ本ずつ（計２Ｍ本）のワード線ＷＬが配置されている。これ以降のメモリセルアレイ１０の各構成においても、同様の表記に従うものとする。
図３において、Ｎ本のビット線ＢＬが図３の上端から０番〜Ｎ−１番の順に並ぶとしたとき、偶数番目のビット線ＢＬは、略中央の位置に挿入されたＮＭＯＳトランジスタからなるスイッチＳ１ｅ（本発明の第１のスイッチ）により左側のビット線ＢＬＬｅ（本発明の第１の伝送線）と右側のビット線ＢＬＲｅ（本発明の第２の伝送線）とに分割されている。そして、左側のビット線ＢＬＬｅは左側のセンスアンプＳＡｅ（本発明の第１のセンスアンプ）に接続され、右側のビット線ＢＬＲｅは、ＰＭＯＳトランジスタからなり電位固定回路として機能するスイッチＳ２ｅ（本発明の第２のスイッチ）に接続されている。同様に、奇数番目のビット線ＢＬは、略中央の位置に挿入されたＮＭＯＳトランジスタからなるスイッチＳ１ｏにより左側のビット線ＢＬＬｏと右側のビット線ＢＬＲｏとに分割されている。そして、右側のビット線ＢＬＲｏは右側のセンスアンプＳＡｏに接続され、左側のビット線ＢＬＬｏは、ＰＭＯＳトランジスタからなり電位固定回路として機能するスイッチＳ２ｏに接続されている。図３のメモリセルアレイ１０では、隣接する２本のビット線ＢＬ毎に同様の構成が繰り返されるものとし、以下では主に上端の２本のビット線ＢＬに対応する構成及び動作を説明する。
偶数番目のビット線ＢＬにおいては、スイッチＳ１ｅのＮＭＯＳトランジスタのゲートと、スイッチＳ２ｅのＰＭＯＳトランジスタのゲートのそれぞれに制御信号ＧＳＣｅが印加されている。従って、制御信号ＧＳＣｅがハイのときは両側のビット線ＢＬＬｅ、ＢＬＲｅが接続され、制御信号ＧＳＣｅがローのときは両側のビット線ＢＬＬｅ、ＢＬＲｅが切り離され、かつ右側のビット線ＢＬＲｅに固定電位ＶＧＢＰが供給される。一方、奇数番目のビット線ＢＬにおいては、スイッチＳ１ｏのＮＭＯＳトランジスタのゲートと、スイッチＳ２ｏのＰＭＯＳトランジスタのゲートのそれぞれに制御信号ＧＳＣｏが印加されている。従って、制御信号ＧＳＣｏがハイのときは両側のビット線ＢＬＬｏ、ＢＬＲｏが接続され、制御信号ＧＳＣｏがローのときは両側のビット線ＢＬＬｏ、ＢＬＲｏが切り離され、かつ左側のビット線ＢＬＬｏに固定電位ＶＧＢＰが供給される。
図４は、図３のセンスアンプＳＡ（ＳＡｅ、ＳＡｏ）の回路構成例を示している。図４に示すセンスアンプＳＡには、ラッチ回路ＳＡａと、イコライズ回路ＳＡｂと、ＰＭＯＳトランジスタからなるスイッチＳａと、ＮＭＯＳトランジスタからなるスイッチＳｂとを含んで構成されている。ラッチ回路ＳＡａは、一方のメモリセルアレイ１０のビット線ＢＬＲを入力とするインバータ回路と、他方のメモリセルアレイ１０のビット線ＢＬＬを入力とするインバータ回路のそれぞれの入力と出力を互いにクロスカップルして構成されている。ラッチ回路ＳＡａには、制御信号ＳＡＢ、ＳＡＴに応じて制御されるスイッチＳａ、Ｓｂを介して電源電圧ＶＢＬ及びグランド電位が供給される。イコライズ回路ＳＡｂは、制御信号ＰＣ１に応じて両方のビット線対ＢＬＲ、ＢＬＬをそれぞれ電圧ＶＢＬ／２にプリチャージする２個（一対）のＮＭＯＳトランジスタと、制御信号ＰＣ１に応じてビット線対ＢＬＲ、ＢＬＬを同電位にする１個のＮＭＯＳトランジスタとから構成される。
ここで、図５を参照して、図３のメモリセルアレイ１０の動作について説明する。図５では、メモリセルアレイ１０の一部の領域内（図３の上半分）で、左側のワード線ＷＬＬｉが選択されたときの接続状態を模式的に示している。このとき、制御信号ＧＳＣｅがローに制御され、制御信号ＧＳＣｏがハイに制御される。従って、偶数番目のビット線ＢＬに付随するスイッチＳ１ｅがオフ、スイッチＳ２ｅがオンとなり、右側のビット線ＢＬＲｅは左側のセンスアンプＳＡｅから切り離された状態で固定電位ＶＧＢＰが供給される。一方、奇数番目のビット線ＢＬでは、スイッチＳ１ｏがオン、スイッチＳ２ｏがオフとなり、左側のビット線ＢＬＬｏが右側のセンスアンプＳＡｏに接続される。このとき、スイッチＳ１ｅ、Ｓ１ｏの状態の違いにより、連結されたビット線ＢＬＬｏ、ＢＬＲｏの長さに比べ、切り離されたビット線ＢＬＲｅは半分の長さになっている。
その結果、読み出し動作時に、アクセス対象ではないビット線ＢＬＲｅを固定電位ＶＧＢＰに保つことができるので、両側に隣接するビット線ＢＬＲｏからのカップリングノイズによる電位変動を防止することができる。特に、切り離されたビット線ＢＬＲｅに隣接するビット線ＢＬＬｏにハイが読み出された後にローを反転書き込みする際のカップリングノイズの影響を抑制でき、ビット線ＢＬＲeに接続されるメモリセルＭＣの電荷のリークを確実に防止することができる。また、図５の奇数番目のビット線ＢＬのうち、ビット線ＢＬＲｅの両側に隣接するビット線ＢＬＲｏの間が、その間のビット線ＢＬＲｅによってシールドされるので、ビット線ＢＬＲｏ相互間のカップリングノイズを低減することができる。
［第２実施形態］
次に、第２実施形態のＤＲＡＭについて説明する。第２実施形態のＤＲＡＭの全体構成については図２と同様である。図６は、第２実施形態のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図である。第２実施形態のメモリセルアレイ１０は、オープンビット線構成に加えて、階層化ビット線構成を採用している。図６において、ワード線ＷＬ及びセンスアンプＳＡｅ、ＳＡｏについては、第１実施形態と同様に配置される。一方、ビット線ＢＬについては、グローバルビット線ＧＢＬと、各々のグローバルビット線ＧＢＬの延伸方向にセグメント化されたＬ本のローカルビット線ＬＢＬとに階層化され、複数のワード線ＷＬと複数のローカルビット線ＬＢＬの各交点に複数のメモリセルＭＣが形成されている。このような階層化ビット線構成を採用することにより、各々のローカルビット線ＬＢＬの長さを短縮して寄生容量を小さくすることができる。各々のローカルビット線ＬＢＬの構造は特に制限されないが、例えば、シリコン基板内に埋め込まれた配線構造を採用すれば、隣接するローカルビット線ＬＢＬとの間でシールド構造あるいは寄生容量削減が可能となる。
図６において、グローバルビット線ＧＢＬは、図３と同様のスイッチＳ１ｅ、Ｓ１ｏにより分割されている。すなわち、偶数番目のグローバルビット線ＧＢＬは、制御信号ＧＳＣｅに応じて制御されるスイッチＳ１ｅ（本発明の第１のスイッチ）により左側のグローバルビット線ＧＢＬＬｅ（本発明の第１の伝送線）と右側のグローバルビット線ＧＢＬＲｅ（本発明の第２の伝送線）とに分割され、奇数番目のグローバルビット線ＧＢＬは、制御信号ＧＳＣｏに応じて制御されるスイッチＳ１ｏにより左側のグローバルビット線ＧＢＬＬｏと右側のグローバルビット線ＧＢＬＲｏとに分割されている。メモリセルアレイ１０の左側の領域では、偶数番目のグローバルビット線ＧＢＬＬｅに対応してローカルビット線ＬＢＬＬｅ（本発明の第４の伝送線）が配置され、奇数番目のグローバルビット線ＧＢＬＬｏに対応してローカルビット線ＬＢＬＬｏが配置されている。メモリセルアレイ１０の右側の領域では、偶数番目のグローバルビット線ＧＢＬＲｅに対応してローカルビット線ＬＢＬＲｅ（本発明の第３の伝送線）が配置され、奇数番目のグローバルビット線ＧＢＬＲｏに対応してローカルビット線ＬＢＬＲｏが配置されている。
左側の領域には、偶数番目のローカルビット線ＬＢＬＬｅの左端部に接続されたスイッチＳ３Ｌｅと、奇数番目のローカルビット線ＬＢＬＬｏの右端部に接続されたスイッチＳ３Ｌｏが設けられている。スイッチＳ３Ｌｅは、それぞれのゲートに制御信号ＬＳＬｅが印加された一対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなり、グローバルビット線ＧＢＬＬｅと固定電位ＶＧＢＰのいずれか一方を、ローカルビット線ＬＢＬＬｅと選択的に接続する。スイッチＳ３Ｌｏは、それぞれのゲートに制御信号ＬＳＬｏが印加された一対のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなり、グローバルビット線ＧＢＬＬｏと固定電位ＶＧＢＰのいずれか一方を、ローカルビット線ＬＢＬＬｏと選択的に接続する。
右側の領域には、偶数番目のローカルビット線ＬＢＬＲｅの左端部に接続されたスイッチＳ３Ｒｅ（本発明の第２・第３のスイッチ）と、奇数番目のローカルビット線ＬＢＬＲｏの右端部に接続されたスイッチＳ３Ｒｏが設けられている。これらのスイッチＳ３Ｒｅ、Ｓ３Ｒｏは、上述のスイッチＳ３Ｌｅ、Ｓ３Ｌｏと同様に構成される。そして、スイッチＳ３Ｒｅは、グローバルビット線ＧＢＬＲｅと固定電位ＶＧＢＰのいずれか一方を、ローカルビット線ＬＢＬＲｅと選択的に接続する。スイッチＳ３Ｒｏは、グローバルビット線ＧＢＬＲｏと固定電位ＶＧＢＰのいずれか一方を、ローカルビット線ＬＢＬＲｏと選択的に接続する。
ここで、図７を参照して、図６のメモリセルアレイ１０の動作について説明する。図７では、メモリセルアレイ１０の領域内で(図６の上半分)で、左側のワード線ＷＬＬｉが選択されたときの接続状態を模式的に示している。このとき、制御信号ＧＳＣｅがロー、制御信号ＧＳＣｏがハイに制御されるので、スイッチＳ１ｅがオフ、スイッチＳ１ｏがオンとなる。よって、右側のグローバルビット線ＧＢＬＲｅが左側のセンスアンプＳＡｅから切り離され、左側のグローバルビット線ＧＢＬＬｏはスイッチＳ１ｏを介して右側のセンスアンプＳＡｏに接続される。また、左側の領域では制御信号ＬＳＬｅ、ＬＳＬｏがともにハイに制御されるので、ローカルビット線ＬＢＬＬｅ、ＬＢＬＬｏは、それぞれスイッチＳ３Ｌｅ、Ｓ３Ｌｏを介してグローバルビット線ＧＢＬＬｅ、ＧＢＬＬｏに接続される。一方、右側の領域では制御信号ＬＳＲｅ、ＬＳＲｏがともにローに制御されるので、ローカルビット線ＬＢＬＲｅ、ＬＢＬＲｏには、それぞれスイッチＳ３Ｒｅ、Ｓ３Ｒｏを介して固定電位ＶＧＢＰが供給される。
その結果、読み出し動作時に、アクセス対象ではないローカルビット線ＬＢＬＲｅ、ＬＢＬＲｏをそれぞれ固定電位ＶＧＢＰに保つことができるので、グローバルビット線ＧＢＬＲｅにおいて両側に隣接するグローバルビット線ＧＢＬＲｏからのカップリングノイズによる電位変動が生じたとしても、ローカルビット線ＬＢＬＲｅ、ＬＢＬＲｏへのノイズの伝播を防止することができる。また、これら両側のグローバルビット線ＧＢＬＲｏの間にフローティング状態のグローバルビット線ＧＢＬＲｅが存在するので、グローバルビット線ＧＢＬＲｏ相互間のカップリング容量の減少によりカップリングノイズを抑制することができる。
次に、図８を参照して、第２実施形態の変形例について説明する。図８は、第２実施形態のメモリセルアレイ１０（図６）の構成に加えて、偶数番目のグローバルビット線ＧＢＬＲｅに接続されるスイッチＳ２ｅと、奇数番目のグローバルビット線ＧＢＬＬｏに接続されるスイッチＳ２ｏとを設けたものである。これらのスイッチＳ２ｅ、Ｓ２ｏの構成及び機能は、第１実施形態の図３のスイッチＳ２ｅ、Ｓ２ｏと同様である。例えば、図７の接続状態に際し、ローに制御される制御信号ＧＳＣｅによってグローバルビット線ＧＢＬＲｅに固定電位ＶＧＢＰが供給されることになる。従って、上記の効果に加え、隣接するグローバルビット線ＧＢＬＲｏの間あるいは隣接するグローバルビット線ＧＢＬＬｅの間がシールドされる効果が得られ、グローバルビット線ＧＢＬＲｏ又はＧＢＬＬｅ相互間のカップリングノイズを低減することができる。
［第３実施形態］
次に、第３実施形態のＤＲＡＭについて説明する。第３実施形態のＤＲＡＭの全体構成については図２と同様である。図９は、第３実施形態のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図である。第３実施形態のメモリセルアレイ１０は、階層化ビット線構成において、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをシングルエンド構成とし、さらにシングルエンド型のグローバルセンスアンプＧＳＡ（ＧＳＡｅ、ＧＳＡo）を設けたものである。また、各々のローカルビット線ＬＢＬの一端には、下位階層のローカルセンスアンプＬＳＡ（ＬＳＡＬｅ、ＬＳＡＲｅ、ＬＳＡＬｏ、ＬＳＡＲｏ）が設けられている。各々のローカルビット線ＬＢＬの構造については、図６と同様、例えば、シリコン基板内に埋め込まれた配線構造を採用することができる。
図９において、グローバルビット線ＧＢＬは、図６と同様のスイッチＳ１ｅ、Ｓ１ｏにより分割されている。また、左側の領域のローカルビット線ＬＢＬＬｅ、ＬＢＬＬｏに対応して設けられたスイッチＳ３Ｌｅ’、Ｓ３Ｌｏ’と、右側の領域のローカルビット線ＬＢＬＲｅ、ＬＢＬＲｏに対応して設けられたスイッチＳ３Ｒｅ’、Ｓ３Ｒｏ’については、図６のスイッチＳ３Ｌｅ、Ｓ３Ｌｏ、Ｓ３Ｒｅ、Ｓ３Ｒｏほぼ同様の構成及び配置となっているが、接続関係が若干異なっている。すなわち、それぞれのＳ３Ｌｅ’、Ｓ３Ｒｅ’、Ｓ３Ｌｏ’、Ｓ３Ｒｏ’はローカルセンスアンプＬＳＡＬｅ、ＬＳＡＲｅ、ＬＳＡＬｏ、ＬＳＡＲｏの内部で接続が制御され、ローカルビット線ＬＢＬＬｅ、ＬＢＬＲｅ、ＬＢＬＬｏ、ＬＢＬＲｏと選択的に接続される。なお、図９における制御信号ＧＳＣｅ、ＧＳＣｏ、ＬＳＲｅ、ＬＳＲｏ、ＬＳＬｅ、ＬＳＬｏの制御については、図６及び図７と同様に行われる。
図１０は、図９のグローバルセンスアンプＧＳＡ（ＧＳＡｅ，ＧＳＡｏ）の回路構成例を示している。図１０に示すグローバルセンスアンプＧＳＡには、ラッチ回路ＧＬと、ＰＭＯＳ型のトランジスタＱ１０及びＮＭＯＳ型のトランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５を含んで構成されている。トランジスタＱ１０は、ゲートに印加される制御信号ＰＣ２に応じてグローバルビット線ＧＢＬを電源電圧ＶＡＲＹにプリチャージする。トランジスタＱ１１は、ゲートに印加される制御信号ＬＴＣに応じて、グローバルビット線ＧＢＬとノードＮ１との間の接続を制御する。トランジスタＱ１２は、ゲートに印加される制御信号ＲＥＳに応じて、グローバルビット線ＧＢＬとノードＮ２との間の接続を制御する。
ラッチ回路ＧＬは、２個のＰＭＯＳトランジスタ及び２個のＮＭＯＳトランジスタにより、ノードＮ１を入力とするインバータとノードＮ２を入力とするインバータを構成し、グローバルビット線ＧＢＬの信号電圧を２値で判定してラッチする。ノードＮ１と入出力ノードＮＳの間には書き込み動作用のトランジスタＱ１３が接続され、そのゲートに制御信号ＷＥＢが入力される。また、入出力ノードＮＳとグランド電位の間には、読み出し動作用の２つのトランジスタＱ１４、Ｑ１５が直列接続されている。トランジスタＱ１４のゲートはノードＮ２に接続され、トランジスタＱ１５のゲートには制御信号ＲＥが印加されている。
図１０に示すグローバルセンスアンプＧＳＡは、トランジスタＱ１１を介してグローバルビット線ＧＢＬのセンシング電位を入力し、ラッチ回路ＧＬで情報をラッチした後、トランジスタＱ１２を介してセンシング電位と逆の電位を、グローバルビット線ＧＢＬに出力する。これにより、破壊読出しによって情報が消失したメモリセルＭＣへ増幅された元の情報をリストアする。なお、リストアはライト動作の一種である。
図１１は図９のローカルセンスアンプＬＳＡ（ＬＳＡＬｅ、ＬＳＡＲｅ、ＬＳＡＬｏ、ＬＳＡＲｏ）の回路構成例を示している。図１１に示すローカルセンスアンプＬＳＡはＮＭＯＳ型のトランジスタＱ１６、Ｑ１７、Ｑ１８を含んで構成されている。トランジスタＱ１６はローカルビット線ＬＢＬを経由してゲート電極（入力端子）に印加されるメモリセルＭＣからの読み出し信号を増幅してドレイン電極（出力端子）からグローバルビット線ＧＢＬを駆動するセンシングトランジスタである。トランジスタＱ１７はゲートに印加される読み出し制御信号ＲＥがハイ状態にあるときトランジスタＱ１６のドレインとグローバルビット線ＧＢＬとをスイッチＳ３‘を経由して接続する。トランジスタＱ１８は、ゲート電極に印加される書き込み制御信号ＷＥがハイ状態にあるとき、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとをスイッチＳ３’をソース電極及びドレイン電極を経由して接続するライト転送トランジスタである。書き込みデータはグローバルセンスアンプＧＳＡにより駆動されグローバルビット線ＧＢＬ、スイッチＳ３’、トランジスタＱ１８、ローカルビット線ＬＢＬを経由してメモリセルＭＣに書き込まれる。
次に、図１２〜図１４を参照して、第３実施形態の変形例について説明する。図１２は第３実施形態の第１の変形例を示しており、図９のメモリセルアレイ１０の構成に加えて、偶数番目のグローバルビット線ＧＢＬＲｅに接続されるスイッチＳ２ｅと、奇数番目のグローバルビット線ＧＢＬＬｏに接続されるスイッチＳ２ｏとを設けたものである。これらのスイッチＳ２ｅ、Ｓ２ｏの構成及び機能は図８と同様である。従って、上記の効果に加え、読み出し動作時に、隣接するグローバルビット線ＧＢＬＲｏの間あるいは隣接するグローバルビット線ＧＢＬＬｅの間がシールドされる効果が得られ、グローバルビット線ＧＢＬＲｏ又はＧＢＬＬｅの相互間のカップリングノイズを低減することができる。
また、図１３は第３実施形態の第２の変形例を示しており、図９のメモリセルアレイ１０の構成に加えて、グローバルセンスアンプＧＳＡ（ＧＳＡｅ、ＧＳＡｏ）が隣接する両側のメモリセルアレイ１０の２本のグローバルビット線ＧＢＬにより共有される構成としたものである。偶数番目のグローバルセンスアンプＧＳＡｅは、一方のメモリセルアレイ１０のグローバルビット線ＧＢＬＬｅとの間にＮＭＯＳトランジスタからなるスイッチＳ４Ｌｅが挿入され、他方のメモリセルアレイ１０のグローバルビット線ＧＢＬＲｅとの間にＮＭＯＳトランジスタからなるスイッチＳ４Ｒｅが挿入されている。また、奇数番目のグローバルセンスアンプＧＳＡｏは、一方のメモリセルアレイ１０のグローバルビット線ＧＢＬＲｏとの間にＮＭＯＳトランジスタからなるスイッチＳ４Ｒｏが挿入され、他方のメモリセルアレイ１０のグローバルビット線ＧＢＬＬｏとの間にＮＭＯＳトランジスタからなるスイッチＳ４Ｌｏが挿入されている。これらのスイッチＳ４Ｌｅ、Ｓ４Ｒｅ、Ｓ４Ｒｏ、Ｓ４Ｌｏは、それぞれのゲートに制御信号ＧＳＬｅ、ＧＳＲｅ、ＧＳＲｏ、ＧＳＬｏが印加され、非選択となる側のスイッチがグローバルセンスアンプＧＳＡから切り離されるように制御される。
図１４は、第３実施形態の第２の変形例のメモリセルアレイ１０の全体の構成例を示すブロック図である。図１４の構成例において、メモリセルアレイ１０はビット線延伸方向に並ぶ８個のマットＭ（Ｍ０〜Ｍ７）から構成される。各々のマットＭの略中央の位置には、制御信号ＧＳＣｅ、ＧＳＣｏによって制御されるスイッチＳ１ｅ、Ｓ１ｏ（図１３）が設けられ、これにより左右の領域に分割される。また、各々のマットＭの両側にグローバルセンスアンプＧＳＡｅ、ＧＳＡｏ(図１３)が配置され、図１４の両端のグローバルセンスアンプＧＳＡｅ、ＧＳＡｏ以外のグローバルセンスアンプＧＳＡｅ、ＧＳＡｏは、隣接する２つのマットＭに属するグローバルビット線ＧＢＬに共有されている。また、図１４の構成例では、ワード線ＷＬについてもメインワード線とサブワード線とに階層化され、メインワードデコーダ２０によりメインワード線が選択され、サブワードドライバ２１により、例えば８本のサブワード線の中から、選択されたメインワード線に対応する１本が選択的に駆動される。
［情報処理システム］
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１５は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、上記各実施形態のメモリセルアレイ１０が配置されている。バックエンド・インターフェース１０２には、メモリセルアレイ１０の周辺の回路群が含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１５では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１５のコントローラ２００自体に含まれる構成であってもよい。
図１５の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明の技術思想は、データ信号の伝送ルートを有するメモリやデータプロセッサに対して適用することができる。また、センスアンプＳＡ、ローカルセンスアンプＬＳＡやグローバルセンスアンプＧＳＡ等あるいはその他の各種回路については、本実施形態に開示された回路形式に限られることなく、多様な回路形式を採用することができる。
本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）やＰＯＰ（Package on Package）などを挙げることができる。
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
以下、本発明に関して開示した内容の一部を付記として記載する。
［付記１]
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を含んで構成される情報処理システムであって、
前記半導体装置は、
第１のセンスアンプと、
前記第１のセンスアンプに接続された第１の伝送線と、
前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、
前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、
所定の固定電位と前記第２の伝送線との接続を制御する第２のスイッチと、
を備え、
前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを介して前記第２の伝送線に前記固定電位を供給する、ことを特徴とする情報処理システム。
［付記２]
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を含んで構成される情報処理システムであって、
前記半導体装置は、
第１のセンスアンプと、
前記第１のセンスアンプに接続された第１の伝送線と、
前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、
前記第２の伝送線に対応して配置される第３の伝送線と、
前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、
所定の固定電位と前記第３の伝送線との接続を制御する第２のスイッチと、
前記第２の伝送線と前記第３の伝送線との接続を制御する第３のスイッチと、を備え、
前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを導通状態かつ前記第３のスイッチを非導通状態にそれぞれ制御して前記第３の伝送線に前記固定電位を供給する、ことを特徴とする情報処理システム。
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０…メインワードデコーダ
２１…サブワードドライバ
１００…半導体装置
１０１…メモリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＧＬ…ラッチ回路
ＧＳ、ＰＣ１、ＰＣ２、ＬＳ、ＬＴＣ、ＲＥ、ＲＥＳ、ＳＡＢ、ＳＡＴ、ＷＥＢ、ＲＥ、ＷＥ…制御信号
ＧＳＡ…グローバルセンスアンプ
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
Ｍ０〜Ｍ７…マット
ＭＣ…メモリセル
Ｎ１、Ｎ２…ノード
ＮＳ…入出力ノード
Ｑ１０〜Ｑ１８…トランジスタ
Ｓ１〜Ｓ４、Ｓａ、Ｓｂ…スイッチ
ＳＡ…センスアンプ
ＳＡａ…ラッチ回路
ＳＡｂ…イコライズ回路
ＷＬ…ワード線

Claims (26)

  1. 第１のセンスアンプと、
    前記第１のセンスアンプに接続された第１の伝送線と、
    前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、
    前記第２の伝送線に対応して配置される第３の伝送線と、
    前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、
    所定の固定電位と前記第３の伝送線との接続を制御する第２のスイッチと、
    前記第２の伝送線と前記第３の伝送線との接続を制御する第３のスイッチと、
    を備え、
    前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを導通状態かつ前記第３のスイッチを非導通状態にそれぞれ制御して前記第３の伝送線に前記固定電位を供給する、ことを特徴とする半導体装置。
  2. 前記第２及び第３のスイッチは共通の制御信号により制御される、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の伝送線に対応して配置される第４の伝送線と、
    前記固定電位と前記第４の伝送線との接続を制御する第４のスイッチと、
    前記第１の伝送線と前記第４の伝送線との接続を制御する第５のスイッチと、
    を更に備え、
    前記第２の伝送線がアクセスされるとき、前記第１、第３、第４のスイッチを導通状態に制御するとともに、前記第２及び第５のスイッチを非導通状態に制御し、前記第４のスイッチを介して前記第４の伝送線に前記固定電位を供給する、ことを請求項２に記載の半導体装置。
  4. 前記第４及び第５のスイッチは共通の制御信号により制御される、ことを特徴とする請求項３に記載の半導体装置。
  5. 第２のセンスアンプと、
    前記第２の伝送線に隣接し、前記第２のセンスアンプに接続された第５の伝送線と、
    前記第１の伝送線に隣接し、前記第５の伝送線を介して前記第２のセンスアンプに接続された第６の伝送線と、
    前記第４の伝送線に隣接し、前記第６の伝送線に対応して配置される第７の伝送線と、
    前記第５の伝送線と前記第６の伝送線との接続を制御する第６のスイッチと、
    前記固定電位と前記第７の伝送線との接続を制御する第７のスイッチと、
    前記第６の伝送線と前記第７の伝送線との接続を制御する第８のスイッチと、
    を更に備え、
    前記第６の伝送線がアクセスされないとき、前記第６のスイッチを非導通状態に制御するとともに、前記第７のスイッチを導通状態かつ前記第８のスイッチを非導通状態にそれぞれ制御して前記第７の伝送線に前記固定電位を供給する、ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第７及び第８のスイッチは、共通の制御信号により制御される、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第３の伝送線に隣接し、前記第５の伝送線に対応して配置される第８の伝送線と、
    前記固定電位と前記第８の伝送線との接続を制御する第９のスイッチと、
    前記第５の伝送線と前記第８の伝送線との接続を制御する第１０のスイッチと、
    を更に備え、
    前記第６の伝送線がアクセスされるとき、前記第６、第８、第９のスイッチを導通状態に制御するとともに、前記第７及び第１０のスイッチを非導通状態に制御し、前記第９のスイッチを介して前記第８の伝送線に前記固定電位を供給する、ことを請求項６に記載に記載の半導体装置。
  8. 前記第９及び第１０のスイッチは、共通の制御信号により制御される、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１、第２、第５、第６の伝送線は、グローバルビット線であり、
    前記第３、第４、第７、第８の伝送線は、それぞれ対応する前記グローバルビット線の下位階層であり前記アクセス対象のメモリセルが接続するローカルビット線である、ことを特徴とする請求項８に記載の半導体装置。
  10. 前記固定電位と前記第２の伝送線との接続を制御する第１１のスイッチと、
    前記固定電位と前記第６の伝送線との接続を制御する第１２のスイッチと、
    を更に備え、
    前記第２の伝送線がアクセスされないとき、前記第１１のスイッチを導通状態に制御し、
    前記第６の伝送線がアクセスされないとき、前記第１２のスイッチを導通状態に制御する、ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１及び第２のセンスアンプは、シングルエンド型のグローバルセンスアンプであり、
    前記第２及び第３のスイッチと前記第３の伝送線との間、前記第４及び第５のスイッチと前記第４の伝送線との間、前記第７及び第８のスイッチと前記第７の伝送線との間、前記第９及び第１０のスイッチと前記第８の伝送線との間には、それぞれ対応する前記グローバルセンスアンプの下位階層のローカルセンスアンプが設けられている、ことを特徴とする請求項９に記載の半導体装置。
  12. 前記第４及び第７の伝送線が共通にアクセスされるとき、前記第１、第３、第４、第７、第１０のスイッチを非導通状態に制御し、前記第２、第５、第６、第８、第９のスイッチを導通状態に制御する、ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１及び第２のセンスアンプは、シングルエンド型のグローバルセンスアンプであり、
    前記第２及び第３のスイッチと前記第３の伝送線との間、前記第４及び第５のスイッチと前記第４の伝送線との間、前記第７及び第８のスイッチと前記第７の伝送線との間、前記第９及び第１０のスイッチと前記第８の伝送線との間には、それぞれ対応する前記グローバルセンスアンプの下位階層のローカルセンスアンプが設けられている、ことを特徴とする請求項１０に記載の半導体装置。
  14. 前記ローカルセンスアンプは、センシングトランジスタを含み、前記第３、第４、第７、及び第８の伝送線を前記センシングトランジスタのゲート電極に入力し、前記センシングトランジスタのドレイン電極からセンシングされた電位をそれぞれ対応する前記第２、第１、第６、及び第５の伝送線に出力する、ことを特徴とする請求項１０または１３に記載の半導体装置。
  15. 前記ローカルセンスアンプは、更にライト転送トランジスタを含み、書き込み制御信号を前記ライト転送トランジスタのゲート電極に入力し、ドレイン端子とソース端子をそれぞれ対応する前記第３、第４、第７、及び第８の伝送線、並びに前記第２、第１、第６、及び第５の伝送線に接続する、ことを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１及び第２のセンスアンプにそれぞれ対応する第１と第２の前記グローバルセンスアンプは、それぞれ対応する前記第１及び第５の伝送線のセンシング電位を入力し、その後前記センシング電位と逆の電位を、それぞれ対応する前記第１及び第５の伝送線に出力する、ことを特徴とする請求項１５に記載の半導体装置。
  17. 前記第４及び第７の伝送線が共通にアクセスされるとき、前記第１、第３、第４、第７、第１０、第１２のスイッチを非導通状態に制御し、前記第２、第５、第６、第８、第９、第１１のスイッチを導通状態に制御する、ことを特徴とする請求項１３から１６のいずれか１項に記載の半導体装置。
  18. 前記第４及び第７の伝送線は共通にアクセスされ、前記第３及び第８の伝送線は共通にアクセスされる、ことを特徴とする請求項９から１７のいずれか１項に記載の半導体装置。
  19. 前記第１のセンスアンプは、第１及び第２の入力端子を有し、
    前記第１の入力端子は、前記第１の伝送線に接続され、
    前記第２の入力端子は、その他の伝送線に接続され、
    前記第１のセンスアンプは、前記第１及び第２の入力端子のいずれか一方の伝送線の情報を選択的にセンシングする、ことを特徴とする請求項１８に記載の半導体装置。
  20. 前記第１のセンスアンプの両側には、
    前記第１の入力端子と前記第１の伝送線との接続を制御する第１３のスイッチと、
    前記第２の入力端子と前記その他の伝送線との接続を制御する第１４のスイッチと、
    が設けられる、ことを特徴とする請求項１９に記載の半導体装置。
  21. 前記第２のセンスアンプは、第３及び第４の入力端子を有し、
    前記第３の入力端子は、前記第５の伝送線に接続され、
    前記第４の入力端子は、その他の伝送線に接続され、
    前記第２のセンスアンプは、前記第３及び第４の入力端子のいずれか一方の伝送線の情報を選択的にセンシングする、ことを特徴とする請求項２０に記載の半導体装置。
  22. 前記第２のセンスアンプの両側には、
    前記第３の入力端子と前記第５の伝送線との接続を制御する第１５のスイッチと、
    前記第４の入力端子と前記その他の伝送線との接続を制御する第１６のスイッチと、
    が設けられる、ことを特徴とする請求項２１に記載の半導体装置。
  23. 第１のセンスアンプと、
    前記第１のセンスアンプに接続された第１の伝送線と、
    前記第１の伝送線を介して前記第１のセンスアンプに接続された第２の伝送線と、
    前記第１の伝送線と前記第２の伝送線との接続を制御する第１のスイッチと、
    所定の固定電位と前記第２の伝送線との接続を制御する第２のスイッチと、
    を備え、前記第２の伝送線がアクセスされないとき、前記第１のスイッチを非導通状態に制御するとともに、前記第２のスイッチを介して前記第２の伝送線に前記固定電位を供給する、ことを特徴とする半導体装置。
  24. 前記第１及び第２のスイッチは共通の制御信号により制御される、ことを特徴とする請求項２３に記載の半導体装置。
  25. 第２のセンスアンプと、
    前記第２の伝送線に隣接し、前記第２のセンスアンプに接続された第３の伝送線と、
    前記第１の伝送線に隣接し、前記第３の伝送線を介して前記第２のセンスアンプに接続された第４の伝送線と、
    前記第３の伝送線と前記第４の伝送線との接続を制御する第３のスイッチと、
    前記固定電位と前記第４の伝送線との接続を制御する第４のスイッチと、
    を更に備え、
    前記第４の伝送線がアクセスされないとき、前記第３のスイッチを非導通状態に制御するとともに、前記第４のスイッチを介して前記第４の伝送線に前記固定電位を供給する、ことを特徴とする請求項２４に記載の半導体装置。
  26. 前記第１の伝送線及び第３の伝送線は同時にアクセスされ、そのとき前記第２の伝送線及び第４の伝送線は同時に非アクセスとされ、
    前記第２の伝送線及び第４の伝送線は同時にアクセスされ、そのとき前記第１の伝送線及び第３の伝送線は同時に非アクセスとされる、ことを特徴とする請求項２５に記載の半導体装置。
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