JPH06223570A

JPH06223570A - ダイナミック型ｒａｍとそれを用いた情報処理システム

Info

Publication number: JPH06223570A
Application number: JP5028598A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷; Tsugio Takahashi; 継雄高橋; Kazuyoshi Oshima; 一義大嶋; Masayuki Nakamura; 正行中村; Hiroshi Otori; 浩大鳥; Tetsuo Matsumoto; 哲郎松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-25
Filing date: 1993-01-25
Publication date: 1994-08-12

Abstract

(57)【要約】（修正有）【目的】大記憶容量化を図りつつ、高集積化と低電力
化を実現したダイナミック型ＲＡＭ及び小型高性能化を
実現した情報処理システムを提供する。【構成】ペアＭＯＳＦＥＴの特性バラツキが補償され
たセンスアンプを用いてビット線における寄生容量値と
メモリセルの容量値との比を約２０倍以上に大きくす
る。ビット線を中央で切り離すスイッチＭＯＳＦＥＴを
設けて、必要に応じて切り離す。複数のメモリアレイを
１組とし、センスアンプが接続されるコモンソース線間
を相互に接続するスイッチＭＯＳＦＥＴを設けてコモン
ソース線の電荷を相互に再利用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）とそれを用いた情報
処理システムに関し、例えば大記憶容量を持つようにさ
れたダイナミック型ＲＡＭとそれを用いる情報処理シス
テムに利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおけるＭＯＳＦ
ＥＴのしきい値電圧のバラツキを補償したセンスアンプ
に関しては、実開昭５６−２１８９７号公報及び昭和５
８年度電子通信学会全国大会２−２８８がある。前者の
センスアンプは、増幅ＭＯＳＦＥＴをプリチャージ期間
にダイオード形成に接続して、ソース側からビット線の
プリチャージを行わせるものである。後者のセンスアン
プは、増幅ＭＯＳＦＥＴのソースを分離して、初期の増
幅動作を容量結合によって行うようにするものである。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
にあっては、低消費電力化等のためにセンスアンプもＣ
ＭＯＳ回路により構成される。このようなセンスアンプ
のＣＭＯＳ回路化に伴いビット線のプリチャージ電位
も、動作電圧の１／２の中間レベルに設定される。それ
故、上記実開昭５６−２１８９７号公報のセンスアンプ
のように電源電圧によりビット線をプリチャージするも
のをそのまま適用することができない。また、増幅ＭＯ
ＳＦＥＴはＰチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴからなるものであるから、センスアンプ
のもつオフセット電圧とＮチャンネル型ＭＯＳＦＥＴ及
びＰチャンネル型ＭＯＳＦＥＴのしきい値電圧のバラツ
キとの関連性が一対一に対応できなくなるばかりか、Ｎ
チャンネル型側とＰチャンネル型側とが競合してプリチ
ャージ動作が難しくなるという問題を有する。

【０００４】また、昭和５８年度電子通信学会全国大会
２−２８８に記載のセンスアンプのように、容量結合に
よってセンスアンプの動作させようとすると極めて大き
な容量値をセンスアンプに作り込む必要があり現実的で
ない。すなわち、ダイナミック型ＲＡＭにあっては、記
憶容量を大きくするために１つのビット線には多数のメ
モリセルが接続される。それ故に、ビット線の寄生容量
値が比較的大きくなり容量結合によってビット線電位を
ある程度大きくするには相当大きなキャパシタが必要に
なるものであり、そのようなキャパシタをセンスアンプ
内に形成することは集積度の観点から実現不能である。

【０００５】そこで、本願発明者等においては、ペアＭ
ＯＳＦＥＴのしきい値電圧のバラツキを補償しつつ、現
実のような大記憶容量化を図ったメモリセルのセンス動
作を可能にしたセンスアンプを開発した。このようなセ
ンスアンプの利用して、ダイナミック型ＲＡＭの高集積
化や低消費電力化を図ることを考えた。

【０００６】大記憶容量のダイナミック型ＲＡＭにあっ
ては、その消費電力を左右するのはリード／ライトとい
ったようなメモリアクセスではなく、メモリセルの記憶
情報が失われないように短い時間間隔で常に行われるリ
フレッシュ動作であり、その動作はリード／ライトのよ
うなランダム・アクセスではなく、シリアルアクセスで
ある着目して、低消費電力化を図ることを考えた。

【０００７】この発明の目的は、大記憶容量化を図りつ
つ、高集積化を実現したダイナミック型ＲＡＭを提供す
ることにある。この発明の他の目的は、大記憶容量化と
低電力化を実現したダイナミック型ＲＡＭを提供する提
供することにある。この発明の更に他の目的は、小型高
性能化を実現した情報処理システムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ペアＭＯＳＦＥＴの特性バ
ラツキが補償されたセンスアンプを用いてビット線にお
ける寄生容量値とメモリセルの容量値との比を約２０倍
以上に大きくする。

【０００９】センスアンプに接続されるビット線を中央
で切り離すスイッチＭＯＳＦＥＴを設けて、２つのメモ
リアレイ間の一方がスイッチＭＯＳＦＥＴを中心にして
センスアンプに対して外側のビット線と交差するワード
線を選択されるときには、他方ではセンスアンプ側のビ
ット線と交差するワード線が選択状態にする。

【００１０】ペアＭＯＳＦＥＴの特性バラツキが補償さ
れたセンスアンプを用い、ビット線における寄生容量と
メモリセル容量値との比が約２０倍からセンスアンプの
動作可能な範囲まで大きくし、かつ複数のメモリアレイ
を１組とし、センスアンプが接続されるコモンソース線
間を相互に接続するスイッチＭＯＳＦＥＴを設けて、リ
フレッシュモードにおいて１組を構成する複数のメモリ
アレイにおいて１本ずつ順次にワード線を選択するとと
もに、上記コモンソース線間を相互に接続するスイッチ
ＭＯＳＦＥＴをオン状態してセンスアンプの増幅動作を
開始し、スイッチＭＯＳＦＥＴをオフ状態にさせた後に
増幅動作を行うセンスアンプのパワースイッチＭＯＳＦ
ＥＴをオン状態にする。

【００１１】上記のようなダイナミック型ＲＡＭをメモ
リ装置として情報処理システムを構成する。

【００１２】

【作用】上記した手段によれば、ビット線に接続される
メモリセルの数を増加でき、センスアンプの数を減らす
ことができるから高集積化が可能になる。非選択ワード
線のビット線の切離しによってビット線容量が減るこ
と、非選択のセンスアンプに対応したコモンソース線容
量の電荷を利用してセンスアンプの初期増幅に用いるこ
とにより低消費電力化が図られる。これら高集積化や低
消費電力のダイナミック型ＲＡＭをメモリ装置として用
いることにより、情報処理システムの小型高性能化が実
現できる。

【００１３】

【実施例】図２には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の要部回路図が示されている。同図の各
回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。

【００１４】同図には、この発明に係るセンスアンプを
中心にして、それと関連する回路が示されている。すな
わち、２つのセンスアンプ、及びそれに接続される２対
のビット線（データ線又はディジット線という場合もあ
る。）と、その予備プリチャージ回路及び８本のワード
線と、これらビット線とワード線との交点に設けられる
メモリセル及びプリチャージ回路とセンスアンプの制御
回路が代表として例示的に示されている。このうち、一
方の相補ビット線Ｂ１ＴとＢ１Ｂに関連するセンスアン
プ及び予備プリチャージ回路等を例にして以下説明す
る。

【００１５】この実施例では、センスアンプは基本的に
はＣＭＯＳ構成にされる。ＣＭＯＳ構成のセンスアンプ
における入力オフセットを補償するために、ＣＭＯＳセ
ンスアンプを構成するＰチャンネル型増幅ＭＯＳＦＥＴ
Ｑ１０，Ｑ１１とＮチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５とを分け、Ｎチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５を主体にし、Ｐチャンネル型増幅ＭＯＳＦＥＴ
Ｑ１０，Ｑ１１を補助的に用いる。すなわち、センスア
ンプの動作開始的においてはＮチャンネル型増幅ＭＯＳ
ＦＥＴＱ４，Ｑ５を先に活性化して増幅動作を行わせ、
増幅信号がある程度大きくなった後にＰチャンネル型増
幅ＭＯＳＦＥＴＱ１０，Ｑ１１を活性化して、微小入力
信号に対応したフルスイングのハイレベル／ロウレベル
の出力信号を得るようにするものである。

【００１６】このような構成とすることにより、ＣＭＯ
Ｓセンスアンプを用いつつ、センスアンプのもつ実質的
な入力オフセットと、Ｎチャンネル型増幅ＭＯＳＦＥＴ
Ｑ４，Ｑ５のしきい値電圧のバラツキ（差）とを一対一
に対応させることができる。このようなセンスアンプの
増幅ＭＯＳＦＥＴの動作上の分離を行った上で、増幅動
作を支配的に行う増幅ＭＯＳＦＥＴＱ４とＱ５に対して
は、そのしきい値電圧のバラツキを補償するために、そ
のゲートとビット線Ｂ１Ｂ，Ｂ１Ｔとの間にはスイッチ
ＭＯＳＦＥＴＱ６とＱ８を設ける。増幅ＭＯＳＦＥＴＱ
４とＱ５のゲートとコモンソース線ＮＳとの間には、ス
イッチＭＯＳＦＥＴＱ７とＱ９を設ける。これらのスイ
ッチＭＯＳＦＥＴＱ６〜Ｑ９は、特に制限されないが、
Ｎチャンネル型ＭＯＳＦＥＴから構成される。

【００１７】上記コモンソース線ＮＳには、上記の増幅
ＭＯＳＦＥＴＱ４，Ｑ５を活性化するためのパワースイ
ッチＭＯＳＦＥＴＱ１３が設けられる。このパワースイ
ッチＭＯＳＦＥＴＱ１３は、上記コモンソース線ＮＳに
回路の接地電位のような動作電圧を供給して、増幅ＭＯ
ＳＦＥＴＱ４とＱ５を活性化させる。

【００１８】上記コモンソース線ＮＳは、上記のような
増幅ＭＯＳＦＥＴＱ４，Ｑ５の活性化の他に、ビット線
Ｂ１Ｔ，Ｂ１Ｂのプリチャージ動作に用いられる。すな
わち、コモンソース線ＮＳには、プリチャージ電圧ＶＰ
を供給するプリチャージＭＯＳＦＥＴＱ１２が設けられ
る。このプリチャージ電圧ＶＰは、動作電圧ＶＣＣの１
／２の電圧ＶＣＣ／２に、ＭＯＳＦＥＴＱ４，Ｑ５のし
きい値電圧ＶTHを加えた電圧（ＶＣＣ／２）＋ＶTHに設
定される。

【００１９】上記スイッチＭＯＳＦＥＴＱ６，Ｑ８と、
Ｑ７，Ｑ９は制御信号ＣＯＭによって相補的にスイッチ
制御される。すなわち、スイッチＭＯＳＦＥＴＱ６，Ｑ
８のゲートには、制御信号ＣＯＭが供給され、スイッチ
ＭＯＳＦＥＴＱ７，Ｑ９のゲートには、制御信号ＣＯＭ
がインバータ回路Ｎ２を通して反転して供給される。同
様に、上記パワースイッチＭＯＳＦＥＴＱ１３と、プリ
チャージＭＯＳＦＥＴＱ１２とは、制御信号ＰＮによっ
て相補的にスイッチ制御される。言い換えるならば、プ
リチャージＭＯＳＦＥＴＱ１２は、制御信号ＰＮを受け
るインバータ回路Ｎ１により制御される。

【００２０】一方、予備的に機能させられるＰチャンネ
ル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、従来と同様に
ラッチ形態にされる。そのコモンソース線ＰＳには、電
源電圧ＶＣＣのような動作電圧を供給するＰチャンネル
型のパワースイッチＭＯＳＦＥＴＱ１４が設けられる。
このパワースイッチＭＯＳＦＥＴＱ１４を制御する制御
信号ＰＰは、後に詳細に説明するように上記Ｎチャンネ
ル型のパワースイッチＭＯＳＦＥＴＱ１３のゲートに供
給される制御信号ＰＮに対して遅くされる。これによ
り、上記のようなＰチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５とＮチャンネル型増幅ＭＯＳＦＥＴＱ１０，Ｑ
１１の増幅動作上の分離が行われる。

【００２１】上記相補のビット線Ｂ１Ｔ，Ｂ１Ｂとの間
には、短絡ＭＯＳＦＥＴＱ１、及び予備のプリチャージ
電圧ＶＣＣ／３を供給するＭＯＳＦＥＴＱ２及びＱ３か
らなる予備プリチャージ回路が設けられる。予備のプリ
チャージ回路の動作は、基本的には、従来のハーフプリ
チャージ回路の動作と同じであるが、その電圧レベルが
上記短絡ＭＯＳＦＥＴＱ１によるハーフプリチャージ電
圧ＶＣＣ／２からＭＯＳＦＥＴＱ２とＱ３のオン状態に
よるＶＣＣ／３のような電位に低下させられる点が従来
の回路の動作と異なる。

【００２２】メモリセルは、ワード線と一方のビット線
Ｂ１Ｔ又はＢ１Ｂとの間に設けられる。アドレス選択用
のＭＯＳＦＥＴＱＭは、ワード線にゲートが接続され
て、一方のソース，ドレインがビット線Ｂ１Ｔ又はＢ０
Ｔに接続される。そして、他方のソース，ドレインとプ
レート電圧ＶＰＬとの間に、情報記憶用のキャパシタＣ
Ｓが設けられる。このようなメモリセルの配置は、従来
のダイナミック型ＲＡＭのそれと同様であるので、その
詳細な説明を省略する。ワード線は、ワード線選択回路
により選ばれた１つのワード線が選択状態にされる。

【００２３】他の代表として示されている相補ビット線
Ｂ０Ｔ，Ｂ０Ｂとそれに関連する予備プリチャージ回
路、センスアンプ及びセンスアンプ制御回路とプリチャ
ージ回路は、前記回路と同様であるので、その説明を省
略するものである。これに対応して、図面上においても
素子に対する回路記号が省略されている。

【００２４】図４には、上記図２のセンスアンプの動作
を説明するためのタイミング図が示されている。信号Ｐ
Ｃがハイレベルの期間に予備プリチャージ動作が行われ
る。すなわち、制御信号ＰＣのハイレベルによりＭＯＳ
ＦＥＴＱ１とＱ２及びＱ３がオン状態になり、相補ビッ
ト線ＢＬをＶＣＣ／３のような予備プリチャージ電圧に
する。

【００２５】信号ＰＣをロウレベルにして上記ＭＯＳＦ
ＥＴＱ１〜Ｑ３をオフ状態にして、相補ビット線ＢＬを
ハイインピーダンス状態にする。これにより相補ビット
線ＢＬ（Ｂ１Ｔ，Ｂ１Ｂ）は、ハイインピーダンス状態
で上記電圧ＶＣＣ／３を保持している。

【００２６】制御信号ＣＯＭをロウレベルにすると、ス
イッチＭＯＳＦＥＴＱ６とＱ８がオフ状態にされ、スイ
ッチＭＯＳＦＥＴＱ７とＱ９がオン状態にされる。これ
により、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ４とＱ５
のゲートとコモンソース側が短絡されるので、増幅ＭＯ
ＳＦＥＴＱ４とＱ５がダイオード形態にされる。これに
より、コモンソース線ＮＳから供給されるプリチャージ
電圧ＶＰが、上記ダイオード形態にされた増幅ＭＯＳＦ
ＥＴＱ４とＱ５を通してビット線Ｂ１ＴとＢ１Ｂに伝え
られる。このとき、増幅ＭＯＳＦＥＴＱ４に対して増幅
ＭＯＳＦＥＴＱ５のしきい値電圧が大きいと、そのしき
い値電圧差ΔＶTHだけビット線Ｂ１ＴとＢ１Ｂにレベル
差が生じる。

【００２７】上記のようにビット線Ｂ１ＴとＢ１Ｂと
は、ＶＣＣ／３に予備プリチャージされているので、ビ
ット線Ｂ１ＴとＢ１Ｂが比較的大きな寄生容量ＣＢを持
っていても、レベル差が小さいから上記増幅ＭＯＳＦＥ
ＴＱ４とＱ５を通してほぼＶＣＣ／２に対応したプリチ
ャージレベルに高速に変化させられる。上記のようにビ
ット線Ｂ１Ｔ，Ｂ１Ｂのプリチャージ電圧をほぼハーフ
フリチャージ電圧ＶＣＣ／２にするために、コモンソー
ス線ＮＳのプリチャージ電圧ＶＰは、ＶＣＣ／２に、Ｍ
ＯＳＦＥＴＱ４，Ｑ５のしきい値電圧ＶTHによるレベル
低下を補償するようそれに相当する電圧を加算した電圧
に持ち上げておくものである。

【００２８】制御信号ＣＯＭをハイレベルに戻し、上記
ＭＯＳＦＥＴＱ７とＱ９をオフ状態にし、ＭＯＳＦＥＴ
Ｑ６とＱ８をオン状態にして増幅ＭＯＳＦＥＴＱ４とＱ
５をラッチ形態にしておいて、ワード線ＷＬを選択状態
にすると、メモリセルが接続されたビット線には、メモ
リセルのキャパシタＣＳの蓄積電荷とビット線の寄生容
量ＣＢのプリチャージ電荷との電荷分散による微小電位
変化が現れる。これがメモリセルからの微小読み出し信
号ＶＳＩＧとしてセンスアンプの増幅ＭＯＳＦＥＴＱ４
とＱ５のゲートに電位差として伝えられる。

【００２９】この実施例では、上記のようなプリチャー
ジ動作によって予め増幅ＭＯＳＦＥＴＱ４とＱ５のしき
い値電圧に対応したオフセット電圧ΔＶTHが、ビット線
に与えられているので、上記読み出し信号ＶＳＩＧはそ
のまま増幅ＭＯＳＦＥＴＱ４とＱ５に対してゲート電圧
差として与えられる。この状態で、制御信号ＰＮがハイ
レベルにされて増幅ＭＯＳＦＥＴＱ４とＱ５が活性化さ
れる。これにより、Ｎチャンネル型の増幅ＭＯＳＦＥＴ
Ｑ４とＱ５のみによって、上記微小信号ＶＳＩＧの増幅
動作が開始される。

【００３０】上記Ｎチャンネル型増幅ＭＯＳＦＥＴＱ４
とＱ５の増幅動作により、増幅信号がある程度大きくな
った時点で、遅れて制御信号ＰＰがロウレベルにされ
る。これにより、Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ
１０とＱ１１が活性化されて、Ｎチャンネル型増幅ＭＯ
ＳＦＥＴＱ４とＱ５とともに増幅動作を行ってビット線
の電位をＶＣＣのようなハイレベルと、０Ｖのようなロ
ウレベルにフルスイングさせる。

【００３１】上記Ｐチャンネル型増幅ＭＯＳＦＥＴＱ１
０とＱ１１においても、しきい値電圧に対応したオフセ
ット電圧を持っている。しかしながら、それが増幅動作
を開始した時点では、そのようなオフセット電圧が無視
できる程度に入力電圧差が大きくなっているので実質的
にオフセットの影響を受けなくできる。すなわち、Ｐチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴＱ４とＱ５による増幅動作に
よってハイレベルにされるべきビット線の電位の落ち込
みを防ぐとともに、それを電源電圧ＶＣＣまでプルアッ
プさせるといういわば補足的な増幅動作を受け持つもの
である。

【００３２】メモリアクセスが終了して、ワード線ＷＬ
がリセットされ、センスアンプを活性化させる制御信号
ＰＮ及びＰＰもリセットされた後に、制御信号ＰＣがハ
イレベルにされると、上記ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態になり、ＭＯＳＦＥＴＱ１のオン状態により相補
ビット線Ｂ１Ｔ，Ｂ１Ｂのハイレベルとロウレベルが短
絡されてＶＣＣ／２なろうとするが、ＭＯＳＦＥＴＱ２
とＱ３のオン状態によってそれより若干低い予備プリチ
ャージ電圧ＶＣＣ／３に変化する。

【００３３】図３には、この発明が適用されたダイナミ
ック型ＲＡＭの他の一実施例の要部回路図が示されてい
る。この実施例では、ＣＭＯＳセンスアンプのうち、Ｐ
チャンネル型増幅ＭＯＳＦＥＴを支配的に用い、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴを補助的に用いるものであ
る。すなわち、前記図２の回路のセンスアンプを構成す
るＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴとを入れ替えた構成になっている。それ故、セン
スアンプを構成する回路素子のうち回路記号はそのまま
でＮチャンネル型ＭＯＳＦＥＴがＰチャンネル型ＭＯＳ
ＦＥＴに置き換えられ、Ｐチャンネル型ＭＯＳＦＥＴが
Ｎチャンネル型ＭＯＳＦＥＴに置き換えられている。

【００３４】このように、Ｐチャンネル型増幅ＭＯＳＦ
ＥＴＱ４，Ｑ５を支配的に用いるときには、プリチャー
ジ電圧ＶＰは、ＶＣＣ／２−ＶTHのように低くされる。
これに対して、ビット線の予備のプリチャージ電圧は、
２ＶＣＣ／３のように高くされる。これは、Ｐチャンネ
ル型増幅ＭＯＳＦＥＴを支配的に用いるときには、動作
電圧が０Ｖ側になるからそれに対応してそれぞれのレベ
ルも逆にする必要があるからである。

【００３５】なお、図２及び図３の回路図においては、
Ｐチャンネル型のパワースイッチＭＯＳＦＥＴとＮチャ
ンネルのパワースイッチＭＯＳＦＥＴとを、センスアン
プ列の一方に設けるように示しているが、これらのＭＯ
ＳＦＥＴを比較的大きく形成する必要から、半導体基板
上においてはセンスアンプ列の上下に振り分けてレイア
ウトされる。

【００３６】図５には、上記図３のセンスアンプの動作
を説明するためのタイミング図が示されている。基本的
には図４と同様であるが、上記のような動作電圧に対応
してプリチャージ電圧等が異なるように設定されてい
る。

【００３７】また、メモリセルからの読み出し信号ＶＳ
ＩＧが、オフセット電圧ΔＶTHと逆レベルであるときに
は、ビット線Ｂ１Ｔ，Ｂ１Ｂ上ではみかけ上なくなって
いるが、増幅ＭＯＳＦＥＴＱ４とＱ５のゲート電圧間に
は同図に点線で示したような読み出し電圧ＶＳＩＧが印
加されており、それに従ってビット線Ｂ１ＴとＢ１Ｂを
ハイレベルとロウレベルに増幅させるものである。

【００３８】図６には、この発明が適用されたダイナミ
ック型ＲＡＭの他の一実施例の要部回路図が示されてい
る。同図の回路素子の回路記号は、図２や図３のものと
同じものを用いているが、基本的にはそれぞれが別個の
回路機能を持つものであると理解されたい。このこと
は、他の回路図においても同様である。

【００３９】この実施例は、ＣＭＯＳセンスアンプのう
ち、Ｎチャンネル型増幅ＭＯＳＦＥＴを支配的に用い、
Ｐチャンネル型増幅ＭＯＳＦＥＴを補助的に用いるもの
である。これにより、上記支配的に動作するＮチャンネ
ル型増幅ＭＯＳＦＥＴＱ４，Ｑ５のしきい値電圧差が実
質的なセンスアンプの入力オフセットに対応させるとと
もに、その補償方法として容量結合を利用するものであ
る。

【００４０】ゲートとドレインとが交差接続された増幅
ＭＯＳＦＥＴＱ４とＱ５のソースには、ＭＯＳ容量の形
態で示されたキャパシタが設けられる。すなわち、ＭＯ
ＳＦＥＴＱ６，Ｑ７のドレインとソースを接続して一方
の電極として上記増幅ＭＯＳＦＥＴＱ４とＱ５のソース
に接続させる。キャパシタとして作用させられるＭＯＳ
ＦＥＴＱ６，Ｑ７のゲートは、キャパシタの他方の電極
とされて制御信号ＣＯＭが供給される。

【００４１】上記増幅ＭＯＳＦＥＴＱ４とＱ５のソース
にはパワースイッチとして動作するＭＯＳＦＥＴＱ８と
Ｑ９が設けられる。これらのＭＯＳＦＥＴＱ８とＱ９
は、増幅ＭＯＳＦＥＴＱ４とＱ５のソースを分離させる
ようにも作用する。

【００４２】予備的に機能させられるＰチャンネル型増
幅ＭＯＳＦＥＴＱ１０とＱ１１は、ラッチ形態にされ
る。予備的に機能させられるＰチャンネル型増幅ＭＯＳ
ＦＥＴＱ１０とＱ１１は、Ｎチャンネル型増幅ＭＯＳＦ
ＥＴＱ４，Ｑ５と異なり、ソースがコモンソース線ＰＳ
に接続される。このコモンソース線ＰＳには、電源電圧
ＶＣＣのような動作電圧を供給するＰチャンネル型のパ
ワースイッチＭＯＳＦＥＴＱ１２が設けられる。このパ
ワースイッチＭＯＳＦＥＴＱ１２を制御する制御信号Ｐ
Ｐは、後に詳細に説明するように上記Ｎチャンネル型の
パワースイッチＭＯＳＦＥＴＱ８，Ｑ９に供給される制
御信号ＰＮに対して遅くされる。これにより、上記のよ
うなＰチャンネル型増幅ＭＯＳＦＥＴＱ４，Ｑ５とＮチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０，Ｑ１１の増幅動作
上の分離が行われる。

【００４３】上記のセンスアンプの入出力ノードは、ス
イッチＭＯＳＦＥＴＱ１３とＱ１４を介して相補ビット
線Ｂ１Ｔ，Ｂ１Ｂに接続される。これらのスイッチＭＯ
ＳＦＥＴＱ１３，Ｑ１４のゲートには、制御信号ＢＳが
供給される。

【００４４】相補ビット線Ｂ１Ｔ，Ｂ１Ｂには、ＭＯＳ
ＦＥＴＱ１〜Ｑ３からなるプリチャージ回路が設けられ
る。このプリチャージ回路は、前記図２や図３の予備プ
リチャージ回路と同じ回路構成であるが、ＶＣＣ／２の
ようなハーフプリチャージ電圧にする点が異なる。メモ
リセルやワード線及びワード線選択回路等他の構成は、
前記図２や図３と同様であるので、その説明を省略す
る。

【００４５】図８には、上記図６のセンスアンプの動作
を説明するためのタイミング図が示されている。信号Ｐ
Ｃがハイレベルの期間にプリチャージ動作が行われる。
すなわち、制御信号ＰＣのハイレベルによりＭＯＳＦＥ
ＴＱ１とＱ２及びＱ３がオン状態になり、相補ビット線
ＢＬをＶＣＣ／２のようなプリチャージ電圧にしてい
る。この電圧ＶＣＣ／２は、増幅ＭＯＳＦＥＴＱ４とＱ
５のゲートとドレインに供給されるから、それぞれのソ
ース電位はしきい値電圧ＶTHだけレベル低下されせた電
位にされる。この電位は、キャパシタとして作用するＭ
ＯＳＦＥＴＱ６とＱ７のＭＯＳ容量に蓄えられる。

【００４６】信号ＰＣをロウレベルにして上記ＭＯＳＦ
ＥＴＱ１〜Ｑ３をオフ状態にして、相補ビット線ＢＬを
ハイインピーダンス状態にする。これにより相補ビット
線ＢＬ（Ｂ１Ｔ，Ｂ１Ｂ）は、ハイインピーダンス状態
で上記電圧ＶＣＣ／２を保持している。また、増幅ＭＯ
ＳＦＥＴＱ４とＱ５のゲートとソース間には、それぞれ
のしきい値電圧ＶTHに対応した電圧が保持されている。

【００４７】ワード線ＷＬを選択状態にすると、メモリ
セルが接続されたビット線には、メモリセルのキャパシ
タＣＳの蓄積電荷とビット線の寄生容量ＣＢのプリチャ
ージ電荷との電荷分散による微小電位変化が現れる。こ
れがメモリセルからの微小読み出し信号ＶＳＩＧとして
センスアンプの増幅ＭＯＳＦＥＴＱ４とＱ５のゲートに
電位差として伝えられる。

【００４８】すなわち、上記のように増幅ＭＯＳＦＥＴ
のゲートとソース間には、ビット線電位とキャパシタと
して作用するＭＯＳＦＥＴＱ６，Ｑ７の保持電圧とによ
り、それぞれのしきい値電圧に対応したバイアス電圧が
与えられている。それ故、ビット線Ｂ１ＴとＢ０Ｂの電
位差は、上記のようなしきい値電圧の差に無関係に増幅
ＭＯＳＦＥＴＱ４とＱ５のゲート間の差電圧として供給
される。

【００４９】上記のような読み出し信号による差電圧を
増幅ＭＯＳＦＥＴＱ４とＱ５のゲートに与えると、制御
信号ＢＳがロウレベルにされてスイッチＭＯＳＦＥＴＱ
１３とＱ１４がオフ状態にされる。これにより、センス
アンプと大きな寄生容量ＣＢを持つビット線Ｂ１Ｔ，Ｂ
１Ｂが切り離される。

【００５０】制御信号ＣＯＭをロウレベルにすると、キ
ャパシタＱ６とＱ７のゲート容量による容量結合によっ
て、増幅ＭＯＳＦＥＴＱ４とＱ５の両ソース電位がしき
い値電圧差に対応した電圧差を持ったまま低下して活性
化させる。このとき、センスアンプが上記ビット線Ｂ１
Ｔ，Ｂ０Ｂから切り離されてるので、入力側の寄生容量
を、上記ＭＯＳＦＥＴＱ６，Ｑ７等のゲート容量値とほ
ぼ等しい程度に低くできるので、上記のような容量結合
によって増幅ＭＯＳＦＥＴＱ４とＱ５が一対の入力端子
の電位差を大きくさせる。

【００５１】この後に、信号ＰＮをハイレベルにしてＮ
チャンネル側のパワースイッチＭＯＳＦＥＴＱ８とＱ９
をオン状態にして本格的な増幅動作を開始させる。これ
と同時に、信号ＰＰをロウレベル（図示せず）にして、
Ｐチャンネル側のパワースイッチＭＯＳＦＥＴＱ１２を
オン状態にして、Ｐチャンネル側の増幅ＭＯＳＦＥＴＱ
１０とＱ１１を活性化させる。

【００５２】上記Ｐチャンネル型増幅ＭＯＳＦＥＴＱ１
０とＱ１１においても、しきい値電圧に対応したオフセ
ット電圧を持っている。しかしながら、それが増幅動作
を開始した時点では、そのようなオフセット電圧が無視
できる程度に入力電圧差が大きくなっているので実質的
にオフセットの影響を受けなくできる。すなわち、Ｐチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴＱ４とＱ５による容量結合に
よる増幅動作によってハイレベルにされるべきビット線
の電位の落ち込みを防ぐとともに、それを電源電圧ＶＣ
Ｃまでプルアップさせるといういわば補足的な増幅動作
を受け持つものである。

【００５３】上記のようなパワースイッチＭＯＳＦＥＴ
をオン状態にした後に、信号ＢＳをハイレベルにしてス
イッチＭＯＳＦＥＴＱ１３とＱ１４をオン状態にさせ
る。これにより、大きな寄生容量を持つビット線Ｂ１
Ｔ，Ｂ１Ｂがセンスアンプに接続されることよって、そ
の信号がいったん小さくなるが増幅動作によってビット
線の電位も電源電圧ＶＣＣのようなハイレベルと回路の
接地電位のようなロウレベルとに拡大される。

【００５４】メモリアクセスが終了して、ワード線ＷＬ
がリセットされ、センスアンプを活性化させる制御信号
ＰＮ及びＰＰもリセットされた後に、制御信号ＰＣがハ
イレベルにされると、上記ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態になり、ＭＯＳＦＥＴＱ１のオン状態により相補
ビット線Ｂ１Ｔ，Ｂ１Ｂのハイレベルとロウレベルが短
絡されてＶＣＣ／２のようなプリチャージ電圧にされ
る。

【００５５】図７には、この発明が適用されたダイナミ
ック型ＲＡＭの更に他の一実施例の要部回路図が示され
ている。この実施例では、ＣＭＯＳセンスアンプのう
ち、Ｐチャンネル型増幅ＭＯＳＦＥＴを支配的に用い、
Ｎチャンネル型増幅ＭＯＳＦＥＴを補助的に用いるもの
である。すなわち、前記図６の回路のセンスアンプを構
成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴとを入れ替えた構成になっている。それ故、
センスアンプを構成する回路素子のうち回路記号はその
ままでＮチャンネル型ＭＯＳＦＥＴがＰチャンネル型Ｍ
ＯＳＦＥＴに置き換えられ、Ｐチャンネル型ＭＯＳＦＥ
ＴがＮチャンネル型ＭＯＳＦＥＴに置き換えられてい
る。

【００５６】図９には、上記図７のセンスアンプの動作
を説明するためのタイミング図が示されている。基本的
には図８と同様であるが、Ｐチャンネル型増幅ＭＯＳＦ
ＥＴの動作電圧ＶＣＣに対応して信号ＣＯＭが図８とは
逆にハイレベルに変化させられる。他の基本的な構成
は、前記実施例と同様であるのでその説明を省略するも
のである。

【００５７】図２５には、上記ダイナミック型メモリセ
ルの一実施例の素子構造断面図が示されている。４６は
ワード線であり、ポリシリコン層から構成される。４８
はキャパシタＣＳを構成する蓄積電極であり、５４は絶
縁膜であり、キャパシタＣＳの誘電体として作用する。
４９はプレート電極であり、前記のようなプレート電圧
ＶＰＬが供給される。５０はビット線であり、ポリサイ
ドから構成される。５２は、ワード線シャント用のアル
ミニュウム層である。

【００５８】メモリセルの構造は、積層型である。５４
は通常ＳｉＯ₂やＳｉ₃Ｎ₄等が用いられるが、高集積
化のためにキャパシタＣＳのサイズを小さくしたり、あ
るいは１つのビット線に多数のメモリセルを接続するこ
とによりビット線容量ＣＢの増加により、相対的に減少
する読み出し電圧を大きくするために、キャパシタＣＳ
の容量値を大きくするようＴａ₂Ｏ₃等の高誘電体膜を
用いるものであってもよい。このような高誘電体膜を用
いた場合には、メモリセルの構造も単純なものでよくな
る。

【００５９】特に制限されないが、前記図６増幅ＭＯＳ
ＦＥＴＱ４，Ｑ５を容量結合によって初期動作を行わせ
るキャパシタは、メモリセルを構成するキャパシタＣＳ
と同じ構造のものを用いるようにする。この場合、増幅
ＭＯＳＦＥＴＱ４，Ｑ５を、メモリセルを構成するアド
レス選択用のＭＯＳＦＥＴＱＭと同じ構造にすることが
できる。ただし、増幅利得を大きくするために、メモリ
セルのものよりサイズを大きくすることは構わない。

【００６０】上記のようにメモリセルと同等な構造のＭ
ＯＳＦＥＴＱＭとキャパシタＣＳを用いて、増幅ＭＯＳ
ＦＥＴＱ４とソースに設けられるキャパシタを構成する
ことにより、パワースイッチ又は分離用のＭＯＳＦＥＴ
Ｑ８に相当するＭＯＳＦＥＴを追加するだけで、ビット
線のピッチに合わせてセンスアンプを比較的簡単に作り
込むことができる。この場合において、キャパシタに高
誘電体膜を用いると大きな容量値が得られるから、セン
スアンプの容量結合により大きな増幅信号を得ることが
できる。

【００６１】図１には、この発明に係るセンスアンプを
用いたダイナミック型ＲＡＭの一実施例のチップレイア
ウト図が示されている。この実施例では、約１６Ｍビッ
トの記憶容量を持つようにされる。

【００６２】メモリアレイは、約２Ｍビットずつ８ブロ
ックに分割されて構成される。センスアンプＳＡは、２
つのブロックの中間部に配置され、全体で８１９２個か
ら構成される。ロウデコーダＲＤとワードドライバＷＤ
は、２つのブロックのペアに挟まれた形態でセンスアン
プ列と直角方向に配置される。チップの縦方向の中央部
にはカラムデコーダＣＤ、あるいはカラムデコーダＣＤ
とデータレジスタＤＲが２列配置される。

【００６３】１つのブロックにおいて、センスアンプＳ
Ａに接続されるメモリセルの数ＮＳＡは、ビット線１本
当たり１０２４個にされる。ワード線に接続されるメモ
リセルの数ＮＷＤは１本当たり２０４８個にされる。

【００６４】上記のように１本のビット線に１０２４個
ものメモリセルを接続すると、ビット線容量ＣＢが増大
してしまう。これに対して、メモリセルのサイズは集積
度の点で大きくできないので、ビット線に読み出される
信号量が減少させられる。

【００６５】センスアンプを構成するペアＭＯＳＦＥＴ
のしきい値電圧のバラツキは、一般に５０ｍＶ程度であ
る。それ故、ビット線に読み出される信号電圧として
は、最低でも１００ｍＶ程度は確保する必要がある。こ
のため、従来のセンスアンプを用いた場合には、図１０
のように、１本のビット線に接続されるメモリセルの数
はせいぜい２５６個にされるものである。同様に、１本
のワード線に接続されるメモリセルの数も１０２４個程
度である。この結果、同図に斜線を付したようにセンス
アンプＳＡが半導体チップに占める割合が多くなってチ
ップサイズの小型化あるいは高集積度を妨げる原因にな
っている。

【００６６】これに対して、本願発明のようにＭＯＳＦ
ＥＴのしきい値電圧のバラツキを補償したセンスアン
プ、言い換えるならば、入力オフセットを補償したセン
スアンプでは、従来と同じ動作マージンにするならビッ
ト線の信号量は５０ｍＶ程度でもよい。そこで、メモリ
セルの容量値ＣＳと、ビット線の寄生容量値ＣＢとの
比、ＣＢ／ＣＳを従来では１０程度に設定しなくてはな
らないが、本願のようなセンスアンプを用いることによ
って２０以上に大きくできる。

【００６７】ＣＢ／ＣＳ＝２０の場合、ビット線電位が
３Ｖの場合における読み出し信号量は、次式（１）のよ
うになる。３Ｖ×１／（２０＋１）×１／２＝７１ｍＶ・・・・・・・・・・・（１）同様にして、２．５Ｖでは約６０ｍＶ、２Ｖでは４８ｍ
Ｖ、１．５Ｖでは３６ｍＶのような信号量が得られ、
２．５Ｖまでは従来の回路に比べてもて動作速度を犠牲
にすることなく読み出し可能であることをが判る。

【００６８】上記のようなセンスアンプの入力オフセッ
ト補償により、１本のビット線に接続されるメモリセル
を１０２４のように増加させること及びワード線に接続
されるメモリセルの数も合わせて増加させることによ
り、図１の半導体チップは図１０の半導体チップに比べ
て同じ記憶容量で、ほぼ同じ性能でありながら、約６２
％程度に縮小させることができる。すなわち、図１のよ
うに約１６Ｍビットのダイナミック型ＲＡＭでは、メモ
リセルの占有率が８０％以上に大きくできるのに対し
て、図１０のダイナミック型ＲＡＭではメモリセル占有
率が５０％程度にしかならないからである。

【００６９】また、図１のレイアウトのままで約３２Ｍ
ビットのダイナミック型ＲＡＭも作ることができる。こ
の場合、ＮＳＡはそのままでＮＷＤを４０９６個にすれ
ばよい。このとき、メモリセルの占有率が８０％とすれ
ば、図１０の構成の約１６Ｍビットのダイナミック型Ｒ
ＡＭに対して、チップ面積を２５％程度増加させるだけ
で、２倍の記憶容量を持つダイナミック型ＲＡＭを得る
ことができる。

【００７０】約６４Ｍビット以上の大記憶容量化を図っ
たダイナミック型ＲＡＭでは、従来技術を用いると、メ
モリセル占有率が更に低下する傾向がある。このとき、
メモリセル占有率が４５％の約６４Ｍビットのダイナミ
ック型ＲＡＭと、本発明を用いてメモリセル占有率を９
０％を達成した約１２８Ｍビットのダイナミック型ＲＡ
Ｍとは同じデザインルールで同じチップ面積にすること
ができる。

【００７１】図１１には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の要部回路図が示されている。
この実施例では、前記図２又は図３の実施例のようなペ
アＭＯＳＦＥＴのしきい値電圧のバラツキを補償したセ
ンスアンプを用い、高速化と動作の安定化を図るように
するものである。

【００７２】同図には、１つのセンスアンプとそれに接
続される一対の相補ビット線及びそれぞれのビット線に
接続される１個ずつのメモリセルが代表として例示的に
示されている。この実施例では、センスアンプの入出力
ノードＢＳＴとＢＳＢと相補ビット線ＢＴ，ＢＢの間に
スイッチＭＯＳＦＥＴＱ３とＱ４が設けられる。これら
のスイッチＭＯＳＦＥＴＱ３とＱ４のゲートには、制御
信号ＳＣが供給される。センスアンプは、Ｐチャンネル
型のパワースイッチＭＯＳＦＥＴＱ１と、Ｎチャンネル
型のパワースイッチＭＯＳＦＥＴＱ２によって増幅動作
が開始される。これらのパワースイッチＭＯＳＦＥＴＱ
１とＱ２のゲートには、制御信号ＰＰとＰＮが供給され
る。

【００７３】図２又は図３の実施例のようなペアＭＯＳ
ＦＥＴのしきい値電圧のバラツキを補償するためのプリ
チャージ回路及び予備のプリチャージ回路等及びその動
作に必要な制御信号やタイミング信号は、センスアンプ
の中に含まれるものと理解されたい。

【００７４】図１２には、上記図１１のセンスアンプの
動作を説明するためのタイミング図が示されている。制
御信号ＰＣがハイレベルにされている状態で、言い換え
るならば、センスアンプと相補ビットＢＴ，ＢＢとが接
続された状態で、図示しない予備のプリチャージ回路等
によりプリチャージ動作が行われている。

【００７５】ワード線がハイレベルの選択状態にされ
て、選択ワード線に接続されたメモリセルのスイッチＭ
ＯＳＦＥＴＱＭがオン状態にされるので、選択ビット線
にはメモリセル容量ＣＳに蓄積された電荷とビット線の
プリチャージ電荷との電荷結合に対応した微小電圧が現
れる。

【００７６】このような微小読み出し信号がセンスアン
プの入出力ノードＢＳＴ，ＢＳＢにセットに取り込まれ
ると、制御信号ＳＣがロウレベルにされてスイッチＭＯ
ＳＦＥＴＱ３とＱ４がオフ状態にされる。この状態でセ
ンスアンプの制御信号ＰＰがロウレベルに、ＰＮがハイ
レベルにされて増幅動作が開始される。このとき、セン
スアンプの入出力ノードＢＳＴ，ＢＳＢの寄生容量は、
小さくされているから上記微小信号が高速にハイレベル
とロウレベルに拡大される。

【００７７】入出力ノードＢＳＴ，ＢＳＢがハイレベル
とロウレベルのように拡大した後に、制御信号ＳＣがハ
イレベルにされてビット線ＢＴ，ＢＢと再び結合され
る。このような大きな寄生容量を持つビット線ＢＴ，Ｂ
Ｂが再びセンスアンプに接続されることによって、その
入出力ノードＢＳＴ，ＢＳＢが再び元に戻ろうとする
が、センスアンプの増幅動作によっでビット線ＢＴ，Ｂ
Ｂとともにハイレベル／ロウレベルに拡大される。

【００７８】このような増幅動作を行うようにすること
によって、センスアンプが微小な読み出し信号を増幅す
る際に、ビット線ＢＴ，ＢＢに発生するノイズの影響
や、ビット線ＢＴ，ＢＢ間の寄生容量のアンバランスに
よる影響を受けることなく、小さな寄生容量しか持たな
い入出力ノードＢＳＴ，ＢＳＢを高速に増幅することが
できる。

【００７９】これにより、上記のようなペア素子のしき
い値電圧のバラツキの補償うことによりビット線に接続
されるメモリセルの数を増大させた場合の信号量の低下
を補うことができるので、動作マージンを確保しつつ１
本のビット線に接続されるメモリセルの数をいっそう多
くすることができる。

【００８０】図１３には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略チップレイアウト図が示
されている。この実施例では、メモリアレイが４つのブ
ロックに分けられる。センスアンプは、各メモリアレイ
の縦中央に配置される。特に制限されないが、センスア
ンプを中心にして、左右に相補ビット線が配置される。
すなわち、センスアンプに対して相補ビット線が折り返
して配置される折り返しビット線方式を採らない。ビッ
ト線は、その中央部分で切断を可能にするカットＭＯＳ
ＦＥＴが設けられる。

【００８１】特に制限されないが、ワード線はチップの
中央に設けられたロウデコーダＲＤにより選択される。
ワード線は、１本のワード線に２０４８個のような多数
のメモリセルが接続されるこによって長く形成される。
また、ワード線間のピッチが短いことによりワード線線
間の寄生容量が大きくされる。これにより、非選択ワー
ド線が隣接して配置される選択ワード線とのカップリン
グによって浮き上がるのを防止するため、ワード線を４
等する３箇所に上記のような浮き上がりとワード線のリ
セットを高速にするワードクリア回路が設けられてい
る。

【００８２】また、ワード線の抵抗を小さくするめのワ
ード線シャント用の領域が上記ワードクリア回路を含め
てワード線を８等分する合計７箇所に設けられる。すな
わち、ワード線シャントの専用領域としては、１つのメ
モリアレイ当たり横方向に延長される４本の線で示され
ている。

【００８３】この実施例では、低消費電力化のために、
通常のメモリアクセスにおいて１つのメモリアレイのみ
が選択されるとき、ワード線がセンスアンプを基準にし
て上記カットＭＯＳＦＥＴの外側のワード線が選択され
るときには、上記カットＭＯＳＦＥＴをオン状態にして
おき、内側のワード線が選択されるときには、カットＭ
ＯＳＦＥＴをオフ状態にする。これにより、ビット線の
寄生容量値が約半分にできるので、センスアンプが増幅
動作を行うときのチャージアップ電流及びディスチャー
ジ電流を減らすことができる。

【００８４】リフレッシュモードにおいて、リフレッシ
ュサイクル数を短くするために、言い換えるならば、複
数のワード線を選択状態にする必要がある。この場合に
は、動作するセンスアンプの数が増加することになる。
それ故、ダイナミック型ＲＡＭの消費電流はリフレッシ
ュモードのときの消費電流により決まることになる。そ
こで、上記のようなカットＭＯＳＦＥＴが設けられるダ
イナミック型ＲＡＭにおいて、リフレッシュモードにお
いて２つのメモリアレイのワード線を同時に選択すると
きには、次のようなアドレス割り当てを行うようにす
る。

【００８５】図１３において、半導体チップの左半分の
２つのメモリアレイに対して同時にリフレッシュを行う
ようにするとき、上側のメモリアレイにおいては、図１
４（Ａ）のようにセンスアンプを基準にしてカットＭＯ
ＳＦＥＴの外側のワード線が選択状態にされるときに
は、図１４（Ｂ）のように下側のメモリアレイではセン
スアンプを基準にしてカットＭＯＳＦＥＴの内側のワー
ド線が選択状態にされるようにする。逆に、上側のメモ
リアレイにおいてカットＭＯＳＦＥＴの内側のワード線
が選択状態にされるときには、下側のメモリアレイでは
カットＭＯＳＦＥＴの外側のワード線が選択状態にされ
るようにする。このことは、右半分の２つのメモリアレ
イにおいてリフレッシュ動作が行われるときも同様であ
る。

【００８６】そして、図１４（Ａ）（Ｂ）のように、上
側のメモリアレイにおいてカットＭＯＳＦＥＴの外側の
ワード線が選択状態にされ、下側のメモリアレイではカ
ットＭＯＳＦＥＴの内側のワード線が選択状態にされる
ときには、上側のメモリアレイのカットＭＯＳＦＥＴは
オン状態を維持しておき、下側のメモリアレイではカッ
トＭＯＳＦＥＴをオフ状態にする。これにより、下側の
メモリアレイではセンスアンプの消費電流をほぼ半分に
低減できる。これにより、リフレッシュ時の動作電流を
３／４に減らすことができる。カットＭＯＳＦＥＴは、
ビット線を半分にするもの他、ビット線を４等分する等
のようにより多数に分割するものであってもよい。これ
により、選択されたワード線より外側のビット線を切り
離すことにより、いっそうの低消費電力化を図ることが
できる。

【００８７】図１４（Ｃ）には、リフレッシュモードの
ときのタイミング図が示されている。ＲＡＳＢのロウレ
ベルへの変化により、リフレッシュアドレスの歩進動作
が行われる（ＣＡＳビフォロワーＲＡＳリフレッシ
ュ）。そして、同図（Ａ）（Ｂ）のように、上側のメモ
リアレイの制御信号ＣＵはハイレベルのままに維持さ
れ、下側のメモリアレイの制御信号ＣＬがロウレベルに
された後に、ワード線ＷＬの選択動作が行われる。これ
により、図示しないセンスアンプの活性化信号によりセ
ンスアンプが増幅動作を開始して、選択されたメモリセ
ルの読み出し動作と、その読み出し信号を増幅してもと
のメモリセルに再書き込みするというリフレッシュ動作
が行われる。

【００８８】図１５には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略回路図が示されている。
この実施例では、ダイナミック型ＲＡＭのリフレッシュ
モードにおいては、メモリセルの選択動作が一定の順序
で行われることに着目し、言い換えるならば、リード／
ライトモードがランダム・アクセスであるにもかかわら
ず、リフレッシュ動作ではシリアルアクセスになること
に利用して、センスアンプの低消費電力化を図るように
するものである。

【００８９】この実施例では、発明の理解を容易にする
ため、２つのメモリブロック（メモリアレイ）について
説明する。ブロック１のセンスアンプのコモンソース線
ＰＳ１とＮＳ１には、制御信号ＰＰ１とＰＮ１により制
御されるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦＥＴが設
けられる。同様に、ブロック２のセンスアンプのコモン
ソース線ＰＳ２とＮＳ２には、制御信号ＰＰ２とＰＮ２
により制御されるＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴからなるパワースイッチＭＯＳＦ
ＥＴが設けられる。

【００９０】センスアンプは、説明の簡略化のためにＣ
ＭＯＳラッチ回路により示されているが、本発明では、
ビット線に接続されるメモリセルの数が多数にされるこ
とよって、ビット線の信号量が小さくされた場合や、後
述するようにビット線ハイレベルの電圧、言い換えるな
らば、センスアンプの動作電圧が小さくされることによ
って信号量が低下するので、前記実施例のようなペアＭ
ＯＳＦＥＴのしきい値電圧のバラツキを補償する機能が
設けられたものが用いられる。

【００９１】上記のコモンソース線ＰＳ１とＮＳ１及び
ＰＳ２とＮＳ２には、メモリアレイの相補ビットＢＬ
Ｔ，ＢＬＢに設けられるプリチャージ回路と同様なプリ
チャージ回路が設けられる。上記プリチャージ回路に
は、ハーフフリチャージ電圧ＶＣＣ／２が供給される。
これらのプリチャージ回路には、各ブロック１と２に対
応したプリチャージ信号ＰＣ１とＰＣ２が供給される。

【００９２】この実施例では、上記２つのメモリブロッ
クのコモンソース線ＰＳ１とＰＳ２及びＮＳ１とＮＳ２
間にＰチャンネル型ＭＯＳＦＥＴＱＰとＮチャンネル型
ＭＯＳＦＥＴＱＮからなるスイッチＭＯＳＦＥＴが設け
られる。これらのスイッチＭＯＳＦＥＴＱＰとＱＮのゲ
ートには、リフレッシュ制御回路により形成されたアド
レス信号に基づいて形成される制御信号ＳＣＰＢとＳＣ
ＰＴが供給される。

【００９３】図１６には、上記図１５のダイナミック型
ＲＡＭのリフレッシュ動作を説明するためのタイミング
図が示されている。カラムアドレスストローブ信号ＣＡ
ＳＢがロウアドレスストローブ信号ＲＡＳＢより先にロ
ウレベルにされることによってリフレッシュモード（Ｃ
ＢＲリフレッシュモード）にされる。

【００９４】ＲＡＳＢ信号のロウレベルによりアドレス
歩進動作が行われ、ブロック１に対してリフレッシュ動
作が行われる前に、プリチャージ信号ＰＣ１がロウレベ
ルにされてプリチャージ回路のＭＯＳＦＥＴがオフ状態
にされる。これにより、ブロック１側では、メモリアレ
イの相補ビット線ＢＬＴとＢＬＢ及びセンスアンプのコ
モンソース線ＰＳ１とＰＮ１がハイインピーダンス状態
にされる。

【００９５】ブロック１に対応したＸデコーダＸＤＥＣ
及びワード線ドライバＤＲＩＶが１本のワード線ＷＬを
選択状態にすると、ビット線ＢＬＴ，ＢＬＢには選択さ
れたメモリセルからの記憶情報が読み出される。そし
て、信号ＰＰ１とＰＮ１とによりブロック１に対応した
センスアンプが活性化されて、上記相補ビット線ＢＬ
Ｔ，ＢＬＢ間に読み出された微小信号が増幅されて、ハ
イレベル／ロウレベルに拡大される。

【００９６】メモリセルには、上記のような読み出し動
作によって失われかかった記憶電荷が、上記センスアン
プの増幅動作により拡大されたビット線ＢＬＴとＢＬＢ
のハイレベル又はロウレベルが再書き込みされてリフレ
ッシュ動作が行われる。

【００９７】上記のようにブロック１においてリフレッ
シュ動作が終了しても、プリチャージ信号ＰＣ１はロウ
レベルのままに置かれる。ＲＡＳＢ信号がハイレベルに
リセットされて、再びロウレベルにされるとアドレス歩
進動作が行われてブロック１に代わってブロック２にリ
フレッシュ動作が行われる前に、ブロック２側のプリチ
ャージ信号ＰＣ２がロウレベルにされる。これにより、
ブロック２側では、メモリアレイの相補ビット線ＢＬＴ
とＢＬＢ及びセンスアンプのコモンソース線ＰＳ２とＰ
Ｎ２がハイインピーダンス状態にされる。

【００９８】ブロック２に対応したＸデコーダＸＤＥＣ
及びワード線ドライバＤＲＩＶが１本のワード線ＷＬを
選択状態にすると、ビット線ＢＬＴ，ＢＬＢには選択さ
れたメモリセルからの記憶情報が読み出される。そし
て、信号ＰＰ１とＰＮ１とによりブロック１に対応した
センスアンプが活性化される前に、制御信号ＳＣＰＢが
ロウレベルに、ＳＣＰＴがハイレベルにされてスイッチ
ＭＯＳＦＥＴＱＰとＱＮがオン状態にされてコモンソー
ス線ＰＳ１とＰＳ２及びＮＳ１とＮＳ２とが短絡させら
れる。

【００９９】コモンソース線ＰＳ１とＮＳ１は、前のリ
フレッシュ動作でハイレベルとロウレベルを保持した状
態でハイインピーダンス状態にされているので、上記の
短絡によってブロック２側のセンスアンプに動作電流が
流れ、初期の増幅動作が行われる。この後に、上記信号
信号ＳＣＰＢをハイレベルに、ＳＣＰＴをロウレベルに
戻してスイッチＭＯＳＦＥＴＱＰとＱＮをオフ状態にし
た後に、信号ＰＰ２とＰＮ２とによりブロック２に対応
したセンスアンプが活性化されて、上記増幅動作によっ
て中間拡大されたビット線の電位を、最終的にハイレベ
ルとロウレベルにする。

【０１００】上記同様にブロック２においてリフレッシ
ュ動作が終了しても、プリチャージ信号ＰＣ２はロウレ
ベルのままに置かれる。ＲＡＳＢ信号がハイレベルにリ
セットされて、再びロウレベルにされるとアドレス歩進
動作が行われてブロック２に代わってブロック１にリフ
レッシュ動作が行われる前に、ブロック１側のプリチャ
ージ信号ＰＣ２が一時的にハイレベルにされて相補ビッ
ト線ＢＬＢ，ＢＬＴと相補的なコモンソース線ＰＳ１と
ＮＳ１をハーフプリチャージさせる。このプリチャージ
終了後に信号ＰＣ１がロウレベルにされる。これによ
り、ブロック１側では、メモリアレイの相補ビット線Ｂ
ＬＴとＢＬＢ及びセンスアンプのコモンソース線ＰＳ２
とＮＳ２がハイインピーダンス状態でプリチャージ電位
を維持している。このプリチャージ動作では、上記のよ
うなコモンソース線ＰＳ２，ＮＳ２との接続によって形
成された中間的なハイレベルとロウレベルとが短絡され
ることにより、ほぼＶＣＣ／２のようなハーフプリチャ
ージにされる。

【０１０１】ブロック１に対応したＸデコーダＸＤＥＣ
及びワード線ドライバＤＲＩＶが１本のワード線ＷＬを
選択状態にすると、ビット線ＢＬＴ，ＢＬＢには選択さ
れたメモリセルからの記憶情報が読み出される。そし
て、信号ＰＰ１とＰＮ１とによりブロック１に対応した
センスアンプが活性化される前に、再び制御信号ＳＣＰ
Ｂがロウレベルに、ＳＣＰＴがハイレベルにされてスイ
ッチＭＯＳＦＥＴＱＰとＱＮがオン状態にされてコモン
ソース線ＰＳ１とＰＳ２及びＮＳ１とＮＳ２とが短絡さ
せられる。

【０１０２】コモンソース線ＰＳ2 とＮＳ２は、ブロッ
ク２の前のリフレッシュ動作でハイレベルとロウレベル
を保持した状態でハイインピーダンス状態にされている
ので、上記の短絡によってブロック１側のセンスアンプ
に動作電流が流れ、初期の増幅動作が行われる。この後
に、上記信号信号ＳＣＰＢをハイレベルに、ＳＣＰＴを
ロウレベルに戻してスイッチＭＯＳＦＥＴＱＰとＱＮを
オフ状態にした後に、信号ＰＰ１とＰＮ１とによりブロ
ック２に対応したセンスアンプが活性化されて、上記増
幅動作によって中間拡大されたビット線の電位を、最終
的にハイレベルとロウレベルにする。

【０１０３】以下、同様にブロック１とブロック２とを
交互にリフレッシュさせることにより、リフレッシュサ
イクルの先頭アドレスを除いて、センスアンプの増幅電
流の一部に１つ前のリフレッシュアドレスに対応したセ
ンスアンプのコモンソース線に蓄積された電荷を利用す
ることにより、センスアンプの消費電流を約半分に低下
させることができる。

【０１０４】この実施例では、２つのメモリブロックを
用いて交互にリフレッシュ動作を行わせるようにした
が、これに限定されず、例えば図１３のようにメモリア
レイが４つに分割されているとき、リフレッシュアドレ
スを４つのメモリアレイ間で輪番で順次行われるように
し、上記コモンソース線を相互に接続させるようにして
もよい。この場合には、リフレッシュが行われるセンス
アンプの初期増幅動作に利用できる電荷量（電流量）が
大きくできるからセンスアンプ電流をいっそう低減させ
ることができる。

【０１０５】図１３と図１５の実施例を同時に併用して
行うようにするものであってもよい。すなわち、図１３
において４つに分割されたメモリアレイのうち、上下に
分割された２つのメモリアレイ対して図１３の実施例を
適用し、左右に分割されたメモリアレイに対して図１５
の実施例を適用する。すなわわ、左半分の２つのメモリ
アレイの同時にリフレッシュさせるときには、ビット線
のカットＭＯＳＦＥＴの制御によりリフレッシュ電流を
低減させ、次に右半分の２つのメモリアレイを同時にリ
フレッシュさせるときには、コモンソース線の短絡によ
り増幅動作を開始しようとする右側のセンスアンプの動
作電流を左側のセンスアンプのコモンソース線の電荷を
利用するものである。このときに、右半分のメモリアレ
イでは、上下のメモリアレイのうち一方がカットＭＯＳ
ＦＥＴによりビット線容量が半分に低減されるものであ
る。

【０１０６】そして、再び左半分の２つのメモリアレイ
ではカットＭＯＳＦＥＴによるビット線容量の半減と、
コモンソース線の短絡により増幅動作を開始しようとす
る左側のセンスアンプの動作電流を右側のセンスアンプ
のコモンソース線の電荷を利用するものである。以下、
同様な動作の繰り返しによりリフレッシュ電流を大幅に
低減させることができるものである。

【０１０７】図１７には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の概略ブロック図が示されてい
る。この実施例では、メモリアレイに含まれるセンスア
ンプとして、前記図２等のようにペアＭＯＳＦＥＴのし
きい値電圧の特性バラツキを補償したものが用いられ
る。このような高感度化を図ったセンスアンプでは、信
号量が小さくてもよいことに着目し、この実施例では、
それを前記のように大記憶容量化に利用するとともに低
消費電力化に活用するものである。

【０１０８】前記のようにビット電位に供給されるハイ
レベルが２．５Ｖのように低下すると、それに伴ってキ
ャパシタに記憶される電荷量が低下するので読み出し信
号量も低下する。しかしながら、消費電力の観点から
は、ビット電位の信号振幅の低下に伴い、チャージアッ
プ電流及びディスチャージ電流が低下するので低消費電
力化を図ることができる。

【０１０９】そこで、この実施例では、ダイナミック型
ＲＡＭをメモリアレイとアドレス選択回路等の周辺回路
とに分けて、外部から供給される電源電圧ＶＣＣを周辺
回路にはそのまま供給し、メモリアレイには電源降圧回
路により降圧された電源電圧ＶＤＬにするものである。
例えば、外部端子ＶＣＣＥから供給される電源電圧ＶＣ
Ｃが５Ｖのような電圧であるときに、メモリアレイには
３Ｖないし２．５Ｖ程度の降圧された電圧ＶＤＬを用い
る。また、外部端子ＶＣＣＥから供給される電源電圧Ｖ
ＣＣが３Ｖのような低電圧であるときに、メモリアレイ
には２Ｖないし１．５Ｖ程度の降圧された電圧ＶＤＬを
用いる。

【０１１０】図１８には、上記電源降圧回路の特性図が
示されている。電源降圧回路は、外部から供給される電
源電圧ＶＣＣＥの変化に対して、一定電圧以上では定電
圧とされ、それより電源電圧ＶＣＣＥが高くされるとそ
れに追従して高くなるようにされる。上記定電圧領域に
おいて通常動作領域が設定される。

【０１１１】上記のような電源電圧ＶＣＣＥの上昇に伴
い、降圧電圧ＶＤＬも上昇させるような特性にする理由
は、メモリアレイ部にストレスをかけて、初期不良を取
り除くためのエージング又はバーンイン試験等に対応し
ている。

【０１１２】図１９には、上記電源降圧回路の一実施例
の回路図が示されている。電圧ＶＲＥＦは、基準電圧で
あり、ａとｂの２つのＰチャンネル型ＭＯＳＦＥＴのし
きい値電圧ＶTHの差とし出力される。基準電圧ＶＲＥＦ
は、電源電圧ＶＣＣＥによらずほぼ一定の定電圧にされ
る。

【０１１３】電圧ＶＬは、基準電圧ＶＲＥＦを増幅回路
により一定倍に増幅して、所望のアレイ電圧に相当する
電圧値にされた参照電圧である。プロセスバラツキによ
り基準電圧ＶＲＥＦが変動しても、参照電圧ＶＬを所望
の電圧値にするために、ヒューズ手段Ｆ１〜Ｆ４が設け
られ、それを適当に切断することで、増幅倍率を制御す
るトリミング回路を備えている。

【０１１４】電源電圧ＶＣＣＥが一定電圧以上にされた
とき、言い換えるならば、バーンイン等のストレス電圧
を得るための基準電圧ＶＲＦＢＩが、電源電圧ＶＣＣＥ
を基準に、Ｐチャンネル型ＭＯＳＦＥＴのしきい値電圧
ＶTHの４段分低い電圧として出力される。この電圧ＶＲ
ＦＢＩが、増幅回路により一定倍された電圧ＶＬにより
高くなると、電圧ＶＬは自動的に電圧ＶＲＦＢＩに追従
したストレス電圧に切り替えられる。

【０１１５】電圧ＶＤＬは、上記電圧ＶＬを参照して電
圧ＶＬと等しい低インピーダンス電源にするインピーダ
ンス変換バッファを通して出力される。このインピーダ
ンス変換バッファは、低消費電力化のために、信号ＬＤ
で制御される動作時専用のインピーダンス変換バッファ
と、信号ＬＳで制御されるスタンバイ時用インピーダン
ス変換バッファから構成される。

【０１１６】信号ＬＤは動作時用のインピーダンス変換
バッファを活性化させる信号であり、信号ＲＡＳＢがロ
ウレベルにされる動作時に信号Ｒ３のハイレベルを受け
てハイレベルとなり、動作時用のインピーダンス変換バ
ッファを動作状態にする。ＲＡＳＢ信号がハイレベルに
されるスタンバイ時には、信号Ｒ３とＲ３Ｄのロウレベ
ルで、かつ信号ＳＡのハイレベルを受けて動作時のイン
ピーダンス変換バッファの動作を停止させて低消費電力
化を図る。

【０１１７】信号ＬＳは、テストモード専用信号で信号
ＶＥがロウレベルであるノーマルモード時には常にハイ
レベルにされ、スタンバイ時用のインピーダンス変換バ
ッファを動作状態に維持させる。信号ＶＥがハイレベル
にされるテストモード時にはロウレベルとなり、スタン
バイ時用のインピーダンス変換バッファの動作を停止さ
せるとともに、信号ＶＥＨがハイレベルとなり、矢印ｃ
で示したＰチャンネル型ＭＯＳＦＥＴがオン状態となっ
て内部降圧電圧ＶＤＬを電源電圧ＶＣＣＥに直結させ
る。このテストモードでは、メモリアレイの電源電圧Ｖ
ＤＬをその周辺回路の電源電圧ＶＣＣＥに等しくするモ
ードである。

【０１１８】信号ＳＡとＳＢは、電源投入後の一定期間
に電源電圧ＶＣＣＥのレベルを検知してハイレベルにな
る信号ＩＮＴと、基板電位を検知してハイレベルになる
信号ＷＫＢとによって形成される信号であり、電源投入
時に電圧ＶＤＬバッファ（インピーダンス変換バッフ
ァ）を強制的に動作状態にしてメモリアレイの動作に必
要な電位を充電させる初期設定用信号である。

【０１１９】図２０には、この発明に係るダイナミック
型ＲＡＭの一実施例の全体ブロック図が示されている。
この実施例では、高集積化や低消費電力化等のためにビ
ット線やワード線に接続されるメモリセルの数が大きく
される。また、前記のようにメモリアレイの動作電圧が
低くされる。それ故、メモリセルの選択動作及びビット
線の読み出し動作に時間がかかり、アクセスタイムが長
くされる。

【０１２０】そこで、実質的なアクセスタイムの高速化
のために、ぺージ内シリアルアクセスモードが設けられ
る。制御信号ＲＡＳＢ、ＣＡＳＢ及びＷＥＢとＯＥＢを
受けるクロック発生回路ＣＬＧから、ロウアドレスバフ
ッァ制御信号ＸＬ、カラムアドレスバッファ制御信号Ｙ
Ｌ、センスアンプ駆動信号ＳＥ、リードライト制御信号
ＲＷ、データ入力バッファ制御信号ＤＬ、データ出力バ
フッァ制御信号ＤＯＥ等が出力される。

【０１２１】ページ内シリアルアクセスモードは、特に
制限されないが、信号ＲＡＳＢがロウレベルの期間に、
ＣＡＳＢ信号のトグルに従ってシリアルクロックＣＫが
発生され、カラムアドレスバッファＣＡＤＢの出力で初
期セットされたシリアルカウンタＳＣをインクリメント
させる。このような動作モードにおいては、シリアルア
クセス時に外部よりアドレス入力をする必要がなく、高
速アクセスが可能になる。

【０１２２】同図において、ＲＡＤＢはロウアドレスバ
ッファ、ＣＡＤＢはカラムアドレスバッファ、ＭＡはメ
モリアレイ、ＳＡはセンスアンプ、ＣＤはカラムデコー
ダ、ＲＤはロウデコーダ、ＷＤはワードドライバ、ＭＡ
はメインアンプ、ＤＯＢはデータ出力バッファ、ＤＩＢ
はデータ入力バッファ、ＷＡはライトアンプである。

【０１２３】図２１には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の全体ブロック図が示されてい
る。この実施例では、図２０のダイナミック型ＲＡＭに
おけるカラムデコーダＣＤとメモリアレイＭＡとの間
に、センスアンプＳＡにより増幅された１ページ（１ワ
ード線）分のデータが転送されて保持するデータレジス
タＤＲが配置される。

【０１２４】上記のようなデータレジスタＤＲが設けら
れることに対応して、シリアルカウンタＳＣが削除され
る。信号ＳＥによるセンスアンプＳＡの増幅動作に続い
てデータ転送信号ＤＴが発生されると、１ページ分のデ
ータがデータレジスタＲＤに転送される。以降のページ
内アクセスは、このデータレジスタＤＲをキャッシュと
して高速アクセスが可能となる。特に、データレジスタ
ＤＲにシフトレジスタの機能を持たせれば、信号ＣＡＳ
Ｂのトグルに従って出力されるシリアルクロックＣＫに
よって高速のシリアルアクセスが可能になる。

【０１２５】図２２には、この発明に係るダイナミック
型ＲＡＭを用いたメモリ装置の一実施例の概略ブロック
図が示されている。前記の実施例のように約１６Ｍビッ
トのダイナミック型ＲＡＭと同じデザインルールによっ
て、本発明の適用したダイナミック型ＲＡＭではほぼ２
倍の集積度（チップ面積の増加は２５％程度）が得られ
るので、約３２Ｍビットのダイナミック型ＲＡＭが形成
できる。

【０１２６】この実施例では、ＥＣＣ（誤り検出訂正）
チップを搭載したメモリカードに２０個実装し、同じ大
きさのメモリカードで約１６Ｍビットのダイナミック型
ＲＡＭを使用した場合の２倍の記憶容量を実現できる。

【０１２７】ＥＣＣチップを用いることにより、欠陥ビ
ットが含まれるチップも使用することができ、さらなる
ローコスト化を達成できる。また、α線によるソフトエ
ラーに対しても十分な耐性を得ることができる。

【０１２８】図２３には、図２２のメモリカードの一実
施例の断面構造図が示されている。約３２Ｍビットのダ
イナミック型ＲＡＭは、ＴＳＯＰパッケージに封止さ
れ、基板の両面に実装されることで高密度実装、言い換
えるならば、高集積を達成することができる。

【０１２９】図２４には、この発明に係るダイナミック
型ＲＡＭの一実施例の断面図が示されている。この実施
例では、前述のような約３２Ｍビットのダイナミック型
ＲＡＭを構成する半導体チップを、ＬＯＣ技術を用いて
ＳＯＪパッケージ内に２チップ向かい合わせて搭載した
ものである。この構成により、約１６Ｍビットのデザイ
ンルールで見かけ上約６４Ｍビットのダイナミック型Ｒ
ＡＭを得ることができる。

【０１３０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ペアＭＯＳＦＥＴの特性バラツキが補償された
センスアンプを用いてビット線における寄生容量値とメ
モリセルの容量値との比を約２０倍以上に大きくするこ
とにより、高集積化を実現できるという効果が得られ
る。

【０１３１】（２）センスアンプに接続されるビット
線を中央で切り離すスイッチＭＯＳＦＥＴを設けて、２
つのメモリアレイ間の一方がスイッチＭＯＳＦＥＴを中
心にしてセンスアンプに対して外側のビット線と交差す
るワード線を選択されるときには、他方ではセンスアン
プ側のビット線と交差するワード線を選択状態にするこ
とにより、低消費電力化を図ることができるという効果
が得られる。

【０１３２】（３）複数のメモリアレイを１組とし、
センスアンプが接続されるコモンソース線間を相互に接
続するスイッチＭＯＳＦＥＴが設けられるとともに、リ
フレッシュモードにおいて１組を構成する複数のメモリ
アレイにおいて１本ずつ順次にワード線を選択するとと
もに、上記コモンソース線間を相互に接続するスイッチ
ＭＯＳＦＥＴをオン状態してセンスアンプの増幅動作を
開始し、スイッチＭＯＳＦＥＴをオフ状態にさせた後に
増幅動作を行うセンスアンプのパワースイッチＭＯＳＦ
ＥＴをオン状態にすることにより、低消費電力化を図る
ことができるという効果が得られる。

【０１３３】（４）上記（１）により、約１６Ｍビッ
トのダイナミック型ＲＡＭのデザインルールをそのまま
用いて約３２Ｍビットのダイナミック型ＲＡＭを得るこ
とができるという効果が得られる。

【０１３４】図２６に本発明のＤＲＡＭを適用したコン
ピュータシステムにおけるメモリ格納部であるメモリボ
ードの要部概略図を示す。このメモリボードは複数のメ
モリモジュールによって構成されるメモリボードであ
る。上記メモリモジュール上にはパッケージ封止された
本発明のＤＲＡＭが複数個搭載され、上記本発明のＤＲ
ＡＭと上記メモリモジュール上の配線とは接続されてい
る。

【０１３５】そして、上記メモリモジュール上のコネク
タによりコンピュータシステム内のアドレスバスまたは
データバスと本発明のＤＲＡＭを接続させる。これは、
上記コンピュータシステム内のメモリ格納部におけるメ
モリ部のメモリボード用スロット上に上記コネクタを差
し込むことによって行なう。このようにして、メモリボ
ード上つまりメモリモジュール上に搭載できる本発明の
ＤＲＡＭの数によって、コンピュータシステム等記憶装
置の情報蓄積容量が決まるようになる。

【０１３６】図２７に本発明のＤＲＡＭを用いたＤＲＡ
Ｍシステムの概略図を示す。このシステムは、ＤＲＡＭ
ＩＣＡＲＲＡＹ及び中央処理装置ＣＰＵと上記ＤＲ
ＡＭと、中央処理装置ＣＰＵとをインターフェースする
ためのインターフェース回路Ｉ／Ｆにより構成されてい
る。ＤＲＡＭＩＣＡＲＲＡＹは、実装された状態の
本発明のＤＲＡＭにより構成されている。

【０１３７】このＤＲＡＭシステムと中央処理装置ＣＰ
Ｕとの間の入出力信号について説明する。中央処理装置
ＣＰＵにより形成されるアドレス信号Ａ０〜Ａｋは本発
明のＤＲＡＭのアドレスを選択する。そして、リフレッ
シュ指示信号ＲＥＦＧＲＮＴは本発明のＤＲＡＭのメモ
リ情報をリフレッシュさせる制御信号である。ライトイ
ネーブル信号ＷＥＢは、本発明のＤＲＡＭにおけるデー
タの読み出し及び書込み制御信号である。また、メモリ
起動信号ＭＳは本発明のＤＲＡＭのメモリ動作を開始さ
せる制御信号である。そして、データバスにおける入出
力データＤ１〜ＤＢは中央処理装置ＣＰＵとＤＲＡＭ間
で伝送される。リフレッシュ要求信号ＲＥＦＲＥＱは本
発明のＤＲＡＭのメモリ情報のリフレッシュを要求する
制御信号である。

【０１３８】上記インターフェース回路Ｉ／Ｆにおい
て、ロウアドレスレシーバーＲＡＲは上記中央処理装置
ＣＰＵから送出されるアドレス信号Ａ０〜Ａｋのうち、
アドレス信号Ａ０〜Ａｉを受信し、本発明のＤＲＡＭの
動作にあったタイミングのアドレス信号に変換する。カ
ラムアドレスレシーバーＣＡＲは上記アドレス信号Ａ０
〜Ａｋのうち、アドレス信号Ａｉ＋１〜ＡＪを受信す
る。カラムアドレスレシーバーＣＡＲは本発明のＤＲＡ
Ｍの動作にあったタイミングのアドレス信号に変換す
る。上記アドレスレシーバーＡＤＲは上記アドレス信号
のうちＡ０〜Ａｋのうちアドレス信号Ａｊ＋１〜Ａｋを
受信する。アドレスレシーバーＡＤＲ本発明のＤＲＡＭ
の動作にあったタイミングのアドレス信号に変換する。

【０１３９】デコーダＤＣＲによって本発明のＤＲＡＭ
のチップを選択するためのチップ選択制御信号（以下Ｃ
Ｓ１〜ＣＳｍと記す）を送出させる。ＲＡＳコントロー
ル回路ＲＡＳ−ＣＯＮＴは、本発明のＤＲＡＭ動作にあ
ったタイミングのチップ選択信号及びロウアドレス取り
込み用信号を送出させる。アドレスマルチプレクサＡＤ
ＭＰＸは上記アドレス信号Ａ０〜ＡｉならびにＡｉ＋１
〜Ａｊを時系列的に多重化して本発明のＤＲＡＭに送出
する。データバスドライバＤＢＤは上記中央処理装置Ｃ
ＰＵと本発明のＤＲＡＭとの間のデータの入出力が上記
ＷＥＢ信号により切り換えられる。コントロール回路Ｃ
ＯＮＴは上記アドレスマルチプレクサＡＤＭＰＸ，ＲＡ
Ｓコントロール回路ＲＡＳ−ＣＯＮＴ，データバスドラ
イバＤＢＤ，本発明のＤＲＡＭ等を制御する信号を送出
する。

【０１４０】このＤＲＡＭシステム内におけるアドレス
信号の働きを説明する。上記中央処理装置ＣＰＵから送
出されるアドレス信号Ａ０〜ＡｋはこのＤＲＡＭシステ
ム内でアドレス信号Ａ０〜Ａｊとアドレス信号Ａｊ＋１
〜Ａｋの２つの機能に分離される。すなわち、アドレス
信号Ａ０〜Ａｊは本発明のＤＲＡＭの各チップ内のメモ
リマトリクスのロウ系とカラム系のアドレス信号として
使用される。アドレス信号Ａ０〜Ａｉは本発明のＤＲＡ
ＭのＩＣチップアレイのロウ選択に、Ａｉ＋１〜Ａｊを
ＩＣチップアレイのカラム選択に割り当てるように設計
されている。

【０１４１】このＤＲＡＭシステム内における回路動作
を説明する。まず、アドレス信号Ａ０〜Ａｉ、Ａｉ＋１
〜ＡｊはそれぞれロウアドレスレシーバーＲＡＲ，カラ
ムアドレスレシーバーＣＡＲを介してアドレスマルチプ
レクサＡＤＭＰＸに印加される。そして、上記アドレス
マルチプレクサＡＤＭＰＸにおいて、ＲＡＳｂＢ信号が
あるレベルになるとロウアドレス信号Ａ０〜Ａｉが送出
され、本発明のＤＲＡＭにおけるアドレス端子に印加さ
れる。このとき、カラムアドレス信号Ａｉ＋１〜Ａｊは
上記アドレスマルチプレクサＡＤＭＰＸから送出されな
いようになっている。

【０１４２】次にＲＡＳｂＢ信号が上記と逆レベルにな
るとカラムアドレス信号Ａｉ＋１〜Ａｊが上記アドレス
マルチプレクサＡＤＭＰＸから送出され、上記アドレス
端子に印加される。このとき、ロウアドレス信号Ａ０〜
Ａｉは上記アドレスマルチプレクサＡＤＭＰＸから送出
されないようになっている。

【０１４３】このようにして上記アドレス信号Ａ０〜Ａ
ｉおよびＡｉ＋１〜ＡｊはＲＡＳｂＢ信号のレベルによ
り時系列的に本発明のＤＲＡＭのアドレス端子に印加さ
れる。チップ選択信号Ａｊ＋１〜ＡｋはデコーダＤＣＲ
を通して主として本発明のＤＲＡＭ内のチップを選択す
る。そして、チップ選択信号ＣＳ１〜ＣＳｍに変換さ
れ、チップ選択用信号及びロウアドレス取り込み用信号
として使われる。

【０１４４】本発明のＤＲＡＭの各行におけるチップ内
のアドレスの設定動作を説明する。ロウアドレス信号Ａ
０〜Ａｉが本発明のＤＲＡＭのすべてのＩＣチップのア
ドレス端子に印加される。その後、ＲＡＳ１Ｂ〜ＲＡＳ
ｍＢ信号のうち、１つの信号例えばＲＡＳ１Ｂ信号があ
るレベルになると最上段のＢ個のＩＣが選択されると仮
定する。このとき、上記ＩＣ（ＩＣ１１，ＩＣ１２，・
・・，ＩＣ１Ｂ）チップ内のメモリマトリクスアレイの
ロウアドレスに上記ロウアドレス信号Ａ０〜ＡｉがＲＡ
Ｓ１Ｂ信号よりも前に上記ＩＣに印加される。この理由
はＲＡＳ１Ｂ信号が上記ロウアドレス信号Ａ０〜Ａｉよ
りも前に印加されると、ロウアドレス信号以外の信号を
取り込む可能性があるからである。

【０１４５】次にカラムアドレス信号Ａｉ＋１〜Ａｊが
本発明のＤＲＡＭのすべてのＩＣチップのアドレス端子
に印加される。その後、ＲＡＳ１Ｂ信号から遅延したＣ
ＡＳＢ信号があるレベルになると上記最上段のｎＭ，Ｂ
個のＩＣチップ内のメモリマトリクスアレイのカラムア
ドレスに上記カラムアドレス信号Ａｉ＋１〜Ａｊが取り
込まれる。ここで、上記カラムアドレス信号Ａｉ＋１〜
ＡｊがＣＡＳＢ信号よりも前に上記ＩＣに印加される理
由は上記理由と同様である。また、ＣＡＳＢ信号の働き
は、ロウアドレス信号Ａ０〜Ａｉあるいはカラムアドレ
ス信号Ａｉ＋１〜Ａｊのどちらの信号を送っているかを
区分することにある。

【０１４６】以上の動作により、本発明におけるＤＲＡ
Ｍの最上段ｎＭ，Ｂ個のチップ内アドレスが設定され
る。また、本発明のＤＲＡＭの最上段を除くＩＣはＲＡ
Ｓ２Ｂ〜ＲＡＳｍＢ信号がＲＡＳ１Ｂのレベルと逆レベ
ルのため選択されないようになっている。

【０１４７】上記設定されたアドレスにおけるデータの
書込み動作及び読み出し動作を説明する。データの書込
み動作及び読み出し動作は上記ＷＥＢ信号のハイレベル
またはロウレベルによって決定されるように設計されて
いる。データの書込み動作は、上記ＷＥＢ信号があるレ
ベルのときに上記設定されたアドレスに中央処理装置Ｃ
ＰＵからのデータＤＩ１〜ＤＩＢが印加されることによ
って行なわれる。

【０１４８】読み出し動作は上記ＷＥＢ信号が上記と逆
レベルのときに書込みを完了している上記それぞれのア
ドレスのデータＤｏ１〜ＤｏＢがＢビットで出力される
ことによって行なわれる。コントロール回路ＣＯＮＴは
上記中央処理装置ＣＰＵからの命令信号すなわちＲＥＦ
ＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受け、ＣＡＳＢ
信号，ＲＡＳａＢ信号，ＲＡＳｂＢ信号，ＷＥＢ信号を
それぞれ送出する。これらの送出されるコントロール信
号の働きを説明する。ＣＡＳＢ信号は、ロウアドレス信
号Ａ０〜Ａｉあるいはカラムアドレス信号Ａｉ＋１〜Ａ
ｊのどちらが本発明のＤＲＡＭ内の各チップに送出され
ているかを区分するための信号及びＩＣチップのカラム
アドレス信号を取り込むための信号である。

【０１４９】ＲＡＳａＢ信号は、ＣＳ１〜ＣＳｍ信号を
タイミングを合わせて本発明のＤＲＡＭ内のＩＣチップ
アレイに供給するための信号である。ＷＥＢ信号は本発
明のＤＲＡＭ内のＩＣチップ内のメモリセルからのデー
タの読み出し及びメモリセルへのデータの書込みを決定
するための信号である。ＲＡＳｂＢ信号はアドレスマル
チプレクサＡＤＭＰＸからロウアドレス信号Ａ０〜Ａｉ
及びカラムアドレス信号Ａｉ＋１〜Ａｊを時系列多重化
信号に変換するための切り換えタイミング信号である。
ＲＡＳＢ（ＲＡＳＢ１〜ＲＡＳＢｍ）信号の１つが選択
されたとき、上記アドレスマルチプレクサＡＤＭＰＸか
らはロウアドレス信号Ａ０〜Ａｉが出力されているよう
に、ロウアドレス信号Ａ０〜Ａｉとカラムアドレス信号
Ａｉ＋１〜Ａｊの切り換え時期をＲＡＳａＢ信号から遅
延させた信号にしている。

【０１５０】上記ＷＥＢ信号とデータバスドライバＤＢ
Ｄの関係を説明する。コントロール回路ＣＯＮＴから送
出されたＷＥＢ信号は本発明のＤＲＡＭ及びデータバス
ドライバＤＢＤに印加される。例えば、上記ＷＥＢ信号
が高レベルのとき、読み出しモードとなり、本発明のＤ
ＲＡＭのデータが出力され、データバスドライバＤＢＤ
を介して中央処理装置ＣＰＵへ送出される。このとき、
入力データはＷＥＢ信号によりＤＢＤから本発明のＤＲ
ＡＭに取り込まないように制御されている。また、上記
ＷＥＢ信号が低レベルのとき、書込みモードとなり、本
発明のＤＲＡＭのデータ入力端子に中央処理装置ＣＰＵ
から入力データが上記データバスドライバＤＢＤを介し
て印加され、設定されたアドレスにデータが書き込まれ
る。このとき本発明のＤＲＡＭのデータ出力は上記ＷＥ
Ｂ信号により上記データバスドライバＤＢＤから出力さ
れないように制御されている。

【０１５１】図２８に本発明のＤＲＡＭを適用したコン
ピュータシステムの要部概略図を示す。バスと中央処理
装置ＣＰＵ、周辺装置制御部、主記憶メモリとしての本
発明のＤＲＡＭ及びその制御部、バックアップメモリと
してのＳＲＡＭ及びバックアップパリティとその制御
部、プログラムが格納されたＲＯＭ，表示系等によって
本コンピュータシステムは構成される。

【０１５２】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。表示系はビデオＲ
ＡＭ（以下ＶＲＡＭと記す）等によって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示を行なう。また、コンピュー
タシステム内部回路に電源を供給するための電源供給部
が設けられている。上記中央処理装置ＣＰＵは各メモリ
を制御するための信号を形成することによって上記各メ
モリの動作タイミング制御を行なう。ここで、上記に本
発明を主記憶メモリとしてのＤＲＡＭに適応した例につ
いて記載したが、上記表示系のＶＲＡＭがマルチポート
ＶＲＡＭであった場合、上記ＶＲＡＭのランダムアクセ
ス部に適用することも可能である。

【０１５３】図２９に本発明のＤＲＡＭを主記憶メモリ
として適用したときのパーソナルコンピュータシステム
の外観の要部概略図を示す。フロッピーディスクドライ
ブＦＤＤ及び主記憶メモリとしての本発明のＤＲＡＭに
よるファイルメモリｆｉｌｅＭ，バッテリバックアップ
としてのＳＲＡＭを内蔵したシステムである。そして、
入出力装置をキーボードＫＢ及びディスプレイＤＰと
し、フロッピーディスクＦＤが上記フロッピーディスク
ドライブＦＤＤに挿入される。このことによってソフト
ウェアとしての上記フロッピーディスクＦＤおよびハー
ドウェアとしての上記ファイルメモリｆｉｌｅＭに情報
を記憶できるデスクトップタイプパソコンとなる。ま
た、本実施例にはデスクトップタイプパソコンについて
適用した例について記載したが、ノート型パソコン等に
ついても適用が可能であり、補助機能としてフロッピー
ディスクを例として記載したが特に限定されない。

【０１５４】図３０に本発明のＤＲＡＭを主記憶メモリ
として適用したときのパーソナルコンピュータシステム
の機能ブロック図を示す。このパーソナルコンピュータ
は、本情報機器としての中央処理装置ＣＰＵ，上記情報
処理システム内に構築したＩ／Ｏバス，ＢＵＳＵｎｉ
ｔ，主記憶メモリや拡張メモリなど高速メモリをアクセ
スするメモリ制御ユニットＭｅｍｏｒｙＣｏｎｔｒｏ
ｌｌＵｎｉｔ、主記憶メモリとしての本発明のＤＲＡ
Ｍ，基本制御プログラムが格納されたＲＯＭ、先端にキ
ーボードが接続されたキーボードコントローラＫＢＤＣ
等によって構成される。

【０１５５】表示アダプタとしてのＤｉｓｐｌａｙａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
ＰａｒａｌｌｅｌＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌＰｏｒｔＩ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤｂｕｆ
ｆｅｒが接続される。

【０１５６】上記メモリ制御ユニットＭｅｍｏｒｙＣ
ｏｎｔｒｏｌＵｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び本発明の主記憶メモリとしてのＤＲＡＭが接続
されている。ここで、このパーソナルコンピュータシス
テムの動作について説明する。電源が投入されて、動作
を開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯ
Ｍを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初
期設定を行なう。そして、補助記憶装置からシステムプ
ログラムを主記憶メモリとしての本発明のＤＲＡＭにロ
ードする。

【０１５７】上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバ
スを通してＨＤＤコントローラにＨＤＤをアクセスする
ものとして動作する。システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。ユーザは上記Ｉ／Ｏバス上のキーボードコントロー
ラＫＢＤＣや表示アダプタＤｉｓｐｌａｙａｄａｐｔ
ｅｒにより処理の入出力を行ないながら作業を進める。
必要に応じてパラレルポートＰａｒａｌｌｅｌＰｏｒ
ｔＩ／Ｆ、シリアルポートＳｅｒｉａｌＰｏｒｔ
Ｉ／Ｆに接続された入出力装置を活用する。本体上の主
記憶メモリとしての本発明のＤＲＡＭでは主記憶容量が
不足する場合は、拡張ＲＡＭにより主記憶を補う。ま
た、同図にはハードディスクドライブＨＤＤとして記載
したが、フラッシュメモリを用いたフラッシュファイル
に置き換えることも可能である。また、本発明に係るダ
イナミック型ＲＡＭの適用は、主記憶メモリのみなら
ず、拡張用ＲＡＭや補助記憶装置への可能であることは
いうまでもない。

【０１５８】上記の実施例のように、本発明に係るダイ
ナミック型ＲＡＭを情報処理システムに搭載したときに
は、その高集積化、大容量化又は高速あるいは低消費電
力化等により小型化、高性能化が期待できるものであ
る。

【０１５９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭのレイアウトは、上記のようなセンス
アンプの性能やメモリセルのキャパシタの容量値等を考
慮して、ビット線に接続される数を種々に設定すること
ができるから、それに応じた各種変形を行うことができ
る。センスアンプのペアＭＯＳＦＥＴのしきい値電圧の
バラツキを補償する回路は、種々の実施形態を採ること
ができるものである。この発明は、ダイナミック型ＲＡ
Ｍとそれを用いた情報処理システムに広く利用できる。

【０１６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ペアＭＯＳＦＥＴの特性バ
ラツキが補償されたセンスアンプを用いてビット線にお
ける寄生容量値とメモリセルの容量値との比を約２０倍
以上に大きくすることにより高集積化が実現できる。

【０１６１】センスアンプに接続されるビット線を中央
で切り離すスイッチＭＯＳＦＥＴを設けて、２つのメモ
リアレイ間の一方がスイッチＭＯＳＦＥＴを中心にして
センスアンプに対して外側のビット線と交差するワード
線を選択されるときには、他方ではセンスアンプ側のビ
ット線と交差するワード線が選択状態にすることにより
低消費電力化ができる。

【０１６２】複数のメモリアレイを１組とし、センスア
ンプが接続されるコモンソース線間を相互に接続するス
イッチＭＯＳＦＥＴが設けられるとともに、リフレッシ
ュモードにおいて１組を構成する複数のメモリアレイに
おいて１本ずつ順次にワード線を選択するとともに、上
記コモンソース線間を相互に接続するスイッチＭＯＳＦ
ＥＴをオン状態してセンスアンプの増幅動作を開始し、
スイッチＭＯＳＦＥＴをオフ状態にさせた後に増幅動作
を行うセンスアンプのパワースイッチＭＯＳＦＥＴをオ
ン状態にすることより、低消費電力化ができる。

【０１６３】上記のようなダイナミック型ＲＡＭをメモ
リ装置として用いることにより、情報処理システムの小
型高性能化が実現できる。

【図面の簡単な説明】

【図１】この発明に係るセンスアンプを用いたダイナミ
ック型ＲＡＭの一実施例を示すチップレイアウト図であ
る。

【図２】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す要部回路図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
他の一実施例を示す要部回路図である。

【図４】図２のセンスアンプの動作を説明するためのタ
イミング図である。

【図５】図３のセンスアンプの動作を説明するためのタ
イミング図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
他の一実施例を示す要部回路図である。

【図７】この発明が適用されたダイナミック型ＲＡＭの
更に他の一実施例を示す要部回路図である。

【図８】図６のセンスアンプの動作を説明するためのタ
イミング図である。

【図９】図７のセンスアンプの動作を説明するためのタ
イミング図である。

【図１０】従来のセンスアンプを用いたダイナミック型
ＲＡＭの一例を示すチップレイアウト図である。

【図１１】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す要部回路図である。

【図１２】図１１のセンスアンプの動作を説明するため
のタイミング図である。

【図１３】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略チップレイアウト図である。

【図１４】図１３のダイナミック型ＲＡＭの動作の説明
図である。

【図１５】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略回路図である。

【図１６】図１５のダイナミック型ＲＡＭの動作を説明
するためのタイミング図である。

【図１７】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す概略ブロック図である。

【図１８】図１７の電源降圧回路の動作を説明するため
の特性図である。

【図１９】図１７の電源降圧回路の一実施例を示す回路
図である。

【図２０】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す全体ブロック図である。

【図２１】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す全体ブロック図である。

【図２２】この発明に係るダイナミック型ＲＡＭを用い
たメモリ装置の一実施例を示す概略ブロック図である。

【図２３】この発明に係るダイナミック型ＲＡＭの一実
施例を示す断面図である。

【図２４】この発明に係るダイナミック型ＲＡＭの一実
施例を示す断面図である。

【図２５】この発明に係るダイナミック型ＲＡＭのメモ
リセル部の一実施例を示す素子構造断面図である。

【図２６】本発明のＤＲＡＭを適用したメモリボードの
要部概略図である。

【図２７】本発明のＤＲＡＭを適用したＤＲＡＭシステ
ムの要部概略図である。

【図２８】本発明のＤＲＡＭを適用したコンピュータシ
ステムの要部概略図である。

【図２９】本発明のＤＲＡＭを適用したパーソナルコン
ピュータシステムの機能外観図である。

【図３０】本発明のＤＲＡＭを適用したパーソナルコン
ピュータシステムの機能ブロック図である。

【符号の説明】

ＭＡ…メモリアレイ、ＲＤ…ロウデコーダ、ＣＤ…カラ
ムデコーダ、ＷＤ…ワード線ドライバ、ＰＣ…プリチャ
ージ回路、ＳＡ…センスアンプ、ＭＡ…メインアンプ、
ＷＡ…ライトアンプ、ＲＡＤＢ…ロウアドレスバッフ
ァ、ＣＡＤＢ…カラムアドレスバッファ、ＳＣ…シリア
ルカウンタ、ＤＲ…データレジスタ、ＤＯＢ…データ出
力バッファ、ＤＩＢ…データ入力バッファ、ＣＬＧ…ク
ロック発生回路。ＣＰＵ…中央処理装置、Ｉ／Ｆ…イン
ターフェース回路、ＲＡＲ…ロウアドレスレシーバー、
ＣＡＲ…カラムアドレスレシーバー、ＡＤＲ…アドレス
レシーバー、ＤＣＲ…デコーダ、ＲＡＳ−ＣＯＮＴ…Ｒ
ＡＳコントロール回路、ＣＯＮＴ…コントロール回路、
ＤＢＤ…データバスドライバ、ＲＥＦＲＥＱ…リフレッ
シュ要求信号、ＭＳ…メモリ起動信号、ＲＥＧＲＮＴ…
リフレッシュ指示信号、ＡＤＭＰＸ…アドレスマルチプ
レクサ、ＤＰ…ディスプレイ、ＦＤＤ…フロッピーディ
スクドライブ、ＦＤ…フラッピーディスク、ｆｉｌｅ
Ｍ…ファイルメモリ、ＫＢ…キーボード、ＫＢＤＣ…キ
ーボードコントローラ、ＨＤＤ…ハードディスクドライ
ブ。４４…ソース，ドレイン拡散層、４６…ワード線、
４８…蓄積電極、４９…プレート電極、５０…ビット
線、５２…ワード線シャント用アルミニュウム層、５３
…ゲート絶縁膜、５４…絶縁膜（誘電体）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村正行東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者大鳥浩東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者松本哲郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】ペアＭＯＳＦＥＴの特性バラツキが補償
されたセンスアンプを用い、ビット線における寄生容量
値とメモリセルの容量値との比を約２０倍からセンスア
ンプの動作可能な範囲まで大きくすることを特徴とする
ダイナミック型ＲＡＭ。
【請求項２】上記ビット線には、１本当たり１０２４
個以上の多数からなるメモリセルが接続されるものであ
ることを特徴とする請求項１のダイナミック型ＲＡＭ。
【請求項３】上記センスアンプは、相補ビット線の一
方にソース，ドレインが接続された第１導電型の第１の
増幅ＭＯＳＦＥＴと、相補ビット線の他方に一方のソー
ス，ドレインが接続された第１導電型の第２の増幅ＭＯ
ＳＦＥＴと、相補ビット線の一方と第２の増幅ＭＯＳＦ
ＥＴのゲート及び相補ビット線の他方と第１の増幅ＭＯ
ＳＦＥＴのゲートとをそれぞれ接続させる第１及び第２
のスイッチＭＯＳＦＥＴと、上記第１と第２の増幅ＭＯ
ＳＦＥＴのゲートを他方のソース，ドレインにそれぞれ
接続させる第３及び第４のスイッチＭＯＳＦＥＴと、上
記相補ビット線に対してゲートと一方のソース，ドレイ
ンが交差接続されてラッチ形態とされ、第２導電型の第
３と第４の増幅ＭＯＳＦＥＴと、上記第１と第２の増幅
ＭＯＳＦＥＴの共通化された他方のソース，ドレインに
一方の動作電圧を与える第１導電型のパワースイッチＭ
ＯＳＦＥＴと、上記第３と第４の増幅ＭＯＳＦＥＴの共
通化された他方のソース，ドレインに他方の動作電圧を
与える第２導電型のパワースイッチＭＯＳＦＥＴと、上
記第１と第２の増幅ＭＯＳＦＥＴの他方のソース，ドレ
インに動作電圧の１／２の電圧に第１と第２の増幅ＭＯ
ＳＦＥＴのしきい値電圧に相当する電圧を加えたプリチ
ャージ電圧を与えるプリチャージＭＯＳＦＥＴとを含
み、第３と第４のスイッチＭＯＳＦＥＴをオン状態にし
てプリチャージＭＯＳＦＥＴからプリチャージ電圧を供
給して第１と第２の増幅ＭＯＳＦＥＴを通して第１と第
２の入力端子にプリチャージを行わせる第１の期間と、
上記第３と第４のスイッチＭＯＳＦＥＴをオフ状態に
し、第１と第２のスイッチＭＯＳＦＥＴをオン状態にす
るとともに、上記プリチャージ電圧を基準にして選択さ
れたメモリセルが結合されたビット線に読み出し微小電
位を与える第２の期間と、第１導電型のパワースイッチ
ＭＯＳＦＥＴをオン状態にして第１と第２の増幅ＭＯＳ
ＦＥＴを活性化させ、その後に第２導電型のパワースイ
ッチＭＯＳＦＥＴをオン状態にして第３と第４の増幅Ｍ
ＯＳＦＥＴを活性化させる第３の期間とによる増幅動作
を行わせるものであることを特徴とする請求項１又は請
求項２のダイナミック型ＲＡＭ。
【請求項４】上記センスアンプの一対の入出力端子
と、相補ビット線との間には、第５と第６のスイッチＭ
ＯＳＦＥＴが設けられ、第５と第６のスイッチＭＯＳＦ
ＥＴをオン状態にして相補ビット線に現れた読み出し微
小信号をセンスアンプの入出力端子に与えた後に、これ
ら第５と第６のスイッチＭＯＳＦＥＴをオフ状態にして
センスアンプの増幅動作を開始し、増幅信号が大きくさ
れた後に上記第５と第６のスイッチＭＯＳＦＥＴを再び
オン状態にさせるものであることを特徴とする請求項３
のダイナミック型ＲＡＭ。
【請求項５】上記センスアンプは、相補ビット線との
設けられた第５と第６のスイッチＭＯＳＦＥＴと、上記
相補ビット線に対応した一対からなる第１と第２の入力
端子に一方のソース，ドレイン及びゲートが交差接続さ
れた第５と第６の増幅ＭＯＳＦＥＴと、上記第５と第６
の増幅ＭＯＳＦＥＴのソースに一方の電極が接続され、
他方の電極が共通化された第１と第２の容量手段と、上
記第５と第６の増幅ＭＯＳＦＥＴのソースに活性化電圧
を与えるパワースイッチＭＯＳＦＥＴとを含み、第１と
第２の容量手段の共通化された他方の電極に所定の電位
を与え、第５と第６のスイッチＭＯＳＦＥＴをオン状態
にして信号線及び入力端子に同じプリチャージ電圧を与
える第１の期間と、上記相補ビット線の一方にメモリセ
ルからの読み出し微小電圧を与える第２の期間と、上記
第５と第６のスイッチＭＯＳＦＥＴをオフ状態にし、第
１と第２の容量手段の共通化された他方の電極の電位を
１と第２の増幅ＭＯＳＦＥＴを活性化させるレベルに変
化させる第３の期間と、パワースイッチＭＯＳＦＥＴを
オン状態にして第１と第２の増幅ＭＯＳＦＥＴを活性化
させた後に第５と第６のスイッチＭＯＳＦＥＴを再びオ
ン状態にさせる第４の期間とによる増幅動作を行わせる
ものであることを特徴とする請求項１又は請求項２のダ
イナミック型ＲＡＭ。
【請求項６】上記センスアンプの動作電圧は、外部か
ら供給された電源電圧を受ける降圧回路によりアドレス
選択回路を含む周辺回路の動作電圧に比べて低く設定さ
れた電圧であることを特徴とする請求項１、請求項２、
請求項３、請求項４又は請求項５のダイナミック型ＲＡ
Ｍ。
【請求項７】センスアンプに接続されるビット線を中
央で切り離すスイッチＭＯＳＦＥＴが設けられた第１と
第２のメモリアレイを１組とし、第１のメモリアレイに
おいてスイッチＭＯＳＦＥＴを中心にしてセンスアンプ
に対して外側のビット線と交差するワード線が選択され
るときには、第２のメモリアレイにおいてはスイッチＭ
ＯＳＦＥＴを中心にしてセンスアンプ側のビット線と交
差するワード線が選択状態にされ、第１のメモリアレイ
においてスイッチＭＯＳＦＥＴを中心にしてセンスアン
プ側のビット線と交差するワード線が選択されるときに
は、第２のメモリアレイにおいてはスイッチＭＯＳＦＥ
Ｔを中心にしてセンスアンプに対して外側のビット線と
交差するワード線が選択状態にされるようなアドレス設
定を行うとともに、センスアンプ側のビット線と交差す
るワード線が選択状態にされるメモリアレイではスイッ
チＭＯＳＦＥＴがオフ状態にされるものであることを特
徴とするダイナミック型ＲＡＭ。
【請求項８】複数のメモリアレイを１組とし、上記セ
ンスアンプが接続されるコモンソース線間を相互に接続
するスイッチＭＯＳＦＥＴが設けられ、リフレッシュモ
ードにおいて１組を構成する複数のメモリアレイにおい
て１本ずつ順次にワード線が選択されるとともに、上記
コモンソース線間を相互に接続するスイッチＭＯＳＦＥ
Ｔがオン状態にされて上記センスアンプの増幅動作が開
始され、スイッチＭＯＳＦＥＴをオフ状態にさせた後に
増幅動作を行う上記センスアンプのパワースイッチＭＯ
ＳＦＥＴがオン状態にされるものであることを特徴とす
る請求項１、請求項２、請求項３、請求項４、請求項
５、請求項６又は請求項７のダイナミック型ＲＡＭ。
【請求項９】センスアンプのコモンソース線には短絡
用のスイッチＭＯＳＦＥＴが設けられ、非動作状態のと
きには短絡状態にされるものであることを特徴とする請
求項８のダイナミック型ＲＡＭ。
【請求項１０】ペアＭＯＳＦＥＴの特性バラツキが補
償されたセンスアンプを用い、ビット線における寄生容
量値とメモリセルの容量値との比を約２０倍からセンス
アンプの動作可能な範囲まで大きくされたダイナミック
型ＲＡＭをメモリ装置として用いることを特徴とする情
報処理システム。
【請求項１１】センスアンプに接続されるビット線を
中央で切り離すスイッチＭＯＳＦＥＴが設けられた第１
と第２のメモリアレイを１組とし、第１のメモリアレイ
においてスイッチＭＯＳＦＥＴを中心にしてセンスアン
プに対して外側のビット線と交差するワード線が選択さ
れるときには、第２のメモリアレイにおいてはスイッチ
ＭＯＳＦＥＴを中心にしてセンスアンプ側のビット線と
交差するワード線が選択状態にされ、第１のメモリアレ
イにおいてスイッチＭＯＳＦＥＴを中心にしてセンスア
ンプ側のビット線と交差するワード線が選択されるとき
には、第２のメモリアレイにおいてはスイッチＭＯＳＦ
ＥＴを中心にしてセンスアンプに対して外側のビット線
と交差するワード線が選択状態にされるようなアドレス
設定を行うとともに、センスアンプ側のビット線と交差
するワード線が選択状態にされるメモリアレイではスイ
ッチＭＯＳＦＥＴがオフ状態にされてなるダイナミック
型ＲＡＭをメモリ装置として用いることを特徴とする情
報処理システム。
【請求項１２】ペアＭＯＳＦＥＴの特性バラツキが補
償されたセンスアンプを用い、ビット線における寄生容
量とメモリセル容量値との比が約２０倍からセンスアン
プの動作可能な範囲まで大きくされ、かつ複数のメモリ
アレイを１組とし、上記センスアンプが接続されるコモ
ンソース線間を相互に接続するスイッチＭＯＳＦＥＴが
設けられ、リフレッシュモードにおいて１組を構成する
複数のメモリアレイにおいて１本ずつ順次にワード線が
選択されるとともに、上記コモンソース線間を相互に接
続するスイッチＭＯＳＦＥＴがオン状態にされて上記セ
ンスアンプの増幅動作が開始され、スイッチＭＯＳＦＥ
Ｔをオフ状態にさせた後に増幅動作を行う上記センスア
ンプのパワースイッチＭＯＳＦＥＴがオン状態にされる
ダイナミック型ＲＡＭをメモリ装置として用いることを
特徴とする情報処理システム。