KR102019375B1 - 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

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Abstract

본 기술은 매립게이트를 구비한 반도체 장치에서 콘택저항을 효과적으로 감소시킬 수 있는 실리사이드막을 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함한 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 매립게이트를 구비한 반도체 장치에서 콘택저항을 효과적으로 감소시킬 수 있는 실리사이드막을 구비한 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 기판에 복수의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 도전막을 형성하는 단계; 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계; 상기 실링막을 리세스하여 상기 실링막 사이의 기판을 돌출시키는 단계; 및 돌출된 상기 기판을 실리사이드막으로 변환시키는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치 제조방법은 실리콘을 함유한 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판에 복수의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계; 상기 실링막 및 상기 소자분리막을 리세스하여 상기 활성영역의 기판을 돌출시키는 단계; 및 돌출된 상기 기판을 실리사이드막으로 변환시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 복수의 매립게이트를 포함한 워드라인; 상기 매립게이트 사이 기판에 형성된 불순물영역; 상기 매립게이트 사이 불순물영역 상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막; 상기 매립게이트 일측 실리사이드막에 연결된 소스라인; 콘택플러그를 통해 상기 매립게이트 타측 실리사이드막에 연결된 가변저항소자; 및 상기 가변저항소자에 연결된 비트라인을 포함할 수 있다.
본 발명의 실시예에 따른 마이크로프로세서는 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
본 발명의 실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 기판에 형성된 복수의 매립게이트; 및 상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 구비함으로써, 실리사이드막 형성공정에 대한 마진을 증대시킴과 동시에 매립게이트를 구비한 반도체 장치에서 콘택저항을 효과적으로 감소시킬 수 있다.
도 1은 매립게이트를 구비한 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 도 1에 도시된 A-A' 절취선을 따라 도시한 도면.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 정보를 저장하는 반도체 장치를 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 도면.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서의 구성도.
도 7은 본 발명의 일 실시예에 따른 프로세서의 구성도.
도 8은 본 발명의 일 실시예에 따른 시스템의 구성도.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
후술할 본 발명의 실시예는 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 콘택저항을 효과적으로 감소시킬 수 있는 실리사이드막을 구비한 반도체 장치 및 그 제조방법을 제공한다. 여기서, 콘택저항은 불순물영역 예컨대, 소스영역/드레인영역과 이에 접하는 콘택플러그(Contact plug) 사이의 저항을 포함할 수 있으며, 콘택저항을 효과적으로 감소시킬 수 있는 실리사이드막은 불순물영역과 콘택플러그 사이에 개재되어 이들 사이에서 오믹콘택(Ohmic Contact)으로 작용할 수 있다.
참고로, 매립게이트 구조는 플라나게이트(Planar Gate; PG) 및 리세스게이트(Recess Gate; RG) 구조보다 집적도가 높은 셀 아키텍쳐(Cell architecture)를 구현할 수 있으며, 콘택플러그 형성공정 및 비트라인(Bit Line), 소스라인(Source Line) 등을 포함한 도전라인 형성공정이 공지된 게이트 구조보다 용이하다는 장점을 갖고 있다. 또한, 수직게이트(Vertical Gate; VG) 구조보다 구조가 간단하고, 형성공정이 쉽다는 장점이 있다. 따라서, 매립게이트 구조는 반도체 장치에서 그 활용도가 매우 우수한 구조이다.
이하, 도 1 및 도 2a 내지 도 2d를 참조하여 본 발명의 비교예에 따른 매립게이트를 구비한 반도체 장치의 제조방법에 대하여 설명하기로 한다. 도 1은 매립게이트를 구비한 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 도 1에 도시된 A-A' 절취선을 따라 도시한 단면을 포함한 공정사시도이다.
도 2a에 도시된 바와 같이, 기판(11)에 복수의 활성영역(13)을 정의하는 소자분리막(12)을 형성한다. 기판(11)은 실리콘 함유 물질을 포함할 수 있다. 예컨대, 기판(11)은 벌크(Bulk) 실리콘기판 또는 지지기판, 매몰절연층 및 실리콘에치층(Si Epi. layer)이 적층된 SOI(Silicon On Insulator)기판일 수 있다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
다음으로, 소자분리막(12)에 의하여 활성영역(13)이 정의된 기판(11)에 복수의 매립게이트(BG)를 형성한다. 매립게이트(BG)는 기판(11)을 선택적으로 식각하여 복수의 트렌치(14)를 형성하고, 트렌치(14) 표면에 게이트절연막(미도시)을 형성한 이후에 게이트절연막 상에 트렌치(14)를 일부 매립하는 게이트전극(15) 및 나머지 트렌치(14)를 갭필하는 실링막(16)을 순차적으로 형성하는 일련의 공정과정을 통해 형성할 수 있다. 게이트전극(15)은 금속성막으로 형성할 수 있다. 금속성막은 금속원소을 포함한 도전막을 의미하며, 금속막, 금속산화막, 금속질화막 등을 포함할 수 있다. 게이트절연막 및 실링막(16)은 절연막 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막으로 형성할 수 있다.
도 2b에 도시된 바와 같이, 소자분리막(12) 및 실링막(16)을 식각장벽(etch barrier)으로 활성영역(13)의 기판(11)을 리세스(recess)하여 콘택홀(17)을 형성한다. 이때, 콘택홀(17)은 콘택플러그가 형성될 공간을 제공하기 위한 것으로, 콘택홀(17)의 측벽은 소자분리막(12) 및 실링막(16)이 제공한다.
다음으로, 콘택홀(17) 아래 기판(11)에 불순물을 이온주입하여 불순물영역(18) 즉, 소스영역/드레인영역을 형성한다.
한편, 활성영역(13)의 기판(11)에 불순물을 이온주입하여 불순물영역(18)을 형성한 이후에 콘택홀(17)을 형성하여도 무방하다.
도 2c에 도시된 바와 같이, 콘택홀(17)을 포함한 구조물 표면을 따라 금속함유막(19)을 형성한 이후에 어닐(Anneal)을 실시하여 콘택홀(17) 아래 기판(11)에 실리사이드막(20)을 형성한다.
도 2d에 도시된 바와 같이, 미반응 금속함유막(19)을 제거한 이후에 콘택홀(17)을 도전물질을 매립하여 콘택플러그(21)를 형성한다.
상술한 공정과정을 통해 형성된 반도체 장치는 집적도가 증가함에 따라 불순물영역(18)과 콘택플러그(21) 사이의 콘택면적 감소에 기인한 콘택저항 증가를 보상해주기 위하여 불순물영역(18)과 콘택플러그(21) 사이에 오믹콘택으로 작용하는 실리사이드막(20)을 구비하고 있다.
그러나, 비교예에 따른 반도체 장치에서 실링막(16)과 소자분리막(12)을 이용하여 형성된 콘택홀(17) 저면은 2차원 평면으로 실리사이드막(20) 형성을 위해 노출된 부분의 면적이 매우 협소하기 때문에 요구되는 콘택저항을 만족시키는 실리사이드막(20)을 형성할 수 없다. 즉, 콘택면적 감소에 따른 콘택저항 증가를 보상해줄 수 있는 면적 및 두께를 갖는 실리사이드막(20)을 형성할 수 없다.
이하에서는, 비교예에 따른 반도체 장치의 문제점 즉, 매립게이트를 구비한 반도체 장치에서 집적도가 증가하더라도 불순물영역과 콘택플러그 사이의 콘택저항을 효과적으로 감소시킬 수 있는 실리사이드막을 구비한 반도체 장치 및 그 제조방법을 제공하기로 한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면이다. 도 3a는 평면도이고, 도 3b는 도 3a에 도시된 A-A'절취선을 따라 도시한 단면을 포함한 사시도이며, 도 3c는 실시예에 따른 실리사이드막 형상의 변형예를 도시한 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(101)에 형성된 복수의 매립게이트(BG) 및 매립게이트(BG) 사이의 기판(101)상에 형성되어 매립게이트(BG) 위로 돌출된 실리사이드막(108)을 포함한다. 또한, 매립게이트(BG) 사이 활성영역(103)의 기판(101)에 형성된 불순물영역(107) 및 실리사이드막(108) 상에 형성된 콘택플러그(109)를 더 포함할 수 있다.
기판(101)에는 복수의 활성영역(103)을 정의하는 소자분리막(102)이 형성되어 있다. 기판(101)은 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(101)은 실리콘기판, 실리콘저마늄기판 또는 지지기판, 매몰절연층 및 실리콘에치층(Si Epi. layer)이 적층된 SOI(Silicon On Insulator)기판 중 어느 하나일 수 있다. 소자분리막(102)은 STI(Shallow Trench Isolation) 공정으로 형성된 것일 수 있다. 소자분리막(102)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다. 소자분리막(102)에 의해 정의된 활성영역(103)은 장축 및 단축을 갖고, 장축이 사선방향으로 연장된 형태를 가질 수 있다.
매립게이트(BG)는 기판(101)에 형성된 복수의 트렌치(104), 트렌치(104) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(104)를 일부 매립하는 게이트전극(105) 및 게이트전극(105) 상에서 나머지 트렌치(104)를 매립하는 실링막(106)을 포함할 수 있다. 트렌치(104)는 활성영역(103)의 장축이 연장된 방향을 기준으로 소정 각도 기울기를 갖는 방향으로 연장된 라인타입의 패턴일 수 있다. 또한, 트렌치(104)는 활성영역(103)과 소자분리막(102)을 동시에 가로지르는 형태를 가질 수 있다. 이때, 트렌치(104)는 활성영역(103)에 형성된 제1트렌치 및 소자분리막(102)에 형성된 제2트렌치를 포함할 수 있으며, 기판(101) 상부면을 기준으로 제1트렌치 및 제2트렌치의 깊이는 서로 동일하거나, 또는 제2트렌치의 깊이가 제1트렌치의 깊이보다 더 클 수 있다. 제2트렌치의 깊이가 제1트렌치의 깊이보다 더 큰 경우에 게이트전극(105) 아래 활성영역(103)이 핀(Fin) 형태를 갖기 때문에 매립게이트(BG)의 구동력 즉, 게이트제어력을 향상시킬 수 있다. 게이트절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 게이트전극(105)은 불순물이 도핑된 실리콘막 또는 금속성막을 포함할 수 있다. 실링막(106)은 게이트전극(105)을 보호하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다. 이때, 실링막(106)은 소자분리막(102)과 동일한 물질막일 수 있다. 실링막(106)과 소자분리막(102)이 동일한 물질막인 경우에 제조공정을 단순화시킬 수 있다.
불순물영역(107)은 실리사이드막(108) 저면에 접하여 매립게이트(BG) 사이에 위치하며, 기판(101) 상부면을 기준으로 불순물영역(107)의 깊이는 장치의 특성에 따라 조절될 수 있다. 일례로, 불순물영역(107)의 저면은 게이트전극(105)과 실링막(106)이 접하는 계면과 동일 평면상에 위치하거나, 또는 더 낮을 수 있다. 불순물영역(107)은 접합영역(Junction Region) 즉, 소스영역/드레인영역으로 작용하며, 기판(101)에 불순물을 이온주입하여 형성된 것일 수 있다. 이때, 불순물은 인(P), 비소(As)등의 N형 불순물 또는 붕소(B) 등의 P형 불순물일 수 있다.
실리사이드막(108)은 장치의 콘택저항을 감소시키는 역할을 수행한다. 구체적으로, 실리사이드막(108)은 불순물영역(107)과 연결될 구조물 예컨대, 콘택플러그(109) 사이의 콘택저항을 감소시키는 역할을 수행하며, 이들 사이의 콘택저항을 감소시키는 것으로 장치 전체의 콘택저항이 감소된 효과를 유도할 수 있다. 실리사이드막(108)은 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드, 팔라듐실리사이드 등을 포함할 수 있다.
실리사이드막(108)은 매립게이트(BG) 사이의 활성영역(103)에 대응하여 매립게이트(BG) 및 소자분리막(102)보다 위로 돌출된 필라형태를 가질 수 있다. 매립게이트(BG) 및 소자분리막(102)보다 위로 돌출된 필라형태를 갖기 때문에 실리사이드막은 플러그 예컨대, 랜딩플러그로 작용할 수도 있다.
실리사이드막(108)은 측벽이 수직프로파일을 갖는 필라형태를 가질 수 있다. 이때, 실리사이드막(108)은 불순물영역(107) 전체를 덮는 형태를 갖거나(도 3c '실시예' 참조), 또는 불순물영역(107)의 일부를 덮는 형태를 가질 수 있다(도 3c의 '변형예1' 참조). 구체적으로, 불순물영역(107)의 전체를 덮는 경우에는 실리사이드막(108)의 선폭과 불순물영역(107)의 선폭이 서로 동일할 수 있으며, 불순물영역(107)의 일부를 덮는 경우에는 불순물영역(107)의 선폭보다 실리사이드막(108)의 선폭이 더 작을 수 있다. 또한, 실리사이드막(108)은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖는 필라형태를 가질 수도 있다. 이때, 실리사이드막(108)은 불순물영역(107) 전체를 덮는 형태를 갖거나(도 3c의 '변형예2' 참조), 또는 불순물영역(107)의 일부를 덮는 형태를 가질 수 있다(도 3c의 '변형예3' 참조). 실리사이드막(108) 측벽이 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖는 경우에 실리사이드막(108)과 콘택플러그(109) 사이의 콘택면적을 보다 효과적으로 증가시킬 수 있다.
상술한 구조를 갖는 반도체 장치는 소자분리막(102) 및 매립게이트(BG) 위로 돌출된 실리사이드막(108)을 구비함으로써, 콘택저항을 효과적으로 감소시킬 수 있다. 또한, 실리사이드막(108)에 대한 안정성 및 공정마진을 증대시킬 수 있고, 오정렬에 대한 공정마진을 증대시켜 콘택플러그(109) 형성공정을 용이하게 진행할 수 있다.
이하에서는, 상술한 본 발명의 일 실시예에 따른 매립게이트를 구비한 반도체 장치를 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치로 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치에 적용한 경우를 도 5를 참조하여 설명하기로 한다. 여기서, 도 3a 내지 도 3c를 통해 설명한 구성과 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 자세한 설명은 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 정보를 저장하는 반도체 장치를 도시한 단면도이다.
도 4에 도시된 바와 같이, 소자분리막(102)에 의하여 복수의 활성영역(103)의 정의된 기판(101)에 복수의 매립게이트(BG)가 형성되고 있고, 매립게이트(BG) 사이 활성영역(103)의 기판(101)에는 불순물영역(107)이 형성되어 있다. 매립게이트(BG)는 기판(101)에 형성된 트렌치(104), 트렌치(104) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(104)를 일부 매립하는 게이트전극(105) 및 게이트전극(105) 상에서 나머지 트렌치(104)를 매립하는 실링막(106)을 포함할 수 있다. 매립게이트(BG)는 일방향으로 연장된 라인형태를 가질 수 있고, 워드라인(Word Line)으로 작용할 수 있다.
불순물영역(107) 상에는 매립게이트(BG) 및 소자분리막(102) 위로 돌출된 실리사이드막(108)이 형성되어 있고, 실리사이드막(108)은 제1층간절연막(201)을 관통하는 형태를 가질 수 있다. 실리사이드막(108)은 측벽이 수직프로파일을 갖는 필라형태 또는 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖는 필라형태를 가질 수 있다. 또한, 실리사이드막(108)은 불순물영역(107)의 전체를 덮거나, 또는 일부를 덮는 형태를 가질 수 있다.
제1층간절연막(201) 상에는 제2층간절연막(202)이 형성되어 있고, 제2층간절연막(202)에는 제1도전라인(205) 및 콘택플러그(109)가 형성되어 있다. 제1도전라인(205)은 매립게이트(BG)가 연장된 방향과 교차하는 방향으로 연장될 수 있다. 제1도전라인(205)은 활성영역(103)의 중심부에 형성된 실리사이드막(108)에 연결될 수 있으며, 소스라인(Source Line)으로 작용할 수 있다. 제1도전라인(205)은 도전막(203)과 절연막(204)이 적층된 구조를 가질 수 있고, 제1도전라인(205)의 측벽에는 스페이서(206)가 형성되어 있다. 콘택플러그(109)는 제2층간절연막(202)을 관통하여 활성영역(103)의 가장자리에 형성된 실리사이드막(108)에 연결될 수 있다.
제2층간절연막(202) 상에는 콘택플러그(109)에 연결된 가변저항소자(Variable Resistance element, 210) 및 가변저항소자(210) 사이를 매립하는 제3층간절연막(211)이 형성되어 있다. 가변저항소자(210)는 제1전극(207), 가변저항막(Variable Resistance layer, 208) 및 제2전극(209)이 적층된 구조를 가질 수 있다. 가변저항소자(210)는 제1전극(207) 또는/및 제2전극(209) 통해 인가되는 바이어스(예컨대, 전압 또는 전류)에 따라 서로 다른 저항 상태(또는, 서로 다른 저항값) 사이를 스위칭하는 특성을 가질 수 있다. 이러한 특성은 다양한 분야에서 활용이 가능하다. 일례로, 데이터를 저장하는 데이터 스토리지(Data Storage)로 가변저항소자(210)를 사용할 수 있다.
가변저항막(208)은 제1전극(207) 또는/및 제2전극(209)을 통해 인가되는 바이어스에 의하여 가변 저항 특성을 나타내며, 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변저항막(208)은 상변화물질을 포함할 수 있다. 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다. 상변화물질은 외부 자극(예컨대, 전압 또는 전류)에 의해 결정상태가 비정질상태(Amorphous state) 또는 결정질상태(Crystal state)로 변화하는 것으로 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(208)은 금속산화물을 포함할 수 있다. 금속산화물은 전이금속산화물(Transition Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다. 금속산화물은 막내 공공(vacancy)을 포함하고, 외부 자극에 의한 공공의 거동에 따른 도전경로(conductive path)의 생성 및 소멸에 의하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(208)은 두 자성체막 사이에 터널배리어막(Tunnel Barrier layer)이 개재된 적층막을 포함할 수 있다. 두 자성체막 사이에 터널배리어막이 개재된 적층막을 자기터널접합(Magnetic Tunnel Junction, MTJ)이라 지칭하기도 한다. 두 자성체막 사이에 터널배리어막이 개재된 적층막은 두 자성체막의 자화 방향에 따라 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성체막의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성체막의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다. 그리나, 본 실시예는 이에 한정되는 것이 아니며, 가변저항막(208)으로는 제1전극(207) 또는/및 제2전극(209)에 인가되는 바이어스에 서로 다른 저항 상태 사이를 스위칭할 수 있는 가변 저항 특성을 만족하는 모든 물질을 적용할 수 있다.
제3층간절연막(211) 상에는 가변저항소자(210)에 연결된 제2도전라인(212)이 형성되어 있다. 제2도전라인(211)은 매립게이트(BG)가 연장된 방향과 교차하는 방향으로 연장될 수 있으며, 비트라인(Bit Line)으로 작용할 수 있다.
상술한 구조를 갖는 반도체 장치는 소자분리막(102) 및 매립게이트(BG) 위로 돌출된 실리사이드막(108)을 구비함으로써, 장치의 콘택저항을 효과적으로 감소시킬 수 있다. 특히, 낮은 콘택저항이 필연적으로 요구되는 가변저항소자(210)를 구비한 반도체 장치 예컨대, 저항 메모리 장치에 본 실시예를 적용하면 보다 효과적으로 동작특성을 향상시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 도면이다. 도 5a 내지 도 5e는 도 3b에 도시된 구조를 갖는 반도체 장치를 형성하는 일례를 설명하기 위한 것으로, 도 3a에 도시된 A-A'절취선을 따라 도시된 단면을 포함하는 공정사시도이다.
도 5a에 도시된 바와 같이, 기판(31)에 복수의 활성영역(33)을 정의하는 소자분리막(32)을 형성한다. 기판(31)은 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(31)은 벌크(Bulk) 실리콘기판, 실리콘저마늄기판 또는 지지기판, 매몰절연층 및 실리콘에피층(Si Epi. layer)이 적층된 SOI기판일 수 있다. 소자분리막(32)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있으며, 절연막을 포함할 수 있다. 예컨대, 소자분리막(32)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 일례로, 소자분리막(32)은 질화막으로 형성할 수 있다. 소자분리막(32)에 의하여 정의된 활성영역(33)은 장축 및 단축을 갖고 장축이 사선방향으로 연장된 형태를 가질 수 있다.
다음으로, 소자분리막(32)이 형성된 기판(31)상에 마스크패턴(미도시)을 형성한 후에 마스크패턴을 식각장벽으로 기판(31)을 식각하여 복수의 트렌치(34)를 형성한다. 트렌치(34)는 활성영역(33)의 장축이 연장된 방향을 기준으로 소정 각도 기울기를 갖는 방향으로 연장된 라인타입으로 형성할 수 있다. 트렌치(34)는 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 형태로 형성할 수 있으며, 활성영역(33)에 형성된 제1트렌치 및 소자분리막(32)에 형성된 제2트렌치를 포함할 수 있다. 기판(31) 상부면을 기준으로 제1트렌치 및 제2트렌치의 깊이는 서로 동일하거나, 또는 제2트렌치의 깊이가 제1트렌치의 깊이보다 더 클 수 있다. 제2트렌치의 깊이가 제1트렌치의 깊이보다 더 큰 경우에 활성영역(33)의 저부가 핀(Fin) 형태를 갖기 때문에 매립게이트(BG)의 구동력(또는, 게이트제어력)을 향상시킬 수 있다.
다음으로, 트렌치(34) 표면에 게이트절연막(미도시)을 형성한다. 게이트절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 일례로, 게이트절연막은 산화막으로 형성할 수 있으며, 산화막은 열산화법(Thermal oxidation) 또는 라디컬산화법(Radical oxidation)을 사용하여 형성할 수 있다.
다음으로, 게이트절연막 상에 트렌치(34)를 일부 매립하는 도전막을 형성한다. 이때, 도전막은 게이트전극(35)으로 작용한다. 게이트전극(35)은 불순물이 도핑된 실리콘막 또는 금속성막으로 형성할 수 있다. 트렌치(34)를 일부 매립하는 게이트전극(35)은 트렌치(34)를 갭필하도록 기판(31) 전면에 게이트도전막을 형성한 이후에 화학적기계적연마법을 이용한 평탄화공정 및 에치백을 이용한 전면식각공정을 순차적으로 진행하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 게이트전극(35) 상에 나머지 트렌치(34)를 매립하는 실링막(36)을 형성한다. 실링막(36)은 후속 공정간 게이트전극(35)을 보호하는 역할을 수행하며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 이때, 후속 공정의 편의를 위해 실링막(36)은 소자분리막(32)과 동일한 물질로 형성할 수 있다. 일례로, 소자분리막(32)을 질화막으로 형성한 경우에 실링막(36)도 질화막으로 형성할 수 있다.
실링막(36)은 트렌치(34)를 갭필하도록 기판(31) 전면에 절연막을 형성한 이후에 기판(31) 표면이 노출될때까지 평탄화공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.이때, 평탄화공정은 화학적기계적연마법 또는/및 전면식각공정을 사용하여 실시할 수 있다.
상술한 공정과정을 통해 기판(31)에 복수의 매립게이트(BG)를 형성할 수 있다.
도 5b에 도시된 바와 같이, 기판(31)에 불순물을 이온주입하여 매립게이트(BG) 사이 활성영역(33)에 불순물영역(37)을 형성한다. 불순물영역(37)은 접합영역 즉, 소스영역/드레인영역으로 작용하며, 기판(31) 상부면을 기준으로 불순물영역(37)의 깊이는 요구되는 반도체 장치의 특성에 따라 조절할 수 있다.
불순물영역(37)을 형성하기 위한 불순물로는 N형 불순물 또는 P형 불순물을 사용할 수 있다. N형 불순물로는 인(P) 또는 비소(As)를 사용할 수 있고, P형 불순물로는 붕소(B)를 사용할 수 있다. 본 실시예에서 불순물의 종류는 이에 한정되지 아니하며, 요구되는 반도체 장치의 특성에 따라 다양한 물질을 사용할 수 있다.
도 5c에 도시된 바와 같이, 소자분리막(32) 및 실링막(36)을 리세스하여 매립게이트(BG) 사이의 기판(31)을 매립게이트(BG) 및 소자분리막(32) 위로 돌출시키는 식각공정을 진행한다. 즉, 소자분리막(32) 및 실링막(36)을 일부 식각하여 매립게이트(BG) 사이 불순물영역(37)이 형성된 활성영역(33)의 기판(31)을 매립게이트(BG) 및 소자분리막(32) 위로 돌출시킨다. 이하, 매립게이트(BG) 사이의 돌출된 기판(31)을 '돌출부(38)'라 지칭하기로 한다.
돌출부(38)는 매립게이트(BG) 사이의 활성영역(33)에 대응하여 불순물영역(37) 상에 필라형태로 형성할 수 있다. 돌출부(38)를 형성하기 위한 식각공정이 완료된 시점에서 매립게이트(BG)의 게이트전극(35)이 노출되지 않고, 소자분리막(32)의 표면과 실링막(36)의 표면이 동일 평면상에 위치하도록 식각공정을 제어할 수 있다. 이때, 식각공정이 완료된 시점에서 소자분리막(32)의 표면과 실링막(36)의 표면이 동일 평면상에 위치하도록 제어하는 이유는 돌출부(38)의 면적을 균일하게 제어하기 위함이다.
식각공정은 건식식각법을 사용하여 진행할 수 있으며, 소자분리막(32) 및 실링막(36)을 동시에(또는 한번에) 식각하거나, 소자분리막(32) 및 실링막(36)에 대한 식각을 독립적으로 각각 진행할 수도 있다. 소자분리막(32)과 실링막(36)을 동일한 물질로 형성한 경우에는 식각공정을 보다 용이하게 진행할 수 있으며, 돌출부(38)의 면적을 균일하게 제어하기 용이하다.
한편, 돌출부(38)를 형성하기 위한 식각공정을 진행한 이후에 돌출부(38)의 형상을 제어하기 위한 별도의 식각공정을 진행할 수도 있다. 이는 후속 공정을 통해 형성될 콘택플러그와 돌출부(38) 사이의 콘택면적을 증가시켜 이들 사이의 콘택저항을 보다 효과적으로 감소시키기 위함이다.
도 5d에 도시된 바와 같이, 돌출부(38)를 덮도록 기판(31) 전면에 금속함유막(39)을 형성한다. 금속함유막(39)은 후속 실리사이드막(40) 형성공정시 충분한 금속 소스를 제공할 수 있는 두께로 형성한다. 금속함유막(39)은 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함할 수 있다. 일례로, 금속함유막(39)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함할 수 있다.
한편, 금속함유막(39) 상에 캡핑막(미도시)을 형성할 수도 있다. 캡핑막은 후속 어닐공정시 금속함유막(39) 산화를 방지하고, 실리사이드화 반응을 활성화시키는 역할을 수행한다. 일례로, 캡핑막은 티타늄질화막(TiN)으로 형성할 수 있다.
다음으로, 어닐을 실시하여 돌출부(38)를 실리사이드막(40)으로 변환시킨다. 이때, 어닐은 급속어닐(Rapid Thermal Anneal)로 실시할 수 있으며, 실리사이드막(40)은 풀리-실리사이데이션(Fully-silicidation) 공정에 의해 형성될 수 있다. 풀리-실리사이데이션 공정은 실리콘함유 재료를 모두 실리사이데이션하는 공정이다. 즉, 어닐을 통해 전 돌출부(38)를 실리사이드막(40)으로 변환시킨다.
도 5e에 도시된 바와 같이, 실리사이드막(40)을 형성한 이후에 잔류하는 미반응 금속함유막(39)을 제거한다. 미반응 금속함유막(39)은 습식식각을 통해 제거할 수 있다.
한편, 실리사이드막(40)을 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시할 수 있다. 예컨대, 1차 어닐과 2차 어닐을 실시할 수 있다. 1차 어닐은 400∼600℃의 온도에서 진행할 수 있고, 2차 어닐은 600∼800℃의 온도에서 진행할 수 있다. 1차 어닐에 의해 실리사이드막(40)이 형성될 수 있고, 2차 어닐에 의해 비저항이 낮고 안정적인 결정상을 갖는 실리사이드막(40)으로 변환될 수 있다. 1차 어닐과 2차 어닐 사이에 미반응 금속함유막(39)을 제거할 수 있다. 미반응 금속함유막(39)은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
다음으로, 도면에 도시하지는 않았지만 실리사이드막(40)이 형성된 기판(31) 상에 층간절연막을 형성한 이후에 층간절연막을 관통하여 실리사이드막(40)에 접하는 콘택플러그를 형성할 수 있다. 이때, 실리사이드막(40)이 돌출된 형태를 갖기 때문에 오정렬에 대한 공정마진을 증가시킬 수 있다. 아울러, 돌출부(38)의 형상을 제어하기 위한 별도의 식각공정을 진행한 경우에는 실리사이드막(40)과 콘택플러그 사이의 콘택면적을 증가시켜 콘택저항을 보다 효과적으로 감소시킬 수 있다.
이후, 공지된 반도체 장치 제조기술을 이용하여 반도체 장치를 완성한다.
상술한 본 발명의 실시예에 따르면, 소자분리막(32) 및 매립게이트(BG) 위로 기판(31)을 돌출시켜 돌출부(38)를 형성하고, 돌출부(38)를 실리사이드막(40)으로 변환시킴으로써, 금속함유막(39)과 기판(31) 사이의 접촉면적을 현저히 증가시켜 실리사이드막(40)을 안정적으로 형성할 수 있다. 이를 통해, 반도체 장치의 집적도가 증가하더라도 장치의 콘택저항을 효과적으로 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서의 구성도이다.
도 6에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 어플리케이션 프로세서(Application Processor, AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 기억부(1010) 및 기억부(1010)를 포함한 마이크로프로세서(1000)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 7에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP) 등 각종 시스템 온 칩(System on Chip, SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 캐시 메모리부(1120) 및 캐시 메모리부(1120)를 포함한 프로세서(1100)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다. 도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 고선명 오디오(High Definition Audio, HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface, HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 8에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System, GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit, MPU), 중앙 처리 장치(Central Processing Unit, CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP), 디지털 신호 처리 장치(Digital Signal Processor, DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 주기억장치(1220) 및 주기억장치(1220)를 포함한 시스템(1200)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory, SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory, SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 보조기억장치(1230) 및 보조기억장치(1230)를 포함한 시스템(1200)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk, SSD), USB메모리(Universal Serial Bus Memory, USB Memory), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk, SSD), USB메모리(Universal Serial Bus Memory, USB Memory), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device, HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 9에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive, HDD), 광학 드라이브(Compact Disc Read Only Memory, CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk, SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory, USB Memory), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 저장 장치(1310), 임시 저장 장치(1340)는 및 이를 포함한 데이터 저장 시스템(1300)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 10에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk, SSD), USB메모리(Universal Serial Bus Memory, USB Memory), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 메모리(1410) 및 메모리(1410)를 포함한 메모리 시스템(1400)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 기판에 형성된 복수의 매립게이트 및 매립게이트 사이 기판상에 형성되어 매립게이트 위로 돌출된 실리사이드막을 포함할 수 있다. 매립게이트 위로 돌출된 실리사이드막은 공정마진을 증대시킴과 동시에 콘택저항을 효과적으로 감소시킬 수 있다. 이를 통해, 버퍼 메모리(1440) 및 버퍼 메모리(1440)를 포함한 메모리 시스템(1400)의 동작특성 특히, 신호전달특성을 향상시킬 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리막
103 : 활성영역 104 : 트렌치
105 : 게이트전극 106 : 실링막
107 : 불순물영역 108 : 실리사이드막
109 : 콘택플러그

Claims (31)

  1. 기판에 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 도전막을 형성하는 단계;
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계;
    상기 실링막을 리세스하여 상기 실링막 사이의 기판을 돌출시켜 돌출부를 형성하는 단계; 및
    상기 돌출부의 전부를 실리사이드막으로 변환시키는 단계
    를 포함하고,
    상기 돌출부 형성 단계 후 및 상기 실리사이드막 변환 단계 전에,
    상기 돌출부를 추가 식각하여 상기 돌출부 아래에 위치하면서 상기 실링막 사이에 위치하는 기판부분의 폭보다 상기 돌출부의 폭을 감소시키는 단계를 더 포함하는
    반도체 장치 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 돌출부를 실리사이드막으로 변환시키는 단계는,
    상기 돌출부를 덮도록 금속함유막을 형성하는 단계;
    상기 돌출부의 전부가 실리사이드화하도록 어닐을 실시하여 상기 실리사이드막을 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 실링막을 형성한 이후에 상기 기판에 불순물을 이온주입하여 상기 실링막 사이 기판에 불순물영역을 형성하는 단계; 및
    상기 실리사이드막을 형성한 이후에 상기 실리사이드막에 접하는 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 도전막은 게이트전극을 포함하고, 상기 불순물영역은 소스영역/드레인영역을 포함하는 반도체 장치 제조방법.
  5. 실리콘을 함유한 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판에 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계;
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계;
    상기 실링막 및 상기 소자분리막을 리세스하여 상기 활성영역의 기판을 돌출시켜 돌출부를 형성하는 단계; 및
    상기 돌출부의 전부를 실리사이드막으로 변환시키는 단계
    를 포함하고,
    상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고,
    상기 실리사이드막 형성 단계 후에,
    상기 실리사이드막의 상면 및 측벽과 접하는 콘택플러그를 형성하는 단계를 더 포함하는
    반도체 장치 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 실링막을 형성한 이후에 상기 기판에 불순물을 이온주입하여 상기 실링막 사이 활성영역에 불순물영역을 형성하는 단계; 및
    상기 실리사이드막을 형성한 이후에 상기 실리사이드막에 접하는 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  7. 삭제
  8. 실리콘을 함유한 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판에 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계;
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계;
    상기 실링막 및 상기 소자분리막을 리세스하여 상기 활성영역의 기판을 돌출시켜 돌출부를 형성하는 단계; 및
    상기 돌출부의 전부를 실리사이드막으로 변환시키는 단계를 포함하고,
    상기 돌출부 형성 단계 후 및 상기 실리사이드막 변환 단계 전에,
    상기 돌출부를 추가 식각하여 상기 돌출부 아래에 위치하면서 상기 실링막 사이에 위치하는 기판 부분의 폭보다 상기 돌출부의 폭을 감소시키는 단계를 더 포함하는 반도체 장치 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 실링막은 상기 소자분리막과 동일한 물질막으로 형성하는 반도체 장치 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 돌출부를 실리사이드막으로 변환시키는 단계는,
    상기 돌출부를 덮도록 금속함유막을 형성하는 단계;
    상기 돌출부의 전부가 실리사이드화하도록 어닐을 실시하여 상기 실리사이드막을 형성하는 단계; 및
    미반응 상기 금속함유막을 제거하는 단계
    를 포함하는 반도체 장치 제조방법.
  11. 기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고,
    상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고,
    상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막;
    상기 기판상에 형성되어 상기 실리사이드막을 덮는 층간절연막;
    상기 층간절연막을 관통하여 상기 실리사이드막이 접하는 콘택플러그; 및
    상기 매립게이트 사이 기판에 형성되어 상기 실리사이드막에 접하는 불순물영역을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 실리사이드막은 상기 소자분리막 위로 돌출된 반도체 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 매립게이트는,
    상기 기판에 형성된 트렌치;
    상기 트렌치 표면에 형성된 게이트절연막;
    상기 게이트절연막 상에서 상기 트렌치를 일부 매립하는 게이트전극; 및
    상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막
    을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 실리사이드막은 상기 실링막이 일부 식각되어 돌출된 기판에 형성된 것을 포함하는 반도체 장치.
  17. 기판에 형성된 복수의 매립게이트를 포함한 워드라인;
    상기 매립게이트 사이 기판에 형성된 불순물영역;
    상기 매립게이트 사이 불순물영역 상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막;
    상기 매립게이트 일측 실리사이드막에 연결된 소스라인;
    콘택플러그를 통해 상기 매립게이트 타측 실리사이드막에 연결된 가변저항소자; 및
    상기 가변저항소자에 연결된 비트라인
    을 포함하고,
    상기 매립게이트 사이의 상기 불순물 영역의 폭보다 상기 실리사이드막의 폭이 더 작고,
    상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고,
    상기 콘택 플러그는 상기 실리사이드막의 상면 및 측벽과 접하는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막을 더 포함하고, 상기 실리사이드막은 상기 소자분리막 위로 돌출된 반도체 장치.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 가변저항소자는 두 자성체막 사이에 터널배리어막이 개재된 적층막을 포함하는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 가변저항소자는 금속산화물을 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 가변저항소자는 상변화물질을 포함하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 매립게이트는,
    상기 기판에 형성된 트렌치;
    상기 트렌치 표면에 형성된 게이트절연막;
    상기 게이트절연막 상에서 상기 트렌치를 일부 매립하는 게이트전극; 및
    상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막
    을 포함하는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 실리사이드막은 상기 실링막이 일부 식각되어 돌출된 기판에 형성된 것을 포함하는 반도체 장치.
  25. 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는
    기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고, 상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고, 상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는 마이크로프로세서.
  26. 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는
    기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고, 상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고, 상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는 프로세서.
  27. 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은
    기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고, 상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고, 상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는 시스템.
  28. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은
    기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고, 상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고, 상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는 데이터 저장 시스템.
  29. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은
    기판에 형성된 복수의 매립게이트; 및
    상기 매립게이트 사이 기판상에 형성되어 상기 매립게이트 위로 돌출되고, 기둥 형상을 갖는 실리사이드막을 포함하고,
    상기 매립게이트 사이의 상기 기판의 폭보다 상기 실리사이드막의 폭이 더 작고, 상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고, 상기 실리사이드막의 측벽 및 상면과 접하는 콘택 플러그를 더 포함하는 메모리 시스템.
  30. 삭제
  31. 기판에 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 도전막을 형성하는 단계;
    나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계;
    상기 실링막을 리세스하여 상기 실링막 사이의 기판을 돌출시켜 돌출부를 형성하는 단계; 및
    상기 돌출부의 전부를 실리사이드막으로 변환시키는 단계를 포함하고
    상기 실리사이드막은 바텀선폭보다 탑선폭이 작도록 경사진 측벽을 갖고,
    상기 실리사이드막 형성 단계 후에,
    상기 실리사이드막의 상면 및 측벽과 접하는 콘택플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조방법
KR1020130023157A 2013-03-05 2013-03-05 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 KR102019375B1 (ko)

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