KR100971420B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극의 형성 공정에서 게이트 절연막 및 기판의 손실을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계; 상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 기판의 단차를 따라 도전막을 형성하는 단계; 상기 도전막을 다단계 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함하고, 상기 도전막의 다단계 식각은, 상기 필라패턴 사이를 일부 매립하여 상기 도전막의 일부를 노출시키는 희생막패턴을 형성하는 단계; 노출된 상기 도전막을 등방성 식각하는 단계; 상기 등방성 식각된 도전막을 제1비등방성 식각하는 단계; 상기 희생막을 제거하는 단계; 및 상기 제1비등방성 식각된 도전막을 제2비등방성 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함함으로써, 반도체 소자의 안정성 및 신뢰성을 향상시킨다.
게이트 전극, 기판, 채널, 필라패턴

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 디자인룰(design rule)이 감소함에 따라 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하 방향, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 복수의 게이트 하드마스크막패턴(12)을 형성하고, 이를 식각장벽으로 기판(11)을 식각하여 필라헤드(13, piliar head)를 형성한다. 이어서, 게이트 하드마스크막패턴(12)과 필라헤드(13)의 측벽에 측벽보호막(14)을 형성한 후, 이를 식각장벽으로 기판(11)을 등방성 식각하여 필라넥(15)을 형성한다. 필라헤드(13)와 필라넥(15)을 통칭하여 필라패턴이라 표기한다.
이어서, 필라헤드(13)의 일부와 필라넥(15)에 게이트 절연막(16)을 형성한 후, 기판의 단차를 따라 도전막(17)을 증착한다.
도 1b에 도시된 바와 같이, 도전막(17)에 대한 비등방성 식각공정을 진행하여 필라넥(15)을 감싸는 서라운드 형상(surrounding profile)의 게이트 전극(17A)을 형성한다.
그러나, 상술한 바와 같이 도전막(17)을 비등방성 식각하는 과정에서 기판(11)이 손실(18)되며, 이는 반도체 소자의 동작특성을 저하시키는 요인으로 작용한다.
즉, 도전막(17)의 비등방성 식각은 필라헤드(13)의 측벽에 형성된 측벽보호막(14)이 노출될 때까지 진행한다. 이때, 인접하는 필라패턴 사이에 증착된 도전막(17)은 과도식각(over etch)이 발생하며, 이에 따라 기판(11)이 손실(18)되는 것이다.
물론, 도전막(17)의 비등방성 식각은 게이트 절연막(16)에 대하여 선택비가 우수한 식각 레시피(recipe)를 사용하지만, 선택비는 무한한 것이 아니기에 한계가 있으며, 이에 따라 상기 비등방성 식각의 레시피만으로는 기판(11)의 손실(18)을 방지할 수는 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극의 형성 공정에서 게이트 절연막 및 기판의 손실을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계; 상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 기판의 단차를 따라 도전막을 형성하는 단계; 상기 도전막을 다단계 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함하고, 상기 도전막의 다단계 식각은, 상기 필라패턴 사이를 일부 매립하여 상기 도전막의 일부를 노출시키는 희생막패턴을 형성하는 단계; 노출된 상기 도전막을 등방성 식각하는 단계; 상기 등방성 식각된 도전막을 제1비등방성 식각하는 단계; 상기 희생막을 제거하는 단계; 및 상기 제1비등방성 식각된 도전막을 제2비등방성 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 게이트 전극을 형성하는 공정에서 게이트 절연막과 기판의 손실을 방지한다.
따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 증가할 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트 하드마스크막패턴(22)을 형성하고, 이를 식각장벽으로 기판(21)을 식각하여 필라헤드(23)를 형성한다.
게이트 하드마스크막패턴(22)은 질화막, 특히 실리콘질화막으로 형성한다.
이어서, 게이트 하드마스크막패턴(22)과 필라헤드(23)의 측벽에 측벽보호막(24)을 형성한 후, 이를 식각장벽으로 기판(21)을 등방성 식각하여 필라넥(25)을 형성한다.
측벽보호막(24)은 필라헤드(23)가 형성된 기판의 단차를 따라 질화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.
이하, 필라헤드(23)와 필라넥(25)을 통칭하여 필라패턴이라 표기하며, 필라패턴은 활성영역(active)에 해당한다.
이어서, 필라넥(25)을 감싸는 게이트 절연막(26)을 형성한다.
이어서, 게이트 절연막(26)이 형성된 기판의 단차를 따라 도전막(27)을 형성한다.
도전막(27)은 폴리실리콘막 또는 금속막을 사용하며, 금속막으로는 텅스 텐(W), 코발트(Co), 니켈(Ni), 티타늄질화막(TiN) 및 티타늄(Ti)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있다. 예를 들어, 티타늄과 티타늄질화막의 적층구조일 수 있다.
이어서, 도전막(27)이 형성된 기판 전면에 희생막(28)을 형성한다.
희생막(28)은 후속 공정에서 필라패턴 사이의 게이트 절연막(26)과 기판(21)을 보호하는 역할을 한다. 그리고, 희생막(28)은 필라패턴 사이를 완전히 갭필(gap fill)할 수 있는 절연막을 사용하며, 예를 들면 스핀코팅(spin coating) 방식으로 증착되는 스핀온 절연막(spin on dielectric)을 사용한다.
도 2b에 도시된 바와 같이, 희생막(28)의 일부를 식각하여 희생막패턴(28A)을 형성한다. 때문에 필라헤드(22)의 측벽에 형성된 도전막(27)의 일부가 노출된다.
희생막(28)의 식각은 등방성 식각으로 진행하며, 이때, 식각타겟을 필라헤드(22)와 필라넥(25)의 경계지역보다 높게 설정하여 진행하는 것이 바람직하다. 즉, 희생막패턴(28A)의 표면을 필라헤드(22)와 필라넥(25)의 경계지역보다 높게 형성한다.
도 2c에 도시된 바와 같이, 등방성 식각공정을 진행하여 노출된 일부의 도전막(27)을 식각한다. 이때, 필라넥(25)의 측벽에 형성된 도전막(27)은 희생막(28)에 의해 보호되며, 필라헤드(22)의 측벽에 형성된 도전막(27)의 일부만이 식각된다.
이하, 식각된 도전막(27)의 도면부호를 (27A)라 표기한다.
도 2d에 도시된 바와 같이, 비등방성 식각공정을 진행하여 필라헤드(22)와 필라넥(25)의 경계지역의 도전막(27A)을 식각한다. 때문에, 필라헤드(22)와 필라넥(25)의 경계지역의 도전막(27A) 측벽은 수직형상(vertical profile)을 갖게 된다. 이하, 식각된 도전막(27A)의 도면부호를 (27B)라 표기한다.
도 2e에 도시된 바와 같이, 도전막(27B)이 형성된 기판의 단차를 따라 절연막을 증착한 후에, 비등방성 식각공정을 진행하여 스페이서(spacer) 형상의 보호막(29)을 형성한다.
보호막(29)은 측벽보호막(24)을 보강하여 후속 공정에서 필라패턴의 노출을 방지하기 위한 박막으로 질화막으로 형성한다.
이어서, 습식식각 공정을 진행하여 희생막(28A)을 제거한다.
도 2f에 도시된 바와 같이, 도전막(27B)을 비등방성 식각하여 필라넥(25)을 감싸는 게이트 전극(27C)을 형성한다. 이때, 보호막(29)은 소모되어 제거되며, 이에 따라 게이트 전극(27C)의 측벽은 수직형상을 갖는다.
그리고, 도 2c와 도 2d에서 필라헤드(22)의 측면에 형성된 도전막(27)을 먼저 식각한 후, 게이트 전극(27C)을 형성하였기 때문에 식각타겟의 감소로 게이트 절연막(26)과 기판(21)의 손실은 방지된다
전술한 바와 같은 본 발명의 실시예는, 도전막(27)의 패터닝 공정을 다단계로 진행하여 게이트 전극(27C)을 형성한다. 이런 경우, 도전막(27)에 대한 식각타겟이 도면부호 (30), (31) 및 (32)로 나누어지기 때문에, 한 번의 식각타겟(40)으로 진행한 경우보다, 게이트 절연막(26)과 기판(21)의 손상을 방지할 수 있다. 그리고, 도전막(27)의 다단계 식각은 등방성 식각과 비등방성 식각을 포함하여 진행 한다.
여기서, (30)은 도 2c 식각공정에서의 식각타겟(30)이고, (31)은 도 2d 식각공정에서의 식각타겟(31)이며, (32)는 도 2f 식각공정에서의 식각타겟(32)이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 게이트 하드마스크막
23 : 필라헤드 24 : 측벽보호막
25 : 필라넥 26 : 게이트 절연막
27 : 도전막 27C : 게이트 전극

Claims (7)

  1. 기판에 필라헤드와 필라넥을 포함하는 필라패턴을 형성하는 단계;
    상기 필라넥을 감싸는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 기판의 단차를 따라 도전막을 형성하는 단계;
    상기 도전막을 다단계 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 도전막의 다단계 식각은,
    상기 필라패턴 사이를 일부 매립하여 상기 도전막의 일부를 노출시키는 희생막패턴을 형성하는 단계;
    노출된 상기 도전막을 등방성 식각하는 단계;
    상기 등방성 식각된 도전막을 제1비등방성 식각하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 제1비등방성 식각된 도전막을 제2비등방성 식각하여 상기 필라넥을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 희생막패턴의 표면은 상기 필라넥과 상기 필라헤드의 경계지역보다 높은 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1비등방성 식각한 후에, 상기 도전막이 식각되어 노출된 상기 필라헤드의 측벽면과, 식각된 도전막의 측벽에 스페이서 형상의 보호막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 보호막은 질화막으로 형성하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 희생막의 제거는 습식 식각으로 진행하는 반도체 소자 제조 방법.
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