TWI462275B - 記憶體結構 - Google Patents

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Description

記憶體結構
本發明係關於一種記憶體結構，特別是關於一種記憶體陣列的佈局結構。
動態隨機存取記憶體(Dynamic Random Cccess Memory,DRAM)係為眾多電子產品中不可或缺的關鍵元件。DRAM中具有數目龐大記憶單元(memory cell)所構成之陣列區，其功能係用以儲存資料。各記憶單元係由一金屬氧化半導體電晶體與一電容串聯組成。其中，電容是藉由下儲存電極(storage node)電連接於電極接觸洞(node contact)中的導電材料，並與MOS電晶體之汲極形成一位元存取的通路，藉以達到記憶或輸出資料的目的。
而隨著記憶單元的佈局不斷縮小，已出現多種DRAM的佈局結構。其中一種為同一主動區上具有二記憶胞。在此佈局中，相鄰二列的主動區是彼此錯開的排列，且同一主動區通過有二條字元線，且字元線與主動區重疊處設置有控制閘極。一位元線接觸插塞位於二記憶胞間並電連接於主動區以及一條位元線。可知，一位元線可處理二個記憶胞。目前，雖然已有種種的記憶體佈局，但是對於新穎的記憶體佈局結構及記憶體結構以獲得高積集度的排列，仍有需求。
本發明係提供一種記憶體結構，具有較緊密之電容結構之佈局且電容結構具有較大之電荷儲存面積。
為達到上述目的，根據本發明之一較佳實施例，係提供一種記憶體結構，包含有一基底；一主動區陣列，設置於基底上，包含複數個主動區，主動區係具有沿著一第一方向以及沿著一第二方向之排列佈局，其中沿著第二方向之主動區為交替排列，且沿著該第二方向排列之二相鄰之該些主動區之側邊部分重疊；複數個第一摻雜區，設置於相對應主動區域的第二摻雜區；複數個第二摻雜區，設置於相對應主動區域的兩末端區；複數個凹入式閘極結構，設置於相對應中間區以及末端區間之基底內；複數個字元線，設置於相對應中間區以及末端區之間，其中各字元線係沿著與第一方向垂直之一第三方向延伸，且各字元線電連接於相對應之各凹入式閘極結構；複數個位元線，設置於字元線的上方，其中各位元線係沿著第一方向延伸，並電連接於相對應之主動區之第一摻雜區；以及複數個電容結構，設置於第二摻雜區的上方，各電容結構經由一相對應之自對準節點接觸插塞電連接於下方之各第二摻雜區，其中自對準節點接觸插塞位於二相鄰之位元線與二相鄰之字元線之間。
根據本發明之另一較佳實施例，係提供一種記憶體結構，包含有一主動區，設置於一基底中；一第一摻雜區，設置於主動區域的一中間區；二第二摻雜區，設置於相對應主動區域的二末端區；二凹入式閘極結構，分別設置於中間區以及各末端區之間之一凹槽中；一閘極電極，設置於凹槽內；一閘極介電層，設置於凹槽的底面以及側壁上，且閘極介電層位於閘極電極以及基底之間；一位元線接觸插塞，設置於第一摻雜區之上，且位元線接觸插塞電連接於第一摻雜區；二自對準節點接觸插塞，分別設置於對應之各第二摻雜區上方，且各自對準節點接觸插塞電連結於各第二摻雜區；以及二電容結構，分別設置於各自對準節點插塞上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當以後附之申請專利範圍所界定者為準，且為了不致使本發明之精神晦澀難懂，一些習知結構與製程步驟的細節將不再於此揭露。
為了解釋之目的，圖示僅作為較佳實施例中元件之示意圖，並非用來加以限定元件以及裝置的尺寸，因此，圖式中部分元件的尺寸可能被放大呈現。此外，為了便於實施例之闡述，多個實施例中所揭示的相同元件將被標示成相同或相似的符號。
第1圖至第7圖為依據本發明之一較佳實施例所繪示的動態隨機存取記憶體的製作方法示意圖。首先，如第1圖及第2圖所示，其中第2圖為動態隨機存取記憶體製程初始階段之俯視圖，而第1圖為沿著第2圖中切線AA’之剖面示意圖。首先，提供一具有主動區陣列1之基底10，其包含呈現陣列排列之複數個主動區14，各主動區14皆定義有一個中間區16及二個末端區18。其中，主動區14係具有沿著一第一方向(X軸方向)以及沿著一第二方向T之排列佈局，其中沿著第二方向之主動區14為交替排列，且沿著第二方向排列之二相鄰主動區14之側邊部分重疊，因而構成一重疊區O。值得注意的是，第一方向與第二方向非彼此垂直，而是夾一銳角。
在相鄰之主動區14的基底10中設有淺溝渠隔離12，淺溝渠隔離12的形成方式大抵為先在基底10中形成一淺溝渠(圖未示)，然後在淺溝渠中填入氧化矽或是其它的絕緣材料。此外，各主動區14包含有兩個凹入式閘極結構30，設置於中間區16及末端區18之間之基底10中。其中，上述凹入式閘極結構30的製程如下：首先，於對應各主動區14的基底10內形成兩閘極溝渠22，再利用熱氧化或氣相沈積的方式於閘極溝渠22內之側壁上形成一閘極介電層24，例如氧化矽層。繼以形成一閘極電極26於閘極溝渠22中，其中，閘極電極26的形成方式可以為形成一導電層(圖未示)於主動區陣列1內的基底10之上，且填入閘極溝渠22內，然後再進行平坦化製程及回蝕刻製程，使得部分位於閘極溝渠22中的導電層被移除，而剩餘的導電層則作為閘極電極26。閘極電極26可以為金屬、多晶矽或是其它導電材料。最後，再形成一上蓋層28覆蓋閘極電極26，至此，凹入式閘極結構30已完成。因此，字元線27係為沿著一第三方向(Y軸方向)之各閘極電極26所構成，且字元線27係埋設於基底10內，其中，第三方向係垂直於第一方向。之後，於凹入式閘極結構30兩側的基底10中分別形成一第一摻雜區32和一第二摻雜區34。此時，凹入式閘極結構30、第一摻雜區32和第二摻雜區34組成一凹入式閘極電晶體42。
接著，形成位元線48於基底10之上。各位元線48係透過一位元線接觸插塞46電連接於第一摻雜區32，且位元線接觸插塞46僅接觸各第一摻雜區32之部分區域。此外，位元線48之上表面另覆蓋有一上蓋層49，且位元線48之兩側可分別包含有單層或多層之間隙壁(圖未示)，由於製備位元線48之方式為習知技術，為簡潔起見，於此便不加以贅述。接著，再形成一多晶矽層44，全面覆蓋基底10和凹入式閘極電晶體42。多晶矽層44可以為含有摻質之多晶矽。在此需注意，多晶矽層44係完整覆蓋住位元線48，亦即，位元線48係位於多晶矽層44之內部。
請參考第3圖及第4圖，其中第3圖為沿著第4圖中切線AA’之剖面示意圖。接著，進行一平坦化製程，例如化學機械研磨製程(Chemical Mechanical Polishing,CMP)，俾使多晶矽層44之上表面47約略與上蓋層49之表面切齊。參照第4圖，此時，多晶矽層44會被相鄰之位元線48斷開，因而彼此電性絕緣。接著，再利用曝光製程以及顯影製程，形成一圖案化光阻層50，俾以在後續製程中定義出自對準節點接觸插塞(圖未示)之位置。
如第5圖及第6圖所示，其中第5圖為沿著第6圖中切線AA’之剖面示意圖。接著，進行一蝕刻製程，俾使多晶矽層44在各第二摻雜區34之區域內形成相對應之自對準節點接觸插塞45，且各自對準節點接觸插塞45之上表面與下表面具有相同面積。需注意的是，自對準節點接觸插塞45之面積略大於相對應之第二摻雜區34之面積。接著，沈積一介電層52並進行一平坦化製程，使得介電層52填入位元線48及自對準節點接觸插塞45之間的空隙(圖未示)中。最後，如第7圖所示，形成一電容結構68於相對應之自對準節點接觸插塞45，使得電容結構68電連接於第二摻雜區34。
請參照第8圖及第9圖，第8圖以及第9圖是根據本發明之實施例所繪示之記憶體陣列結構。由圖可知，電容結構68之剖面外形除了為圓形外，也可以如第9圖所示之卵形(oval shape)，或是其他合適之外形。且各電容結構68係環繞相對應之各主動區14之中心70。透過本發明之設計佈局，可以在相同面積下設置更多之電容結構68，且因為自對準節點接觸插塞45面積大於習知技術之接觸墊，因此具有較大的製程餘裕度(process window)。此外，由於電容結構68具有較大之側壁面積，因此可在相同之基板面積下儲存更多電 荷。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧主動區陣列
10‧‧‧基底
12‧‧‧淺溝渠隔離
14‧‧‧主動區
16‧‧‧中間區
18‧‧‧末端區
22‧‧‧閘極溝渠
24‧‧‧閘極介電層
26‧‧‧閘極電極
27‧‧‧字元線
30‧‧‧凹入式閘極結構
32‧‧‧第一摻雜區
34‧‧‧第二摻雜區
42‧‧‧凹入式閘極電晶體
44‧‧‧多晶矽層
45‧‧‧自對準節點接觸插塞
46‧‧‧位元線接觸插塞
47‧‧‧上表面
48‧‧‧位元線
49‧‧‧上蓋層
50‧‧‧圖案化光阻層
52‧‧‧介電層
68‧‧‧電容結構
70‧‧‧中心
AA’‧‧‧切線
O‧‧‧重疊區
X‧‧‧第一方向
T‧‧‧第二方向
Y‧‧‧第三方向
第1圖至第7圖為依據本發明之一較佳實施例所繪示動態隨機存取記憶體的製作方法示意圖。
第8圖是根據本發明之一較佳實施例所繪示之動態隨機存取記憶體陣列結構。
第9圖是根據本發明另一較佳實施例所繪示之動態隨機存取記憶體陣列結構。
1．．．主動區陣列
10．．．基底
14．．．主動區
27．．．字元線
32．．．第一摻雜區
34．．．第二摻雜區
42．．．凹入式閘極電晶體
44．．．多晶矽層
45．．．自對準節點接觸插塞
46．．．位元線接觸插塞
48．．．位元線
52．．．介電層
68．．．電容結構
AA’．．．切線
X．．．第一方向
T．．．第二方向
Y．．．第三方向

Claims (12)

  1. 一種記憶體結構，包含有：一基底；一主動區陣列，設置於基底上，包含複數個主動區，該些主動區係具有沿著一第一方向以及沿著一第二方向之排列佈局，其中沿著該第二方向之該些主動區為交替排列，且沿著該第二方向排列之二相鄰之該些主動區之側邊部分重疊；複數個第一摻雜區，設置於該些主動區域的一中間區；複數個第二摻雜區，設置於該些主動區域的兩末端區；複數個凹入式閘極結構，設置於該主動區之該中間區以及該末端區之間之該基底內；複數個字元線，設置於該主動區之該中間區以及該末端區之間，其中各該字元線係沿著與該第一方向垂直之一第三方向延伸，且各該字元線電連接於相對應之各該凹入式閘極結構；複數個位元線，設置於該些字元線的上方，其中各該位元線係沿著該第一方向延伸，並電連接於相對應之該些主動區之該第一摻雜區；複數個上蓋層，分別設置於相對應各該位元線之上表面；以及複數個電容結構，設置於該些第二摻雜區的上方，各該電容結構經由一相對應之自對準節點接觸插塞電連接於下方之各該第二摻雜區，其中該自對準節點接觸插塞位於二相鄰之該些位元線與二相鄰之該些字元線之間，各該自對準節點接觸插塞之上表面與下表面 具有相同面積，且各該自對準節點接觸插塞之上表面切齊於各該上蓋層之上表面。
  2. 如申請專利範圍第1項所述之記憶體結構，其中該第一方向與該第二方向間夾一銳角。
  3. 如申請專利範圍第1項所述之記憶體結構，其中各該字元線與各該主動區重疊之區域重合於該凹入式閘極結構之位置。
  4. 如申請專利範圍第1項所述之記憶體結構，其中各該第二摻雜區不重合於各該位元線以及各該字元線覆蓋之區域。
  5. 如申請專利範圍第1項所述之記憶體結構，其中該凹入式閘極結構包括一閘極電極以及一閘極介電層，其中該閘極介電層係位於該閘極電極以及該基底之間。
  6. 如申請專利範圍第1項所述之記憶體結構，其中各該位元線係透過一位元線接觸插塞電連接各該第一摻雜區，該位元線接觸插塞接觸部分各該第一摻雜區。
  7. 如申請專利範圍第1項所述之記憶體結構，其中各該自對準節點接觸插塞接觸相對應之整個各該第二摻雜區。
  8. 如申請專利範圍第1項所述之記憶體結構，其中該些字元線係埋設於基底內。
  9. 如申請專利範圍第1項所述之記憶體結構，其中該些主動區彼此電性絕緣。
  10. 一種記憶體結構，包含有：一主動區，設置於一基底中；一第一摻雜區，設置於該主動區域的一中間區；二第二摻雜區，設置於該主動區域的二末端區；二凹入式閘極結構，分別設置於該中間區以及各該末端區之間之一凹槽中；一閘極電極，設置於該凹槽內；一閘極介電層，設置於該凹槽的底面以及側壁上，且該閘極介電層位於該閘極電極以及該基底之間；一位元線接觸插塞，設置於該第一摻雜區之上，且該位元線接觸插塞電連接於該第一摻雜區；一位元線，設置於該位元線接觸插塞之上方，且電連接該位元線接觸插塞；一上蓋層，設置於該位元線之上表面；二自對準節點接觸插塞，分別設置於對應之各該第二摻雜區上方，且各該自對準節點接觸插塞電連結於各該第二摻雜區，各該自對準節點接觸插塞之上表面與下表面具有相同面積，且各該自對準 節點接觸插塞之上表面切齊於該上蓋層之上表面；以及二電容結構，分別設置於各該自對準節點插塞上。
  11. 如申請專利範圍第10項所述之記憶體結構，其中該位元線接觸插塞接觸部分該第一摻雜區。
  12. 如申請專利範圍第10項所述之記憶體結構，其中各該自對準節點接觸插塞接觸相對應之整個各該第二摻雜區。
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