JP2011171602A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法を提供する。
【解決手段】基板11と、基板上に設けられた一導電型の第1の半導体層13と、第1の半導体層上に設けられた一導電型で低不純物濃度の第2の半導体層15と、アイソレーション領域50によって分離された素子領域71内に形成されたMOSトランジスタ75と、素子領域内に一主面から第1の半導体層に達して設けられた一導電型で高不純物濃度の領域17と、領域17とMOSトランジスタのドレイン領域35との間に設けられた絶縁領域60であって、一主面10から第1の半導体層13に達し、基板11に達していない絶縁領域60とを備える。
【選択図】図1
【解決手段】基板11と、基板上に設けられた一導電型の第1の半導体層13と、第1の半導体層上に設けられた一導電型で低不純物濃度の第2の半導体層15と、アイソレーション領域50によって分離された素子領域71内に形成されたMOSトランジスタ75と、素子領域内に一主面から第1の半導体層に達して設けられた一導電型で高不純物濃度の領域17と、領域17とMOSトランジスタのドレイン領域35との間に設けられた絶縁領域60であって、一主面10から第1の半導体層13に達し、基板11に達していない絶縁領域60とを備える。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、高耐圧MOSトランジスタ装置およびその製造方法に関する。
高耐圧MOSトランジスタ装置には、基板上に設けられた埋め込み層上にエピタキシャル層が設けられ、当該エピタキシャル層に高耐圧MOSトランジスタ素子が設けられ、エピタキシャル層の表面から埋め込み層に電位を供給するための拡散層が設けられた構造のものがある(特許文献1参照)。
従来のこのような構造の高耐圧MOSトランジスタ装置について、図4を参照して説明する。
P型シリコン基板11上にN型埋め込み層13が設けられ、N型埋め込み層13上にN−型エピタキシャル層15が設けられている。N−型エピタキシャル層15の一主面10にはフィールド酸化膜21、23、25が設けられている。アイソレーショントレンチ50によって素子分離された素子領域71のN−型エピタキシャル層15の一主面10に高耐圧MOSトランジスタ75が設けられている。N型埋め込み層13に電位を供給するN型シンカー17が、素子領域71内のフィールド酸化膜23、25間の開口24に露出するN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。開口24に露出するN−型エピタキシャル層15の一主面10にはN+型コンタクト領域19が設けられている。高耐圧MOSトランジスタ75のP−ドレイン領域35にコンタクトをとるためのP+型ドレインコンタクト領域37が、フィールド酸化膜21、23間の開口22に露出するP−ドレイン領域35上に設けられている。
P型シリコン基板11上にN型埋め込み層13が設けられ、N型埋め込み層13上にN−型エピタキシャル層15が設けられている。N−型エピタキシャル層15の一主面10にはフィールド酸化膜21、23、25が設けられている。アイソレーショントレンチ50によって素子分離された素子領域71のN−型エピタキシャル層15の一主面10に高耐圧MOSトランジスタ75が設けられている。N型埋め込み層13に電位を供給するN型シンカー17が、素子領域71内のフィールド酸化膜23、25間の開口24に露出するN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。開口24に露出するN−型エピタキシャル層15の一主面10にはN+型コンタクト領域19が設けられている。高耐圧MOSトランジスタ75のP−ドレイン領域35にコンタクトをとるためのP+型ドレインコンタクト領域37が、フィールド酸化膜21、23間の開口22に露出するP−ドレイン領域35上に設けられている。
このような構造の高耐圧MOSトランジスタでは、ドレインに高電圧が印加されるので、比較的濃度の高いドレイン領域35から広がる空乏層と、比較的濃度の濃いN型シンカー17とが接触すると、濃度の濃い領域同士が接触する箇所に電界が集中して当該箇所から素子破壊が生じてしまい、耐圧の低下につながっていた。
この問題に対して、従来では、電界緩和のため、電位差の大きいドレイン領域35とN型シンカー17との間を離すことで対処したが、当該措置では素子面積が増大し、素子面積縮小傾向の技術背景とは逆行するものとなっていた。このドレイン領域35とN型シンカー17との間の距離はMOSトランジスタの素子性能に影響を与えないため、素子耐圧に影響しない範囲でできるだけ小さくすることが望まれていた。
本発明の主な目的は、素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法を提供することにある。
本発明によれば、
基板と、
前記基板上に設けられた一導電型の第1の半導体層と、
前記第1の半導体層上に設けられた前記一導電型の第2の半導体層であって、前記第1の半導体層よりも低不純物濃度の前記第2の半導体層と、
前記第2の半導体層の一主面であって、前記第1の半導体層とは反対側の前記一主面から前記基板に達するアイソレーション領域と、
前記アイソレーション領域によって分離された素子領域と、
前記素子領域内に形成された素子と、
前記素子の一部を構成する前記一導電型とは導電型が反対の反対導電型の第1の領域であって前記第2の半導体層に設けられた前記第1の領域と、
前記素子領域内に設けられた前記一導電型の第2の領域であって、前記一主面から前記第1の半導体層に達し、前記第2の半導体層よりも高不純物濃度の前記第2の領域と、
前記第1の領域と前記第2の領域との間に設けられた絶縁領域であって、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない前記絶縁領域と、を備える半導体装置が提供される。
基板と、
前記基板上に設けられた一導電型の第1の半導体層と、
前記第1の半導体層上に設けられた前記一導電型の第2の半導体層であって、前記第1の半導体層よりも低不純物濃度の前記第2の半導体層と、
前記第2の半導体層の一主面であって、前記第1の半導体層とは反対側の前記一主面から前記基板に達するアイソレーション領域と、
前記アイソレーション領域によって分離された素子領域と、
前記素子領域内に形成された素子と、
前記素子の一部を構成する前記一導電型とは導電型が反対の反対導電型の第1の領域であって前記第2の半導体層に設けられた前記第1の領域と、
前記素子領域内に設けられた前記一導電型の第2の領域であって、前記一主面から前記第1の半導体層に達し、前記第2の半導体層よりも高不純物濃度の前記第2の領域と、
前記第1の領域と前記第2の領域との間に設けられた絶縁領域であって、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない前記絶縁領域と、を備える半導体装置が提供される。
好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層内にある。
また、好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層の前記第2の半導体層側の面に接している。
好ましくは、前記基板は、前記反対導電型の半導体基板である。
好ましくは、前記絶縁領域は、前記第2の半導体層の前記一主面から前記第1の半導体層に達する第1のトレンチと、前記第1のトレンチ内に設けられた第1の絶縁体とを有している。
好ましくは、前記アイソレーション領域は、前記第2の半導体層の前記一主面から前記基板に達する第2のトレンチと、前記第2のトレンチ内に設けられた第2の絶縁体とを有している。
好ましくは、前記第2のトレンチの前記一主面側の開口幅は前記第1のトレンチの前記一主面側の開口幅よりも大きい。
好ましくは、前記素子は、絶縁ゲート型トランジスタであり、前記第1の領域は絶縁ゲート型トランジスタのドレインである。
また、本発明によれば、
一導電型の第2の半導体層であって、前記第2の半導体層と基板との間に前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の半導体層が設けられた前記第2の半導体層の前記第1の半導体層とは反対側の一主面から前記第1の半導体層に達する前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の領域を形成する工程と、
前記第2の半導体層の前記一主面から前記基板に達するアイソレーション領域を形成する工程と、
前記アイソレーション領域によって分離された素子領域内の前記第1の領域より内側に、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない絶縁領域を形成する工程と、
前記素子領域内の前記第2の半導体層内に、前記一導電型とは導電型が反対の反対導電型の第2の領域であって、素子の一部を構成する前記第2の領域を形成する工程と、を備える半導体装置の製造方法が提供される。
一導電型の第2の半導体層であって、前記第2の半導体層と基板との間に前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の半導体層が設けられた前記第2の半導体層の前記第1の半導体層とは反対側の一主面から前記第1の半導体層に達する前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の領域を形成する工程と、
前記第2の半導体層の前記一主面から前記基板に達するアイソレーション領域を形成する工程と、
前記アイソレーション領域によって分離された素子領域内の前記第1の領域より内側に、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない絶縁領域を形成する工程と、
前記素子領域内の前記第2の半導体層内に、前記一導電型とは導電型が反対の反対導電型の第2の領域であって、素子の一部を構成する前記第2の領域を形成する工程と、を備える半導体装置の製造方法が提供される。
好ましくは、前記絶縁領域の形成工程は、前記第1の半導体層の前記一主面から前記第1の半導体層に達する第1のトレンチを形成する工程と、前記第1のトレンチ内に第1の絶縁体を形成する工程とを備えている。
好ましくは、前記アイソレーション領域の形成工程は、前記第1の半導体層の前記一主面から前記基板に達する第2のトレンチを形成する工程と、前記第2のトレンチ内に第2の絶縁体を形成する工程とを備えている。
好ましくは、前記第2のトレンチの前記一主面側の開口幅は前記第1のトレンチの前記一主面側の開口幅よりも大きく、前記第1のトレンチと前記第2のトレンチは同一工程で形成される。
好ましくは、前記第1の絶縁体と前記第2の絶縁体は同一工程で形成される。
好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層内にある。
また、好ましくは、前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層の前記第2の半導体層側の面に接している。
好ましくは、前記基板は、前記反対導電型の半導体基板である。
好ましくは、前記素子は、絶縁ゲート型トランジスタであり、前記第2の領域は前記絶縁ゲート型トランジスタドレインである。
本発明によれば、素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法が提供される。
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
図1を参照すれば、本発明の好ましい半導体装置100では、P型シリコン基板11上にN型埋め込み層(NBL)13が設けられ、N型埋め込み層13上にN−型エピタキシャル層15が設けられている。N−型エピタキシャル層15はN型埋め込み層13よりも低不純物濃度である。N−型エピタキシャル層15の一主面10にはフィールド酸化膜21、23、25が設けられている。
フィールド酸化膜25の下にアイソレーショントレンチ50が設けられている。アイソレーショントレンチ50はN−型エピタキシャル層15の一主面10からP型シリコン基板11内に達して設けられている。P型シリコン基板11内のアイソレーショントレンチ50の底部の周囲にはチャンネルストッパー57が形成されている。アイソレーショントレンチ50は、N−型エピタキシャル層15の一主面10からP型シリコン基板11内に達するトレンチ59と、トレンチ59内に設けられた熱酸化膜51、LP−TEOS(Low Pressure TEOS;TEOSはSi(OC2H5)4の略称))酸化膜53およびLP−TEOS酸化膜55からなる絶縁物とを備えている。フィールド酸化膜25およびアイソレーショントレンチ50によりアイソレーション領域73を形成している。
アイソレーショントレンチ50によって素子分離された素子領域71のN−型エピタキシャル層15の一主面10に高耐圧MOSトランジスタ75が設けられている。高耐圧MOSトランジスタ75は、N−型エピタキシャル層15の一主面10上にゲート絶縁膜41を介して設けられたゲート電極43と、ゲート電極43の両側に設けられたP−ソース領域31とP−ドレイン領域35とを備えている。P−ドレイン領域35にコンタクトをとるためのP+型ドレインコンタクト領域37が、フィールド酸化膜21、23間の開口22に露出するP−ドレイン領域35上に設けられている。P−ソース領域31にコンタクトをとるためのP+型ソースコンタクト領域33が、フィールド酸化膜21間の開口20に露出するP−ソース領域31上に設けられている。
N型埋め込み層13に電位を供給するN型シンカー(N型ボディー)17が、素子領域71内のフィールド酸化膜23、25間の開口24に露出するN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。開口24に露出するN−型エピタキシャル層15の一主面10にはN+型コンタクト領域19が設けられている。N型シンカー17の底部はP型シリコン基板11には達していない。N型シンカー17はN−型エピタキシャル層15よりも高不純物濃度である。なお、N型埋め込み層13は、N−型エピタキシャル層15をP型シリコン基板11と電気的に遮断するために設けられている。N型シンカー17は、N型埋め込み層13がフローティングになってしまい高耐圧MOSトランジスタ75の電気的特性に影響を与えてしまうのを防止するために設けられている。
高耐圧MOSトランジスタ75のP−ドレイン領域35とN型シンカー17との間には、絶縁トレンチ60がN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。絶縁トレンチ60はN型埋め込み層13とP型シリコン基板11との界面には達していない。絶縁トレンチ60はフィールド酸化膜23の下に設けられている。絶縁トレンチ60は、N−型エピタキシャル層15の一主面10からN型埋め込み層13に達するトレンチ67と、トレンチ67内に設けられた熱酸化膜61、LP−TEOS酸化膜63およびLP−TEOS酸化膜65からなる絶縁物とを備えている。
本実施の形態においては、高耐圧MOSトランジスタ75のP−ドレイン領域35と
N型シンカー17との間には、絶縁トレンチ60がN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。このような構造とすることで、P−ドレイン領域35とN型シンカー17との間の電気的絶縁を実現している。またP−ドレイン領域35から広がる空乏層はN型シンカー17まで延びることはないので、P−ドレイン領域35とN型シンカー17との間の距離を稼ぐことで電気的干渉を図っていた従来に比べて素子サイズの増大を抑制することができる。
N型シンカー17との間には、絶縁トレンチ60がN−型エピタキシャル層15の一主面10からN型埋め込み層13に達して設けられている。このような構造とすることで、P−ドレイン領域35とN型シンカー17との間の電気的絶縁を実現している。またP−ドレイン領域35から広がる空乏層はN型シンカー17まで延びることはないので、P−ドレイン領域35とN型シンカー17との間の距離を稼ぐことで電気的干渉を図っていた従来に比べて素子サイズの増大を抑制することができる。
本実施の形態においては、絶縁トレンチ60は、従来から存在する素子間分離用のトレンチのように隣接する素子同士を電気的に分離するのではなく、同一素子領域71内の電気的干渉を考慮して形成している。絶縁トレンチ60の下端は、N型埋め込み層13層内にあり、かつN型埋め込み層13の下面には達していない。従って、絶縁トレンチ60を形成した場合であっても、N型シンカー17は高耐圧MOSトランジスタ75下部のN型埋め込み層13の電位をとることができる。絶縁トレンチ60の下端はN型埋め込み層13の上面に接していることが好ましい。このようにすれば、N型シンカー17と高耐圧MOSトランジスタ75下部のN型埋め込み層13との電気的経路を最も稼ぐことが可能となる。このように、絶縁トレンチ60の深さはN型埋め込み層13を考慮して決定される。この点が、N型埋め込み層13を超えてP型シリコン基板11まで達する素子間分離用のトレンチとは明確に異なっている。
次に、本実施の形態の半導体装置100の製造方法について説明する。
トレンチを形成するトレンチプロセスは、トレンチ幅を変えることで、マスクや工程の追加無しで異なる深さのトレンチを同時に形成する事が可能である。本実施の形態では、このことを利用し、高耐圧MOSトランジスタ75のP−ドレイン領域35とN型シンカー17との間にアイソレーショントレンチ50よりも浅いトレンチを形成することで、絶縁トレンチ60を形成する。
図2、図3に示すように、トレンチの深さはトレンチ開口幅に依存する。従って、トレンチの開口幅を変えることで、マスクや工程を追加すること無く、異なる深さのトレンチ構造を同時に作り込むことが可能である。本実施の形態では、これを利用し、例えば図1のような、P型シリコン基板11上に厚さa=2μmのN型埋め込み層13が設けられ、N型埋め込み層13上に厚さb=7μmのN−型エピタキシャル層15が設けられた構造のものに、トレンチ開口幅c=1.8μmのトレンチ59と,これより幅の狭いトレンチ開口幅e=0.4μmのトレンチ67を同時に形成する。トレンチ開口幅c=1.8μmのトレンチ59は、P型シリコン基板11まで達する深さd=10.8μmのトレンチとなり、トレンチ開口幅e=0.4μmのトレンチ67は、深さf=7.18μmでトレンチ底面がN型埋め込み層13で繋がった表面を分離するトレンチとなる。この浅いトレンチ67を、高耐圧P型MOSトランジスタ75のP−ドレイン領域35とN型シンカー17との間に形成し、その後、絶縁体で埋めて絶縁トレンチ60とする。
次に、本実施の形態の半導体装置100の製造方法について、工程順に説明する。
まず、P型シリコン基板11上に1×1018cm−3程度のN型埋め込み層13を形成する。その後N−型Si半導体をエピタキシャル成長させて、N−型エピタキシャル層15を形成する。その後、N型埋め込み層13の電位を取るため、N型埋め込み層13と一主面10を繋ぐシンカー(DN)17をホトリソグラフィーとイオン注入技術により形成する。その後公知のLOCOS技術により、フィールド酸化膜21、23、25を形成する。
この後、絶縁トレンチ60およびアイソレーショントレンチ50を形成する。形成方法は以下に示す。なお、N型埋め込み層13の厚さaは2.0μm,N−型エピタキシャル層15の厚さbは7.0μm厚とする。
まず、素子分離のためのアイソレーション領域73のフィールド酸化膜25とその下のSi部分(N−型エピタキシャル層15、N型埋め込み層13、P型シリコン基板11)をエッチングし、素子領域71のフィールド酸化膜23とその下のSi部分(N−型エピタキシャル層15、N型埋め込み層13、P型シリコン基板11)をエッチングして、トレンチ59とトレンチ69とを同時に形成する。この時のトレンチ59の開口幅cは1.8μm、深さdは10.8μmであり、トレンチ67の開口幅eは0.4μm、深さfは7.18μmである。
その後、熱酸化によりトレンチ59内壁に熱酸化膜51を形成し、トレンチ67内壁に熱酸化膜61を形成する。
その後、トレンチ59底部にはリーク防止のためボロン3×1013/ccを打ち込み、チャネルストッパー層57を形成する。
その後、トレンチ59、67内部を酸化膜で埋め込むため、LP−TEOS酸化膜53、63を同時に形成後、N2雰囲気中で1000℃のアニール処理を行う。
その後、更にLP−TEOS酸化膜55、65を同時に形成し、再度N2雰囲気中で1000℃のアニールをする。
その後、BPSGを形成し表面の平坦化を行った後、酸化膜エッチバックを行い絶縁トレンチ60およびアイソレーショントレンチ50を形成する。
その後、この様に形成されたアイソレーショントレンチの内側の素子領域71にトランジスタ等(ここでは、高耐圧P型MOSトランジスタ75)を、形成する。
図4に示すような従来の構造では、ドレイン領域35のP+型ドレインコンタクト領域37とシンカー17のN+型コンタクト領域19との間の距離jは、例えば6μmであったが、本実施の形態では、高耐圧P型MOSトランジスタ75のP−ドレイン領域35とN型シンカー17との間に絶縁トレンチ60を設けることで、ドレイン領域35のP+型ドレインコンタクト領域37とシンカー17のN+型コンタクト領域19との間の距離iは、例えば1.4μm(トレンチ67の開口幅e:0.4μm+フィールド酸化膜23のP−ドレイン領域35側の幅g:0.5μm+フィールド酸化膜23のN型シンカー17側の幅h:0.5μm=1.4μm)へと削減できる。その結果、工程やマスクの追加無しで素子面積を最大で約40%の削減が可能となる。また、素子間分離用のトレンチ59と、ドレイン領域35とシンカー17との間に形成される絶縁トレンチ60用のトレンチ67とを、両者の開口幅c、eを調整することで同時に形成することができ、別々に形成する場合に比べて製造工程数の削減となる。また、トレンチ59内に形成する絶縁物とトレンチ67内に形成する絶縁物も同時に形成でき、製造工程数の削減となる。
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されず、部材、サイズ等も上記記載のものに限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
10 一主面
11 P型シリコン基板
13 N型埋め込み層(NBL)
15 N−型エピタキシャル層
17 シンカー(ボディー)
19 N+型コンタクト領域
20、22、24 開口
21、23、25 フィールド酸化膜
31 P−ソース領域
33 P+型ソースコンタクト領域
35 P−ドレイン領域
37 P+型ドレインコンタクト領域
41 ゲート絶縁膜
43 ゲート電極
50 アイソレーショントレンチ
51、61 熱酸化膜
53、63、55、65 LP−TEOS酸化膜
57 チャンネルストッパー
59、67 トレンチ
60 絶縁トレンチ
71 素子領域
73 アイソレーション領域
75 MOSトランジスタ
100 半導体装置
11 P型シリコン基板
13 N型埋め込み層(NBL)
15 N−型エピタキシャル層
17 シンカー(ボディー)
19 N+型コンタクト領域
20、22、24 開口
21、23、25 フィールド酸化膜
31 P−ソース領域
33 P+型ソースコンタクト領域
35 P−ドレイン領域
37 P+型ドレインコンタクト領域
41 ゲート絶縁膜
43 ゲート電極
50 アイソレーショントレンチ
51、61 熱酸化膜
53、63、55、65 LP−TEOS酸化膜
57 チャンネルストッパー
59、67 トレンチ
60 絶縁トレンチ
71 素子領域
73 アイソレーション領域
75 MOSトランジスタ
100 半導体装置
Claims (17)
- 基板と、
前記基板上に設けられた一導電型の第1の半導体層と、
前記第1の半導体層上に設けられた前記一導電型の第2の半導体層であって、前記第1の半導体層よりも低不純物濃度の前記第2の半導体層と、
前記第2の半導体層の一主面であって、前記第1の半導体層とは反対側の前記一主面から前記基板に達するアイソレーション領域と、
前記アイソレーション領域によって分離された素子領域と、
前記素子領域内に形成された素子と、
前記素子の一部を構成する前記一導電型とは導電型が反対の反対導電型の第1の領域であって前記第2の半導体層に設けられた前記第1の領域と、
前記素子領域内に設けられた前記一導電型の第2の領域であって、前記一主面から前記第1の半導体層に達し、前記第2の半導体層よりも高不純物濃度の前記第2の領域と、
前記第1の領域と前記第2の領域との間に設けられた絶縁領域であって、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない前記絶縁領域と、を備える半導体装置。 - 前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層内にある請求項1記載の半導体装置。
- 前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層の前記第2の半導体層側の面に接している請求項1記載の半導体装置。
- 前記基板は、前記反対導電型の半導体基板である請求項1〜3のいずれか一項に記載の半導体装置。
- 前記絶縁領域は、前記第2の半導体層の前記一主面から前記第1の半導体層に達する第1のトレンチと、前記第1のトレンチ内に設けられた第1の絶縁体とを有している請求項1〜4のいずれか一項に記載の半導体装置。
- 前記アイソレーション領域は、前記第2の半導体層の前記一主面から前記基板に達する第2のトレンチと、前記第2のトレンチ内に設けられた第2の絶縁体とを有している請求項5記載の半導体装置。
- 前記第2のトレンチの前記一主面側の開口幅は前記第1のトレンチの前記一主面側の開口幅よりも大きい請求項6記載の半導体装置。
- 前記素子は、絶縁ゲート型トランジスタであり、前記第1の領域は絶縁ゲート型トランジスタのドレインである請求項1〜7のいずれか一項に記載の半導体装置。
- 一導電型の第2の半導体層であって、前記第2の半導体層と基板との間に前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の半導体層が設けられた前記第2の半導体層の前記第1の半導体層とは反対側の一主面から前記第1の半導体層に達する前記一導電型で前記第2の半導体層よりも高不純物濃度の第1の領域を形成する工程と、
前記第2の半導体層の前記一主面から前記基板に達するアイソレーション領域を形成する工程と、
前記アイソレーション領域によって分離された素子領域内の前記第1の領域より内側に、前記第2の半導体層の前記一主面から前記第1の半導体層に達し、前記第1の半導体層の前記基板側の面に達していない絶縁領域を形成する工程と、
前記素子領域内の前記第2の半導体層内に、前記一導電型とは導電型が反対の反対導電型の第2の領域であって、素子の一部を構成する前記第2の領域を形成する工程と、を備える半導体装置の製造方法。 - 前記絶縁領域の形成工程は、前記第1の半導体層の前記一主面から前記第1の半導体層に達する第1のトレンチを形成する工程と、前記第1のトレンチ内に第1の絶縁体を形成する工程とを備えている請求項9記載の半導体装置の製造方法。
- 前記アイソレーション領域の形成工程は、前記第1の半導体層の前記一主面から前記基板に達する第2のトレンチを形成する工程と、前記第2のトレンチ内に第2の絶縁体を形成する工程とを備えている請求項10記載の半導体装置の製造方法。
- 前記第2のトレンチの前記一主面側の開口幅は前記第1のトレンチの前記一主面側の開口幅よりも大きく、前記第1のトレンチと前記第2のトレンチは同一工程で形成される請求項11記載の半導体装置の製造方法。
- 前記第1の絶縁体と前記第2の絶縁体は同一工程で形成される請求項12記載の半導体装置の製造方法。
- 前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層内にある請求項9〜13のいずれか一項に記載の半導体装置の製造方法。
- 前記絶縁領域の前記一主面とは反対側の端部が、前記第1の半導体層の前記第2の半導体層側の面に接している請求項9〜13のいずれか一項に記載の半導体装置の製造方法。
- 前記基板は、前記反対導電型の半導体基板である請求項9〜15のいずれか一項に記載の半導体装置の製造方法。
- 前記素子は、絶縁ゲート型トランジスタであり、前記第2の領域は前記絶縁ゲート型トランジスタドレインである請求項9〜16のいずれか一項に記載の半導体装置の製造方法。
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JP2021184491A (ja) * | 2016-08-16 | 2021-12-02 | テキサス インスツルメンツ インコーポレイテッド | 高電圧隔離のためのデュアルディープトレンチ |
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2011
- 2011-02-17 US US13/029,837 patent/US20110204423A1/en not_active Abandoned
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2021184491A (ja) * | 2016-08-16 | 2021-12-02 | テキサス インスツルメンツ インコーポレイテッド | 高電圧隔離のためのデュアルディープトレンチ |
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