JP4381435B2

JP4381435B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP4381435B2
Application number: JP2007179693A
Authority: JP
Inventors: 賢一牧; 誠治大竹; 安弘武田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-07-09
Filing date: 2007-07-09
Publication date: 2009-12-09
Anticipated expiration: 2027-07-09
Also published as: JP2009016735A

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、溝部内に絶縁膜を介してゲート電極が形成された半導体装置に関する。

従来、溝部内に絶縁膜を介してゲート電極が形成されたトレンチゲート型の半導体装置が知られている（たとえば、特許文献１参照）。

上記特許文献１に開示された従来の半導体装置では、ｎ^＋型の埋込領域（第１ドレイン領域）上にｎ⁻型のドレインドリフト領域（第２ドレイン領域）が形成されている。ドレインドリフト領域には、複数の溝部が形成されるとともに、溝部には、絶縁膜を介してゲート電極が形成されている。複数の溝部間には、ｐ型のベース領域が形成されるとともに、ベース領域上には、ｎ^＋型のソース領域が形成されている。また、ドレインドリフト領域には、複数の溝部の側方にドレイン引き出し領域が形成されている。

特許３３０３６０１号公報

しかしながら、上記特許文献１に開示された従来の半導体装置では、半導体装置の面積の小型化を図るために、ドレイン引き出し領域をゲート電極が形成される溝部に近づけた場合、電流経路がドレイン引き出し領域に引き寄せられるので、半導体装置の耐圧が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、耐圧が低下するのを抑制しながら、面積の小型化を図ることが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の半導体装置は、第１導電型の第１ドレイン領域と、第１ドレイン領域上に形成され、第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、第２ドレイン領域を貫通して第１ドレイン領域まで達するように形成された第１ドレイン領域の引き出し部と、第２ドレイン領域に形成された溝部内に形成されたゲート電極と、引き出し部と隣接するように形成されるとともに、少なくとも溝部の下端部よりも下方に形成された第２導電型の第１不純物領域とを備える。

本発明では、上記のように、ゲート電極が形成される溝部と引き出し部との間において、引き出し部と隣接するように第２導電型の第１不純物領域を形成することによって、半導体装置の面積の小型化を図るために、ゲート電極が形成される溝部と引き出し部との間の距離を小さくする場合にも、第１不純物領域により、電流経路が引き出し部に引き寄せられるのを抑制することができるので、半導体装置の耐圧が低下するのを抑制することができる。その結果、半導体装置の耐圧が低下するのを抑制しながら、半導体装置の面積の小型化を図ることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）１００の構造を示した断面図であり、図２は、図１に示した第１実施形態によるパワーＭＯＳＦＥＴ１００の不純物領域１１近傍を示した拡大断面図である。図３は、図１に示した第１実施形態によるパワーＭＯＳＦＥＴ１００の概略を示した平面図である。

このパワーＭＯＳＦＥＴ１００では、図１に示すように、シリコン基板１の表面に、ｎ^＋型のドレイン領域２が形成されている。シリコン基板１の表面上には、エピタキシャル層からなるｎ⁻型のドレインドリフト領域３が形成されている。なお、ドレイン領域２は、本発明の「第１ドレイン領域」の一例であり、ドレインドリフト領域３は、本発明の「第２ドレイン領域」の一例である。

シリコン基板１およびドレインドリフト領域３には、ドレイン領域２を取り囲むように、ｐ^＋型の素子分離領域４ａが形成されている。ドレインドリフト領域３には、素子分離領域４ａと対応する領域の上方に、ｐ^＋型の素子分離領域４ｂが形成されている。また、ドレインドリフト領域３の表面には、素子分離領域４ｂと対応する領域の上方に、ＳｉＯ_２からなる素子分離部５が形成されている。

ドレインドリフト領域３の表面には、複数（第１実施形態では、３つ）の溝部６がＸ方向に所定の間隔を隔てて、Ｙ方向（図３参照）に延びるように形成されている。この溝部６内には、ＳｉＯ_２からなるゲート絶縁膜７を介してポリシリコンからなるゲート電極８が形成されている。複数の溝部６間には、ｐ型のベース領域９が形成されるとともに、ベース領域９上の全面にｎ^＋型のソース領域１０が形成されている。このため、図２に示すように、複数の溝部６のうち最も外側の溝部６ａの一方側面６１ａと隣接する領域には、ベース領域９およびソース領域１０が設けられている。その一方、溝部６ａの他方側面６２ａと隣接する領域には、ｐ⁻型の不純物領域１１が形成されている。

不純物領域１１は、溝部６ａの下端部６３ａよりも下方に延びるように形成されるとともに、溝部６ａの下方において溝部６ａ側に突出するように形成されている。不純物領域１１は、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有する。すなわち、不純物領域１１は、ベース領域９の抵抗よりも高い抵抗を有する。また、不純物領域１１は、図３に示すように、平面的に見て矩形の環状に形成されており、ゲート電極８、ベース領域９およびソース領域１０を取り囲むように設けられている。なお、不純物領域１１は、本発明の「第２不純物領域」の一例である。

不純物領域１１の表面には、図２に示すように、ｐ^＋型の不純物領域１２が形成されている。不純物領域１２は、不純物領域１１と後述するプラグ１８ｄとを接続するために設けられている。また、不純物領域１２は、不純物領域１１の不純物濃度（ｐ⁻）よりも高い不純物濃度（ｐ^＋）を有する。

また、図１に示すように、Ｘ方向における不純物領域１１と素子分離部５との間には、ドレインドリフト領域３を貫通してドレイン領域２まで達するように溝部１３が形成されている。この溝部１３は、図３に示すように、環状の不純物領域１１の外側に設けられている。溝部１３の側面には、図１に示すように、ＳｉＯ_２からなる絶縁膜１４が形成されている。溝部１３の内部には、たとえばタングステン等の金属層からなるドレイン領域２の引き出し部１５が形成されている。

溝部１３と隣接する領域には、ｐ⁻型の不純物領域１６が形成されている。不純物領域１６は、ドレインドリフト領域３の表面からドレイン領域２まで達するように形成されるとともに、不純物領域１１と間隔Ｌ１（図２参照）を隔てて配置されている。なお、不純物領域１６は、不純物領域１１と隣接するように形成されていてもよい。また、不純物領域１６は、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有する。すなわち、不純物領域１６は、ベース領域９の抵抗よりも高い抵抗を有する。なお、不純物領域１６は、本発明の「第１不純物領域」の一例である。

ドレインドリフト領域３の表面上には、ＳｉＯ_２からなる層間絶縁膜１７が形成されている。層間絶縁膜１７には、コンタクトホール１７ａ〜１７ｄが形成されるとともに、コンタクトホール１７ａ〜１７ｄ内には、それぞれ、プラグ１８ａ〜１８ｄが形成されている。プラグ１８ａは、ゲート電極８に接続されるとともに、プラグ１８ｂは、引き出し部１５に接続されている。プラグ１８ｃは、ソース領域１０に接続されるとともに、プラグ１８ｄは、不純物領域１２に接続されている。

パワーＭＯＳＦＥＴ１００は、プラグ１８ｂおよび引き出し部１５を介してドレイン領域２に正電圧を印加するように構成されている。また、パワーＭＯＳＦＥＴ１００は、プラグ１８ｃを介してソース領域１０に接地電圧を印加するとともに、プラグ１８ｄおよび不純物領域１２を介して不純物領域１１に接地電圧を印加するように構成されている。そして、パワーＭＯＳＦＥＴ１００は、プラグ１８ａを介してゲート電極８にしきい値電圧以上の電圧が印加された場合に、ベース領域９に溝部６の側面に沿ってチャネルが形成されることにより、オン状態になるように構成されている。なお、パワーＭＯＳＦＥＴ１００は、ソース／ドレイン間に電圧が印加された場合、溝部６ａの一方側面６１ａ側において、ドレインドリフト領域３とベース領域９とのｐｎ接合部に空乏層が形成されるように構成されている。

第１実施形態では、上記のように、溝部１３と隣接するように不純物領域１６を形成することによって、電流経路が引き出し部１５に引き寄せられるのを抑制することができる。これにより、パワーＭＯＳＦＥＴ１００の面積の小型化を図るために、ゲート電極８が形成される溝部６ａと引き出し部１５との間の距離Ｌ２（図２参照）を小さくする場合にも、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制することができる。

また、第１実施形態では、不純物領域１６をベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するように構成することによって、不純物領域１６の抵抗が低くなるのを抑制することができるので、不純物領域１６が電流経路となるのを抑制することができる。

また、第１実施形態では、不純物領域１６を、ドレインドリフト領域３の表面からドレイン領域２まで達するように形成することによって、電流経路が引き出し部１５に引き寄せられるのを確実に抑制することができる。

また、第１実施形態では、最も外側の溝部６ａの他方側面６２ａと隣接する領域に、不純物領域１１を形成することによって、ソース／ドレイン間に電圧が印加された場合、溝部６ａの他方側面６２ａ側（外側）においてもドレインドリフト領域３と不純物領域１１とのｐｎ接合部に空乏層が形成されるので、この空乏層により、溝部６ａの下端部６３ａの外側コーナ部近傍である領域Ｒ（図２参照）に電界集中が発生するのを抑制することができる。また、不純物領域１１を溝部６ａの下端部６３ａよりも下方に延びるように形成することによって、領域Ｒに電界集中が発生するのをより抑制することができる。また、不純物領域１１を溝部６ａの下方において溝部６ａ側に突出するように形成することによっても、領域Ｒに電界集中が発生するのをより抑制することができる。これらにより、パワーＭＯＳＦＥＴ１００の耐圧が低下するのを抑制することができる。

また、第１実施形態では、不純物領域１１をベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するように構成することによって、不純物領域１１がベース領域９の抵抗よりも高い抵抗を有するので、不純物領域１１が電流経路となるのを抑制することができる。

次に、上記した第１実施形態の不純物領域１６の効果を確認するために行ったシミュレーションについて図４および図５を用いて説明する。図４に示すシミュレーション結果は、不純物領域１６が形成された第１実施形態によるパワーＭＯＳＦＥＴ１００のソース／ドレイン間に電圧を印加した際の電流経路を示したものである。図５に示すシミュレーション結果は、不純物領域１６が形成されていないパワーＭＯＳＦＥＴ５００のソース／ドレイン間に電圧を印加した際の電流経路を示したものである。図５は、図４の比較例として示したものである。なお、図４および図５では、電流経路をハッチング（斜線）により示した。

図４に示したシミュレーション結果より、第１実施形態によるパワーＭＯＳＦＥＴ１００では、電流経路が略垂直に形成されることが判明した。これは、不純物領域１６により、電流経路が引き出し部１５に引き寄せられるのを抑制しているためであると考えられる。

図５に示したシミュレーション結果より、パワーＭＯＳＦＥＴ５００では、最も外側のゲート電極８の下端部近傍から引き出し部１５に向かうように、電流経路は引き寄せられることが判明した。これは、不純物領域１６が形成されていないためである。

図６〜図８は、本発明の第１実施形態によるパワーＭＯＳＦＥＴ１００の製造プロセスを説明するための断面図である。

まず、図６に示すように、ドレイン領域２と、ドレインドリフト領域３と、素子分離領域４ａおよび４ｂと、ＳｉＯ_２からなる素子分離部５とを形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、溝部６が形成される。その後、熱酸化法により、ＳｉＯ_２からなるゲート絶縁膜７を形成する。そして、溝部６内にゲート電極８を形成する。具体的には、溝部６内を埋め込むようにポリシリコン層を堆積する。そして、不純物をポリシリコン層にドープした後、ポリシリコン層をエッチバックする。

次に、溝部６間の領域に、ベース領域９およびソース領域１０を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、ベース領域９を形成するとともに、ｎ型の不純物をイオン注入することにより、ソース領域１０を形成する。その後、レジストマスクを除去する。

次に、図７に示すように、溝部６ａの他方側面６２ａと隣接する領域に、不純物領域１１を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、平面的に見て矩形の環状を有するように不純物領域１１を形成する。その後、レジストマスクを除去する。この不純物領域１１は、溝部６ａの下端部６３ａよりも下方に延びるように形成されるとともに、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するように形成される。また、不純物領域１１は、溝部６ａの下方において溝部６ａ側に突出するように形成される。

次に、不純物領域１１の表面に不純物領域１２を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、不純物領域１２を形成する。その後、レジストマスクを除去する。この不純物領域１２は、不純物領域１１の不純物濃度（ｐ⁻）よりも高い不純物濃度（ｐ^＋）を有するように形成される。

その後、熱処理を行うことによって、イオン注入の際の結晶欠陥を回復するとともに、ベース領域９、ソース領域１０、不純物領域１１および１２の形成時に注入された不純物の活性化を行う。

次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、不純物領域１１と素子分離部５との間に溝部１３が形成される。そして、溝部１３と隣接する領域に、不純物領域１６を形成する。具体的には、フォトリソグラフィ技術を用いて所定パターンのレジストマスクを設ける。そして、ｐ型の不純物をイオン注入することにより、不純物領域１６を形成する。その後、レジストマスクを除去する。この不純物領域１６は、ベース領域９の不純物濃度（ｐ）よりも低い不純物濃度（ｐ⁻）を有するとともに、ドレインドリフト領域３の表面からドレイン領域２まで達するように形成される。

次に、図１に示すように、溝部１３の側面に、ＳｉＯ_２からなる絶縁膜１４を形成する。具体的には、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、ＳｉＯ_２層を形成した後、溝部１３の底面に形成されたＳｉＯ_２層をエッチングにより除去する。そして、溝部１３内に引き出し部１５を形成する。具体的には、溝部１３内を埋め込むように、たとえばタングステンなどの導電層を埋め込むとともに、導電層をエッチバックする。

次に、ＣＶＤ法により、ＳｉＯ_２からなる層間絶縁膜１７を形成する。そして、層間絶縁膜１７にコンタクトホール１７ａ〜１７ｄを形成した後、コンタクトホール１７ａ〜１７ｄにプラグ１８ａ〜１８ｄを形成する。このようにして、第１実施形態によるパワーＭＯＳＦＥＴ１００が形成される。

（第２実施形態）
図９は、本発明の第２実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ２００の構造を示した断面図である。この第２実施形態のパワーＭＯＳＦＥＴ２００では、上記第１実施形態と異なり、不純物領域２１６が所定の領域に形成されている。

このパワーＭＯＳＦＥＴ２００では、図９に示すように、ドレインドリフト領域３の表面に、幅Ｗ１を有する溝部２１３ａが形成されている。溝部２１３ａの底面には、幅Ｗ１よりも小さい幅Ｗ２を有する溝部２１３ｂがドレイン領域２まで達するように形成されている。なお、幅Ｗ２は、幅Ｗ１以下の大きさであればよい。

溝部２１３ａおよび２１３ｂの側面には、ＳｉＯ_２からなる絶縁膜１４が形成されている。溝部２１３ａおよび２１３ｂの内部には、たとえばタングステンなどの導電層からなるドレイン領域２の引き出し部１５が形成されている。

溝部２１３ａおよび２１３ｂの側面と隣接する領域において、溝部２１３ａおよび２１３ｂの境界部近傍の領域には、ｐ⁻型の不純物領域２１６が形成されている。不純物領域２１６は、溝部６の下端部よりも下方に形成されるとともに、ドレイン領域２と間隔を隔てて形成されている。なお、不純物領域２１６は、不純物領域１１の下方に形成されていてもよい。

なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。

第２実施形態では、上記のように、不純物領域２１６を形成することによって、電流経路が引き出し部１５に引き寄せられるのを抑制することができる。

図１０および図１１は、本発明の第２実施形態によるパワーＭＯＳＦＥＴ２００の製造プロセスを説明するための断面図である。なお、不純物領域１２を形成するまでの工程は、上記第１実施形態と同様である。

そして、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ドレインドリフト領域３の表面の所定領域をパターニングする。これにより、不純物領域１１と素子分離部５との間に幅Ｗ１を有する溝部２１３ａが形成される。その後、溝部２１３ａの底面近傍に、不純物領域２１６を形成する。具体的には、溝部２１３ａを形成した際のレジストマスクを用いて、ｐ型の不純物をイオン注入することにより、不純物領域２１６を形成する。その後、レジストマスクを除去する。

次に、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、溝部２１３ａの底面をパターニングする。これにより、溝部２１３ａの底面に溝部２１３ｂが形成される。この溝部２１３ｂは、幅Ｗ２を有するとともに、ドレイン領域２まで達するように形成される。なお、溝部２１３ａを形成した際のレジストマスクを用いることにより、幅Ｗ２が幅Ｗ１と実質的に同じ大きさを有する溝部２１３ｂを形成してもよい。

その後、上記第１実施形態と同様に、絶縁膜１４、引き出し部１５、層間絶縁膜１７およびプラグ１８を形成する。

（第３実施形態）
図１２は、本発明の第３実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴ３００の構造を示した断面図である。この第３実施形態のパワーＭＯＳＦＥＴ３００では、上記第１実施形態と異なり、不純物領域３１６がドレインドリフト領域３の表面に露出しないように形成されている。

このパワーＭＯＳＦＥＴ３００では、図１２に示すように、溝部１３の側面と隣接する領域には、ｐ⁻型の不純物領域３１６が形成されている。不純物領域３１６は、溝部６の下端部よりも下方に、ドレイン領域２まで達するように形成されている。溝部１３とドレイン領域２との間には、引き出し部１５とドレイン領域２とを接続するためのｎ^＋型の不純物領域３０１が形成されている。なお、不純物領域３１６は、不純物領域１１と対応する領域の下方に形成されていてもよい。

なお、第３実施形態のその他の構造は、上記第１実施形態と同様である。

第３実施形態では、上記のように、不純物領域３１６を形成することによって、電流経路が引き出し部１５に引き寄せられるのを抑制することができる。

図１３および図１４は、本発明の第３実施形態によるパワーＭＯＳＦＥＴ３００の製造プロセスを説明するための断面図である。なお、溝部１３を形成するまでの工程は、上記第１実施形態と同様である。

そして、図１３に示すように、溝部１３の側面と隣接する領域の一部に、不純物領域３１６を形成する。具体的には、溝部１３を形成した際のレジストマスクを用いて、ｐ型の不純物をイオン注入するとともに、注入した不純物を拡散させることにより、不純物領域３１６を形成する。その後、図１４に示すように、溝部１３とドレイン領域２との間に、不純物領域３０１を形成する。具体的には、溝部１３を形成した際のレジストマスクを用いて、ｎ型の不純物をイオン注入することにより、不純物領域３０１を形成する。その後、レジストマスクを除去する。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第３実施形態では、不純物領域１１が溝部６ａの下方において溝部６ａ側に突出する例を示したが、本発明はこれに限らず、不純物領域が溝部の下方において溝部側に突出していなくてもよい。

また、上記第１〜第３実施形態では、３つの溝部６を形成する例を示したが、本発明はこれに限らず、４つ以上の溝部を形成してもよい。

また、上記第１〜第３実施形態では、複数のゲート電極８と、ベース領域９と、ソース領域１０と、不純物領域１１と、不純物領域１６（２１６、３１６）と、引き出し部１５とを１組だけ形成する例を示したが、本発明はこれに限らず、複数のゲート電極８と、ベース領域９と、ソース領域１０と、不純物領域１１と、不純物領域１６（２１６、３１６）と、引き出し部１５とを複数組形成してもよい。

また、上記第１〜第３実施形態では、ソース領域１０および不純物領域１１に接地電圧を印加する例を示したが、本発明はこれに限らず、ソース領域および不純物領域に接地電圧以外のその他の電圧を印加してもよい。

また、上記第１〜第３実施形態では、不純物領域１６（２１６、３１６）に電圧を印加しない例を示したが、本発明はこれに限らず、不純物領域１６（２１６、３１６）に所定の電圧（たとえば、接地電圧）を印加してもよい。

本発明の第１実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。図１に示した第１実施形態によるパワーＭＯＳＦＥＴの不純物領域近傍を示した拡大断面図である。図１に示した第１実施形態によるパワーＭＯＳＦＥＴの概略を示した平面図である。シミュレーションによって求めた、第１実施形態によるパワーＭＯＳＦＥＴの電流経路図である。シミュレーションによって求めた、比較例によるパワーＭＯＳＦＥＴの電流経路図である。本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第１実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第２実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。本発明の第２実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第２実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第３実施形態によるトレンチゲート型のパワーＭＯＳＦＥＴの構造を示した断面図である。本発明の第３実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。本発明の第３実施形態によるパワーＭＯＳＦＥＴの製造プロセスを説明するための断面図である。

符号の説明

２ドレイン領域（第１ドレイン領域）
３ドレインドリフト領域（第２ドレイン領域）
６ａ溝部
７ゲート絶縁膜（絶縁膜）
８ゲート電極
９ベース領域
１０ソース領域
１１不純物領域（第２不純物領域）
１５引き出し部
１６、２１６、３１６不純物領域（第１不純物領域）
６１ａ一方側面
６２ａ他方側面
６３ａ下端部
１００、２００、３００パワーＭＯＳＦＥＴ（半導体装置）

Claims

第１導電型の第１ドレイン領域と、
前記第１ドレイン領域上に形成され、前記第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域と、
前記第２ドレイン領域を貫通して前記第１ドレイン領域まで達するように形成された前記第１ドレイン領域の引き出し部と、
前記第２ドレイン領域に形成された溝部内に形成されたゲート電極と、
前記引き出し部と隣接するように形成されるとともに、少なくとも前記溝部の下端部よりも下方に形成された第２導電型の第１不純物領域とを備えた、半導体装置。
前記第１不純物領域は、前記第１ドレイン領域まで達するように形成されている、請求項１に記載の半導体装置。
前記溝部と前記引き出し部との間に形成されるとともに、前記溝部の下端部よりも下方に延びるように形成された第２導電型の第２不純物領域をさらに備える、請求項１または２に記載の半導体装置。
前記第１不純物領域は、前記第２ドレイン領域の表面まで達するように形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
第１導電型の第１ドレイン領域を形成する工程と、
前記第１ドレイン領域上に、前記第１ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１導電型の第２ドレイン領域を形成する工程と、
前記第２ドレイン領域を貫通して前記第１ドレイン領域まで達するように前記第１ドレイン領域の引き出し部を形成する工程と、
前記第２ドレイン領域に溝部を形成する工程と、
前記溝部内にゲート電極を形成する工程と、
前記引き出し部と隣接するとともに、少なくとも前記溝部の下端部よりも下方に、不純物をイオン注入することにより、第２導電型の第１不純物領域を形成する工程とを備えた、半導体装置の製造方法。
前記溝部と前記引き出し部との間に、前記溝部の下端部よりも下方に延びるように、不純物をイオン注入することにより、第２導電型の第２不純物領域を形成する工程をさらに備える、請求項５に記載の半導体装置の製造方法。