JP2011124325A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置、及びその製造方法に関する。より詳細には、縦方向に電流を流す半導体装置、及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device that allows current to flow in the vertical direction, and a manufacturing method thereof.
パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の高電圧を制御するパワーデバイスは、トランジスタオフ時のドレイン・ソース間のブレークダウン耐圧が２０〜１５００Ｖ必要である。この種のパワーデバイスは、図９に模式的に示すように、半導体基板１０１上に主にエピタキシャル成長等で形成されたドリフト領域（電界緩和領域）１０２がドレイン電位となり、半導体基板１０１と反対の導電型のボディ領域（ベース領域）１０３と呼ばれる拡散層がソース電位となる。 Power devices that control high voltages such as power MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) require a breakdown voltage of 20 to 1500 V between the drain and source when the transistor is off. is there. In this type of power device, as schematically shown in FIG. 9, a drift region (electric field relaxation region) 102 formed mainly on the semiconductor substrate 101 by epitaxial growth or the like has a drain potential, and the opposite conductivity to the semiconductor substrate 101. A diffusion layer called a body region (base region) 103 of the mold becomes a source potential.
ドリフト領域１０２とボディ領域１０３の接合部には前述の２０〜１５００Ｖの電圧がかかり、主にドリフト領域１０２に空乏層１０４を伸ばすことにより必要なドレイン・ソース間耐圧を得ている。この種のパワーデバイスでは、チップの最外周（スクライブ線領域）がドレイン電極と同電位であり、ドレイン・ソース間に高電圧がかかった場合、ボディ領域１０３の拡散層の最外周のエッジ部分に電界集中が生じ、最外周以外のセルトランジスタ領域のＰＮ接合よりも著しく低い電圧でドレイン・ソース間がブレークダウンする（図９中の矢印参照）。 The above-described voltage of 20 to 1500 V is applied to the junction between the drift region 102 and the body region 103, and a necessary drain-source breakdown voltage is obtained mainly by extending the depletion layer 104 into the drift region 102. In this type of power device, the outermost periphery (scribe line region) of the chip is at the same potential as the drain electrode, and when a high voltage is applied between the drain and the source, the outermost peripheral edge portion of the diffusion layer of the body region 103 is applied. Electric field concentration occurs, and the drain-source breakdown breaks down at a voltage significantly lower than that of the PN junction in the cell transistor region other than the outermost periphery (see the arrow in FIG. 9).
特許文献１においては、ボディ領域（ウェル領域）の拡散層のエッジのコーナー部分での電界集中を緩和し、より平面的なＰＮ接合の耐圧に近づけるために、フィールドリミッティドリング（ガードリングとも呼ばれる。以下、「ＦＬＲ」と云う）と呼ばれる拡散層を形成する方法が開示されている。図１０に、ＦＬＲを説明するための半導体装置の外周終端部近傍の模式的断面図を示す。ボディ領域２１４より外側に設けられた２つのＦＬＲ２１５は、ボディ領域２１４の拡散層のエッジからチップ外周方向に空乏層を伸びやすくするためのもので、特に１００Ｖ以上のドレイン・ソース間耐圧が必要なデバイスでは、ＦＬＲを形成することで著しいドレイン・ソース間耐圧の向上が得られている。 In Patent Document 1, a field limited ring (also called a guard ring) is used to alleviate the electric field concentration at the corner of the edge of the diffusion layer in the body region (well region) and bring it closer to the breakdown voltage of a planar PN junction. Hereinafter, a method of forming a diffusion layer called “FLR” is disclosed. FIG. 10 is a schematic cross-sectional view of the vicinity of the outer peripheral end portion of the semiconductor device for explaining the FLR. The two FLRs 215 provided outside the body region 214 are for facilitating extension of the depletion layer from the edge of the diffusion layer of the body region 214 toward the outer periphery of the chip. In particular, a drain-source breakdown voltage of 100 V or more is required. In the device, the drain-source breakdown voltage is significantly improved by forming the FLR.
しかしながら、ＦＬＲを利用して、チップの外周に近いセルトランジスタのドレイン・ソース間耐圧を最外周以外のセルトランジスタ領域のＰＮ接合の耐圧に近づけるためには、チップ外周部にＦＬＲを形成するための大きな面積が必要となる。 However, in order to make the drain-source breakdown voltage of the cell transistor near the outer periphery of the chip close to the breakdown voltage of the PN junction in the cell transistor region other than the outermost periphery using the FLR, the FLR is formed on the outer periphery of the chip. A large area is required.
そこで、本発明者は、先般、チップ面積の増大を抑制しつつ、半導体パワーデバイスのドレイン・ソース間耐圧の外周部分での劣化を防ぐことが可能な半導体装置を提案した（特許文献２）。図１１に、特許文献２において提案した半導体装置の外周終端部近傍の模式的断面図を示す。この半導体装置３００は、半導体基板３０１、ドリフト領域３０２、ボディ領域３０３、外周絶縁物３０４、ソース領域３０５、溝３０６、ゲート電極３０７、ゲート絶縁膜３０８、ソース電極３０９、層間絶縁膜３１０、外周溝３１３等を備えている。半導体装置３００の外周に外周溝３１３を形成し、半導体基板３０１に平行な平面状をなすＰＮ接合面を外周溝３１３により切断する構造とすることにより、チップ面積を拡大することなく、半導体パワーデバイスのドレイン・ソース間耐圧の外周部分での劣化を防ぐことができる。 Therefore, the present inventor has recently proposed a semiconductor device capable of preventing deterioration in the outer peripheral portion of the drain-source breakdown voltage of a semiconductor power device while suppressing an increase in chip area (Patent Document 2). FIG. 11 is a schematic cross-sectional view of the vicinity of the outer peripheral end portion of the semiconductor device proposed in Patent Document 2. The semiconductor device 300 includes a semiconductor substrate 301, a drift region 302, a body region 303, an outer peripheral insulator 304, a source region 305, a groove 306, a gate electrode 307, a gate insulating film 308, a source electrode 309, an interlayer insulating film 310, an outer peripheral groove. 313 and the like. By forming the outer peripheral groove 313 on the outer periphery of the semiconductor device 300 and cutting the PN junction surface parallel to the semiconductor substrate 301 by the outer peripheral groove 313, the semiconductor power device can be obtained without increasing the chip area. It is possible to prevent deterioration at the outer peripheral portion of the drain-source breakdown voltage.
上記特許文献２によれば、チップ面積の増大を抑制することができる。しかしながら、より優れた特性を有する半導体装置を提供するためには、さらなる改善の余地があった。 According to Patent Document 2, an increase in chip area can be suppressed. However, there is room for further improvement in order to provide a semiconductor device having more excellent characteristics.
本発明に係る半導体装置は、縦方向に電流を流す半導体装置であって、半導体基板と、前記半導体基板上に形成された第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層が少なくとも設けられた半導体層と、平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するように形成され、少なくとも壁面が絶縁層によって被覆されているトレンチとを備える。前記トレンチの内側側壁は、前記ＰＮ接合面と当接しており、前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度が鋭角である。 A semiconductor device according to the present invention is a semiconductor device that allows current to flow in a vertical direction, and includes a semiconductor substrate, a first conductivity type semiconductor layer formed on the semiconductor substrate, and the first conductivity type semiconductor layer. A semiconductor layer having at least a second conductivity type semiconductor layer for forming a PN junction surface, and an outer peripheral terminal portion in a plan view, or the vicinity thereof, reaches from the surface of the semiconductor layer deeper than the PN junction surface. And a trench having at least a wall surface covered with an insulating layer. The inner side wall of the trench is in contact with the PN junction surface, and the angle formed by the inner side wall of the trench and the PN junction surface is an acute angle.
本発明に係る半導体装置によれば、外周終端部、若しくはその近傍に上記構成のトレンチを形成する構成としているので、ＦＬＲを形成する場合に比してチップ面積の拡大を防止することができる。また、トレンチの内側側壁とＰＮ接合面との成す角度を鋭角（０＜θ＜９０°）とすることにより、トレンチ近傍の第１導電型の半導体層の空乏層幅を延ばすことができる。換言すると、絶縁層の内側側壁との界面近傍で形成される第１導電型の半導体層に形成される空乏層の厚さを、ＰＮ接合面近傍で形成される第１導電型の半導体層に形成される空乏層の厚さより厚くすることができる（正べベル効果）。これにより、半導体装置の外周近傍の耐圧をより効果的に高めることができる。 According to the semiconductor device of the present invention, since the trench having the above-described configuration is formed at or near the outer periphery termination portion, it is possible to prevent the chip area from being increased as compared with the case where the FLR is formed. Further, by making the angle formed between the inner side wall of the trench and the PN junction surface an acute angle (0 <θ <90 °), the width of the depletion layer of the first conductivity type semiconductor layer in the vicinity of the trench can be extended. In other words, the thickness of the depletion layer formed in the first conductivity type semiconductor layer formed in the vicinity of the interface with the inner sidewall of the insulating layer is changed to the first conductivity type semiconductor layer formed in the vicinity of the PN junction surface. It can be made thicker than the thickness of the depletion layer to be formed (positive bevel effect). Thereby, the breakdown voltage in the vicinity of the outer periphery of the semiconductor device can be increased more effectively.
本発明に係る半導体装置の製造方法は、縦方向に電流を流す半導体装置の製造方法であって、半導体基板上に第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層を少なくとも設けるように半導体層を形成し、平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するよう、かつ、その内部側壁が前記ＰＮ接合面と当接するようにトレンチを形成し、前記トレンチの少なくとも壁面を絶縁層によって被覆する工程を備える。前記半導体層、又は／及び前記トレンチは、前記トレンチの内側側壁と前記ＰＮ接合面との成す角度が鋭角となるように形成する。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device in which a current flows in a vertical direction, and a first conductive type semiconductor layer and a PN junction with the first conductive type semiconductor layer on a semiconductor substrate. A semiconductor layer is formed so as to provide at least a second conductivity type semiconductor layer that forms a surface, and reaches from the surface of the semiconductor layer to a deeper portion than the PN junction surface at or near the outer peripheral terminal portion in plan view And a step of forming a trench so that the inner side wall thereof is in contact with the PN junction surface, and covering at least the wall surface of the trench with an insulating layer. The semiconductor layer and / or the trench is formed such that an angle formed between an inner side wall of the trench and the PN junction surface is an acute angle.
本発明に係る半導体装置によれば、小型化が可能であって、かつ、外周領域の耐圧向上を効果的に図ることが可能な半導体装置を提供することができるという優れた効果を有する。 The semiconductor device according to the present invention has an excellent effect that it is possible to provide a semiconductor device that can be reduced in size and can effectively improve the breakdown voltage of the outer peripheral region.
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。 Hereinafter, an example of an embodiment to which the present invention is applied will be described. It goes without saying that other embodiments may also belong to the category of the present invention as long as they match the gist of the present invention. Moreover, the size and ratio of each member in the following drawings are for convenience of explanation, and are different from actual ones.
［実施形態１］
図１に、本実施形態１に係る縦型のパワーＭＯＳＦＥＴ構造を有する半導体装置（半導体デバイスチップ）５０の上面図を示す。半導体装置５０には、同図に示すように、スクライブ線２１、能動素子領域２２、及びこれらの間に配置されるスクライブ線領域２０がある。半導体装置５０は、半導体ウェハ（不図示）に形成されたスクライブ線２１に沿ってダイシングカットすることにより半導体ウェハから複数取り出される。
[Embodiment 1]
FIG. 1 shows a top view of a semiconductor device (semiconductor device chip) 50 having a vertical power MOSFET structure according to the first embodiment. As shown in the figure, the semiconductor device 50 includes a scribe line 21, an active element region 22, and a scribe line region 20 disposed therebetween. A plurality of semiconductor devices 50 are taken out from the semiconductor wafer by dicing cutting along the scribe lines 21 formed on the semiconductor wafer (not shown).
図２に、半導体装置５０の終端部近傍の模式的断面図を示す。図２は、例えば、図１中のＩＩ−ＩＩ切断部断面図に相当する。半導体装置５０は、同図に示すように、第１導電型の半導体基板として機能するＮ＋半導体基板（高濃度半導体基板）１を備える。そして、Ｎ＋半導体基板１上には、半導体層１０が形成されている。半導体層１０には、第１導電型の半導体層として機能するＮ−型ドリフト領域２、第２導電型の半導体層として機能するＰ型ボディ領域３、第１導電型の高濃度半導体層として機能するＮ＋型ソース領域４が設けられている。Ｎ−型ドリフト領域２とＰ型ボディ領域３の界面がＰＮ接合面７として機能する。 FIG. 2 is a schematic cross-sectional view in the vicinity of the terminal portion of the semiconductor device 50. 2 corresponds to, for example, a cross-sectional view taken along the line II-II in FIG. As shown in the figure, the semiconductor device 50 includes an N + semiconductor substrate (high concentration semiconductor substrate) 1 that functions as a first conductivity type semiconductor substrate. A semiconductor layer 10 is formed on the N + semiconductor substrate 1. The semiconductor layer 10 includes an N − type drift region 2 that functions as a first conductivity type semiconductor layer, a P type body region 3 that functions as a second conductivity type semiconductor layer, and a function as a first conductivity type high-concentration semiconductor layer. An N + -type source region 4 is provided. The interface between the N − type drift region 2 and the P type body region 3 functions as the PN junction surface 7.
半導体装置５０の平面視上の外周終端部近傍においては、環状構造（額縁構造）のトレンチ（溝）９が半導体層１０の表面からＮ＋半導体基板１に達するように設けられている。トレンチ９は、スクライブ線２１と能動素子形成領域２２（図１参照）の間に区画されるスクライブ線領域２０内に形成することができる。また、トレンチ９は、このスクライブ線領域２０内から能動素子形成領域２２に亘る領域に設けてもよい。さらに、トレンチ９を能動素子領域２２内の最外周領域に設けてもよい。 In the vicinity of the outer peripheral end portion in plan view of the semiconductor device 50, a trench (groove) 9 having a ring structure (frame structure) is provided so as to reach the N + semiconductor substrate 1 from the surface of the semiconductor layer 10. The trench 9 can be formed in the scribe line region 20 defined between the scribe line 21 and the active element formation region 22 (see FIG. 1). The trench 9 may be provided in a region extending from the scribe line region 20 to the active element formation region 22. Further, the trench 9 may be provided in the outermost peripheral region in the active element region 22.
トレンチ９の深さは、ＰＮ接合面７よりも深い位置まで到達していればよいが、本実施形態１のように半導体基板１まで到達することにより、より効果的に半導体装置５０の外周部終端部での耐圧低下を抑制することができる。なお、トレンチ９は、環状構造であることは必須ではなく、少なくとも半導体装置５０の外周終端部において、ＰＮ接合面７が配置されている位置に設けられていればよい。 The depth of the trench 9 only needs to reach a position deeper than the PN junction surface 7, but the outer peripheral portion of the semiconductor device 50 can be more effectively achieved by reaching the semiconductor substrate 1 as in the first embodiment. It is possible to suppress a decrease in breakdown voltage at the terminal portion. The trench 9 does not necessarily have an annular structure, and may be provided at a position where the PN junction surface 7 is disposed at least at the outer peripheral end portion of the semiconductor device 50.
本実施形態１に係る絶縁層５は、図２に示すようにトレンチ９内の全領域に埋設されている。この絶縁層５は、トレンチ９の少なくとも壁面に被覆されていればよく、トレンチ９内の全領域に埋設されていなくてもよい。但し、耐圧を向上させる観点からは、絶縁層５の厚みは厚い方がより好ましい。絶縁破壊を効果的に防止する観点から、絶縁層５の幅Ｗ（図２参照）は、ドレイン−ソース間にかかる電圧をＶｄｓとしたときに、Ｖｄｓ／Ｗが８ＭＶ／ｃｍ以下となるような厚みに設定することが好ましい。 The insulating layer 5 according to the first embodiment is buried in the entire region in the trench 9 as shown in FIG. The insulating layer 5 may be covered with at least the wall surface of the trench 9, and may not be embedded in the entire region in the trench 9. However, from the viewpoint of improving the breakdown voltage, it is more preferable that the insulating layer 5 is thicker. From the viewpoint of effectively preventing dielectric breakdown, the width W of the insulating layer 5 (see FIG. 2) is such that Vds / W is 8 MV / cm or less when the voltage applied between the drain and the source is Vds. It is preferable to set the thickness.
半導体層１０は、半導体装置５０の外周終端部近傍においてトレンチ９により分断されている。トレンチ９の外側側壁は、Ｎ−型ドリフト領域２と当接する。一方、トレンチ９の内側側壁６は、Ｎ＋半導体基板１上に形成されたＮ−型ドリフト領域２と、その上層に形成されたＰ型ボディ領域３と当接している。 The semiconductor layer 10 is divided by the trench 9 in the vicinity of the outer peripheral end portion of the semiconductor device 50. The outer side wall of the trench 9 is in contact with the N − type drift region 2. On the other hand, the inner side wall 6 of the trench 9 is in contact with an N − type drift region 2 formed on the N + semiconductor substrate 1 and a P type body region 3 formed thereon.
トレンチ９の内側側壁６と、これらと当接するＮ−型ドリフト領域２とＰ型ボディ領域３のＰＮ接合面７との成す角度θは、鋭角とする。角度θを鋭角（０＜θ＜９０°）とするために、Ｐ型ボディ領域３は、深部において、面積が狭くなるようなテーパー形状（以降、「逆テーパー形状」とも云う）とする。換言すると、Ｐ型ボディ領域３は、深さ方向上部においてトレンチ９の内側側壁６と当接し、深さ方向深部側壁の逆テーパー形状部においてＮ−型ドリフト領域２と当接するように形成されている。内側側壁６と、Ｎ−型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とする理由については、後述する。 An angle θ formed by the inner side wall 6 of the trench 9, the N − type drift region 2 in contact with the trench 9 and the PN junction surface 7 of the P type body region 3 is an acute angle. In order to make the angle θ an acute angle (0 <θ <90 °), the P-type body region 3 has a tapered shape (hereinafter also referred to as “reverse taper shape”) with a narrow area in the deep part. In other words, the P-type body region 3 is formed so as to be in contact with the inner side wall 6 of the trench 9 in the upper part in the depth direction and to be in contact with the N − type drift region 2 in the reverse tapered portion of the deep side wall in the depth direction. Yes. The reason why the angle θ formed by the inner side wall 6 and the PN junction surface 7 of the N − type drift region 2 and the P type body region 3 is an acute angle will be described later.
半導体層１０上には、ゲート絶縁膜１１、ゲート電極１２、層間絶縁膜１３、ソース電極１４が配設されている。一方、Ｎ＋半導体基板１の裏側主面にはドレイン電極１５が配設されている。 A gate insulating film 11, a gate electrode 12, an interlayer insulating film 13, and a source electrode 14 are disposed on the semiconductor layer 10. On the other hand, a drain electrode 15 is disposed on the back main surface of the N + semiconductor substrate 1.
ゲート電極１２は、ゲート絶縁膜１１上に形成されている。層間絶縁膜１３は、ゲート電極１２を被覆するように形成されている。ソース電極１４は、層間絶縁膜１３及び半導体層１０上に配設されている。ゲート電極１２は、ソース電極１４の一部と層間絶縁膜１３を介して対向配置されている。 The gate electrode 12 is formed on the gate insulating film 11. The interlayer insulating film 13 is formed so as to cover the gate electrode 12. The source electrode 14 is disposed on the interlayer insulating film 13 and the semiconductor layer 10. The gate electrode 12 is disposed to face a part of the source electrode 14 with the interlayer insulating film 13 interposed therebetween.
ソース電極１４は、その一部がＮ＋型ソース領域４と当接するように配設されており、Ｎ＋型ソース領域４とＰ型ボディ領域３と電気的に接続されている。このようなＭＯＳＦＥＴ構造のトランジスタが、図２中のＸ軸方向、Ｙ軸方向に複数配設されている。無論、半導体装置５０内に、トランジスタが１つのみ設けられているものであってもよい。 The source electrode 14 is partially are disposed so as to be in contact with the N + -type source region 4 are connected N + -type source region 4 and the P type body region 3 and electrically. A plurality of transistors having such a MOSFET structure are arranged in the X-axis direction and the Y-axis direction in FIG. Of course, only one transistor may be provided in the semiconductor device 50.
次に、本実施形態に係る半導体装置５０の製造工程の一例について、図３Ａ〜図３Ｅを参照しつつ説明する。なお、これらの製造工程は、ウェハをダイシングカットする前の工程で形成するものであり、スクライブ線２１が切断されていない段階のものであるが、説明の便宜上、１つの半導体装置５０の外周終端部近傍領域のみを図示している。また、以下の製造方法は一例であって、本発明の趣旨を逸脱しない範囲において種々の製造方法を適用することが可能である。 Next, an example of a manufacturing process of the semiconductor device 50 according to the present embodiment will be described with reference to FIGS. 3A to 3E. These manufacturing processes are formed in a process before dicing and cutting the wafer, and are in a stage where the scribe line 21 is not cut. However, for convenience of explanation, the outer peripheral end of one semiconductor device 50 is formed. Only the vicinity region is shown. Further, the following manufacturing method is an example, and various manufacturing methods can be applied without departing from the gist of the present invention.
まず、Ｎ＋半導体基板１に、Ｎ−型ドリフト領域２を形成する。具体的には、Ｎ＋シリコン基板等のＮ＋半導体基板１上に、リン（Ｐ）などをドープしたシリコン半導体層をエピタキシャル成長させる等によりＮ−型ドリフト領域２を得る（図３Ａ参照）。 First, the N − type drift region 2 is formed in the N + semiconductor substrate 1. Specifically, an N − type drift region 2 is obtained by epitaxially growing a silicon semiconductor layer doped with phosphorus (P) or the like on an N + semiconductor substrate 1 such as an N + silicon substrate (see FIG. 3A).
次に、半導体装置５０の外周に相当する外周終端部近傍に環状のトレンチ９を形成する。トレンチ９は、Ｎ−型ドリフト領域２の表面からＮ＋半導体基板１にまで到達するように設ける。トレンチ９の形成方法は特に限定されないが、フォトリソグラフィー工程と、ドライエッチング工程を経ることにより容易に形成することができる。 Next, an annular trench 9 is formed in the vicinity of the outer peripheral end corresponding to the outer periphery of the semiconductor device 50. The trench 9 is provided so as to reach the N + semiconductor substrate 1 from the surface of the N − type drift region 2. The method for forming the trench 9 is not particularly limited, but the trench 9 can be easily formed through a photolithography process and a dry etching process.
続いて、トレンチ９内の少なくとも溝の底面、及び側壁を被覆するように絶縁層５を形成する（図３Ｂ参照）。絶縁層５の形成方法は特に限定されないが、ＣＶＤ（Chemical Vapor Deposition）法などによりトレンチ９の底面、及び側壁に絶縁膜が被覆されるように形成することができる。本実施形態１においては、ＣＶＤ法によりトレンチ９内に埋め込むことにより絶縁層５を得た。 Subsequently, the insulating layer 5 is formed so as to cover at least the bottom surface and the side wall of the trench in the trench 9 (see FIG. 3B). The method for forming the insulating layer 5 is not particularly limited, but the insulating layer 5 can be formed by CVD (Chemical Vapor Deposition) or the like so that the insulating film is covered on the bottom and side walls of the trench 9. In Embodiment 1, the insulating layer 5 was obtained by embedding in the trench 9 by the CVD method.
次に、ゲート絶縁膜１１を形成するために熱酸化を行う。次いで、ポリシリコンをＣＶＤ法などにより成膜し、フォトリソグラフィー工程とドライエッチング工程を経て、ゲート絶縁膜１１及びゲート電極１２を形成する（図３Ｃ参照）。 Next, thermal oxidation is performed to form the gate insulating film 11. Next, a polysilicon film is formed by a CVD method or the like, and a gate insulating film 11 and a gate electrode 12 are formed through a photolithography process and a dry etching process (see FIG. 3C).
続いて、Ｐ型ボディ領域３を形成するために、ボロン（Ｂ）等の不純物をイオン注入し、その後、熱拡散を行う。Ｐ型ボディ領域３のイオン注入は、図３Ｄ中のＡ１領域とし、トレンチ９から少し離間した位置を注入端部とする（図３Ｄ参照）。これにより、イオン注入後に行う熱拡散処理工程において、Ｐ型ボディ領域３の深さ方向深部において、逆テーパー形状が形成される。これにより、トレンチ９に埋設されたトレンチ９の内側側壁６と、ＰＮ接合面との成す角度θが鋭角に形成される。なお、イオン注入領域と非注入領域は、フォトリソグラフィー工程によって非注入部をレジストでマスクすることにより作り分けることができる。 Subsequently, in order to form the P-type body region 3, an impurity such as boron (B) is ion-implanted, and then thermal diffusion is performed. The ion implantation of the P-type body region 3 is performed as an A1 region in FIG. 3D, and a position slightly separated from the trench 9 is used as an implantation end portion (see FIG. 3D). Thereby, in the thermal diffusion process performed after ion implantation, an inversely tapered shape is formed in the depth direction deep portion of the P-type body region 3. As a result, the angle θ formed between the inner side wall 6 of the trench 9 embedded in the trench 9 and the PN junction surface is formed at an acute angle. The ion-implanted region and the non-implanted region can be separately formed by masking the non-implanted portion with a resist by a photolithography process.
次に、Ｎ＋型ソース領域４を形成したい領域にイオン注入を行い、熱処理を実施する。これにより、Ｎ＋型ソース領域４を形成する（図３Ｅ参照）。 Next, ion implantation is performed on a region where the N + type source region 4 is to be formed, and heat treatment is performed. Thereby, an N + type source region 4 is formed (see FIG. 3E).
その後、ＣＶＤ法により層間絶縁膜１３を形成する。そして、フォトリソグラフィー工程とドライエッチング工程を経て所望のパターンを形成する。次いで、アルミ電極等を用いてソース電極１４を形成する。ウェハをスクライブ線に沿ってダイシングする工程、ドレイン電極１５形成工程等を経て、パワーＭＯＳＦＥＴ構造を有する半導体層位置５０が製造される。 Thereafter, an interlayer insulating film 13 is formed by a CVD method. Then, a desired pattern is formed through a photolithography process and a dry etching process. Next, the source electrode 14 is formed using an aluminum electrode or the like. A semiconductor layer position 50 having a power MOSFET structure is manufactured through a process of dicing the wafer along the scribe line, a process of forming the drain electrode 15 and the like.
上記特許文献１のようにＦＬＲを設ける場合、デバイス表面での空乏層を滑らかに延ばすためには外周の面積を大きくする必要があった。一方、本実施形態１によれば、トレンチ９に絶縁層５を配設する構造とすることにより、外周終端部の面積の縮小化を図ることができる。これにより、オン時の性能に寄与しない部分の面積増加を抑制することができる。すなわち、同一性能の場合には、半導体装置のサイズを小型化することができる。 When the FLR is provided as in Patent Document 1, it is necessary to increase the outer peripheral area in order to smoothly extend the depletion layer on the device surface. On the other hand, according to the first embodiment, the structure of disposing the insulating layer 5 in the trench 9 can reduce the area of the outer peripheral end portion. Thereby, the area increase of the part which does not contribute to the performance at the time of ON can be suppressed. That is, when the performance is the same, the size of the semiconductor device can be reduced.
ここで、比較例として、図１２のような外周終端部の構造を有する半導体装置４５０について、シミュレーションを行った結果を示す。この比較例に係る半導体装置４５０は、トレンチ４０９の内側側壁４０６とＰＮ接合界面４０７との成す角度θ'が９０°以上である以外は、実施形態１と同様の構成とした。図１３及び図１４に、トレンチ４０９の幅ｗ１が狭いケースにおいてシミュレーションした結果を示す。これらのシミュレーション結果より、トレンチ４０９の幅ｗ１が狭いケースにおいては、トレンチ４０９近傍の空乏層が湾曲し、Ｎ−ドリフト領域４０２とＰ型ボディ領域４０３のＰＮ接合面４０７は、トレンチ４０９に接する部分で最大の電界となることがわかる。トレンチ４０９の幅ｗ１を広くすることにより耐圧低下の改善を図ることができるが、トレンチ４０９の幅を広くして絶縁層４０５を埋め込むことは、製造上難しいという問題がある。また、トレンチ４０９を広くすると、半導体装置の小型化に不利となるという問題もある。 Here, as a comparative example, a simulation result is shown for the semiconductor device 450 having the structure of the outer periphery termination portion as shown in FIG. The semiconductor device 450 according to this comparative example has the same configuration as that of the first embodiment except that the angle θ ′ formed by the inner side wall 406 of the trench 409 and the PN junction interface 407 is 90 ° or more. 13 and 14 show simulation results in the case where the width w1 of the trench 409 is narrow. From these simulation results, in the case where the width w1 of the trench 409 is narrow, the depletion layer near the trench 409 is curved, and the PN junction surface 407 of the N − drift region 402 and the P-type body region 403 is a portion in contact with the trench 409. It turns out that it becomes the maximum electric field. Although the breakdown voltage can be improved by increasing the width w1 of the trench 409, it is difficult to embed the insulating layer 405 by increasing the width of the trench 409. Further, when the trench 409 is widened, there is a problem that it is disadvantageous for downsizing of the semiconductor device.
本発明者が、鋭意検討を重ねた結果、内側側壁６と、Ｎ−型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、外周終端部の耐圧低下を改善できることを見出し、本発明を完成するに至った。内側側壁６と、Ｎ−型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより耐圧低下を改善できるのは、以下の理由による。すなわち、トレンチ９の内側側壁６とＰＮ接合面７との成す角度を鋭角とすることにより、正ベベル効果により、トレンチ９の内側側壁６との界面近傍で形成されるＮ−型ドリフト領域２に形成される空乏層の厚さを、ＰＮ接合面近傍で形成されるＮ−型ドリフト領域２に形成される空乏層の厚さより厚くすることができる。換言すると、トレンチ９近傍の第１導電型の半導体層の空乏層幅を延ばすことができる。これにより、半導体装置の外周近傍の耐圧を効果的に高めることができる。 As a result of extensive studies by the inventor, the angle θ formed by the inner side wall 6 and the PN junction surface 7 of the N − -type drift region 2 and the P-type body region 3 is set to an acute angle. The inventors have found that the breakdown voltage can be improved, and have completed the present invention. The reduction in breakdown voltage can be improved by making the angle θ formed by the inner side wall 6 and the PN junction surface 7 of the N − type drift region 2 and the P type body region 3 acute. That is, by making the angle formed between the inner side wall 6 of the trench 9 and the PN junction surface 7 an acute angle, the N − type drift region 2 formed in the vicinity of the interface with the inner side wall 6 of the trench 9 due to the positive bevel effect. The thickness of the depletion layer formed can be made larger than the thickness of the depletion layer formed in the N − type drift region 2 formed in the vicinity of the PN junction surface. In other words, the depletion layer width of the first conductivity type semiconductor layer near the trench 9 can be extended. Thereby, the breakdown voltage in the vicinity of the outer periphery of the semiconductor device can be effectively increased.
本実施形態１によれば、トレンチ９と正ベベル効果とを組み合わせることにより、外周における耐圧低下をより効果的に抑制することができる。また、パワーＭＯＳＦＥＴの外周構造を狭い面積で形成することができるので、チップ面積に対する能動領域の面積の比率を大きくすることができる。従って、同一チップ面積とした場合、ＭＯＳＦＥＴの性能を向上させることができる。また、ＭＯＳＦＥＴの性能を同一とした場合には、チップ面積の縮小を図ることができる。 According to the first embodiment, by combining the trench 9 and the positive bevel effect, it is possible to more effectively suppress a decrease in breakdown voltage at the outer periphery. Further, since the outer peripheral structure of the power MOSFET can be formed with a small area, the ratio of the area of the active region to the chip area can be increased. Therefore, when the chip area is the same, the performance of the MOSFET can be improved. Further, when the performance of the MOSFETs is the same, the chip area can be reduced.
［実施形態２］
次に、上記実施形態とは異なる構造の半導体装置一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
[Embodiment 2]
Next, an example of a semiconductor device having a structure different from that of the above embodiment will be described. In the following description, the same reference numerals are assigned to the same element members as those in the above embodiment, and the description thereof is omitted as appropriate.
図４に、本実施形態２に係る半導体装置５０ａの終端部近傍の模式的断面図を示す。本実施形態２に係る半導体装置５０ａは、トレンチ及びその近傍の構造以外は、上記実施形態１と同様である。半導体装置５０ａのＮ＋半導体基板１ａ上には、半導体層１０ａが形成されている。半導体層１０ａには、Ｎ−型ドリフト領域２ａ、Ｐ型ボディ領域３ａ、Ｎ＋型ソース領域４が設けられている。 FIG. 4 is a schematic cross-sectional view of the vicinity of the terminal portion of the semiconductor device 50a according to the second embodiment. The semiconductor device 50a according to the second embodiment is the same as that of the first embodiment except for the trench and the structure in the vicinity thereof. A semiconductor layer 10a is formed on the N + semiconductor substrate 1a of the semiconductor device 50a. In the semiconductor layer 10a, an N − type drift region 2a, a P type body region 3a, and an N + type source region 4 are provided.
半導体装置５０ａの平面視上の外周終端部においては、環状構造（額縁構造）のトレンチ９ａが半導体層１０ａの表面からＮ＋半導体基板１ａに達するように設けられている。このトレンチ９ａ内には、断面視上の形状がイタリックのＬ字形状の絶縁層５ａが埋設されている。絶縁層５ａの側壁の一部は、半導体装置５０ａの側壁の一部を構成している。絶縁層５ａの側壁のうち露出しない内側側壁６ａは、半導体層１０ａと当接している。具体的には、Ｎ＋半導体基板１ａ上に形成されたＮ−型ドリフト領域２ａと、その上層に形成されたＰ型ボディ領域３ａと当接している。なお、本実施形態２に係るトレンチ９ａは、ウェハの切断工程において、トレンチの幅方向の略中央部が切断されたものである。従って、半導体装置５０ａにおいては、本来のトレンチ構造となっていないが、本明細書においては、このようなトレンチ構造を切断したものも「トレンチ」と称するものとする。 At the outer peripheral end of the semiconductor device 50a in plan view, a trench 9a having a ring structure (frame structure) is provided so as to reach the N + semiconductor substrate 1a from the surface of the semiconductor layer 10a. In this trench 9a, an L-shaped insulating layer 5a having an italic shape in cross-sectional view is embedded. A part of the side wall of the insulating layer 5a constitutes a part of the side wall of the semiconductor device 50a. Of the side wall of the insulating layer 5a, the inner side wall 6a that is not exposed is in contact with the semiconductor layer 10a. Specifically, the N − type drift region 2 a formed on the N + semiconductor substrate 1 a and the P type body region 3 a formed on the upper layer are in contact. The trench 9a according to the second embodiment is formed by cutting a substantially central portion in the width direction of the trench in the wafer cutting step. Accordingly, the semiconductor device 50a does not have an original trench structure, but in this specification, a structure obtained by cutting such a trench structure is also referred to as a “trench”.
図５Ａ〜図５Ｅに、本実施形態２に係る半導体装置５０ａの外周終端部近傍の製造工程断面図を示す。同図においては、説明の便宜上、スクライブ線２１を図の中心に描き、その両側に形成されている半導体装置の外周終端部近傍を図示する。 5A to 5E are cross-sectional views illustrating a manufacturing process in the vicinity of the outer peripheral end portion of the semiconductor device 50a according to the second embodiment. In the figure, for convenience of explanation, a scribe line 21 is drawn at the center of the figure, and the vicinity of the outer peripheral end portion of the semiconductor device formed on both sides thereof is shown.
まず、Ｎ＋半導体基板１ａに、Ｎ−型ドリフト領域２ａを形成する。このＮ−型ドリフト領域２ａによりＮ−型ドリフト領域２ａが形成される。具体的には、Ｎ＋シリコン基板などのＮ＋半導体基板１ａ上に、リン（Ｐ）などをドープしたシリコン半導体層をエピタキシャル成長させることによりＮ−型ドリフト領域２ａを得る。 First, the N − type drift region 2a is formed in the N + semiconductor substrate 1a. The N − type drift region 2a forms an N − type drift region 2a. Specifically, an N − type drift region 2 a is obtained by epitaxially growing a silicon semiconductor layer doped with phosphorus (P) or the like on an N + semiconductor substrate 1 a such as an N + silicon substrate.
次に、半導体装置５０の外周に相当する終端部にトレンチ９ａを形成する（図５Ａ参照）。トレンチ９ａの形状は、深部に行くにつれて面積が広くなるようなテーパー形状となっている。トレンチ９ａは、Ｎ−型ドリフト領域２ａの表面からＮ＋半導体基板１ａにまで到達するように設けられる。トレンチ９ａの形成方法は特に限定されないが、フォトリソグラフィー工程と、ドライエッチング工程を経ることにより容易に形成することができる。ドライエッチング工程において、エッチング条件を調整することで、トレンチの形状を図４に示すようなテーパー形状とすることができる、一般的に、リアクティブイオンエッチング（ＲＩＥ）方式のエッチング設備では、チャンバー内圧力を上げると上記テーパー状の形状を得ることができる。 Next, a trench 9a is formed in a terminal portion corresponding to the outer periphery of the semiconductor device 50 (see FIG. 5A). The shape of the trench 9a is a taper shape that increases in area as it goes deeper. The trench 9a is provided so as to reach the N + semiconductor substrate 1a from the surface of the N − type drift region 2a. A method for forming the trench 9a is not particularly limited, but the trench 9a can be easily formed through a photolithography process and a dry etching process. In the dry etching process, by adjusting the etching conditions, the shape of the trench can be tapered as shown in FIG. 4. Generally, in a reactive ion etching (RIE) etching facility, When the pressure is increased, the tapered shape can be obtained.
続いて、トレンチ９ａ内の少なくとも溝の底面、及び側壁を被覆するように絶縁層５ａを形成する（図５Ｂ参照）。絶縁層５の形成方法は特に限定されないが、減圧ＣＶＤ法により、トレンチ９ａの底面、及び側壁に絶縁膜が被覆されるように形成することができる。減圧ＣＶＤ法により形成することにより、トレンチ９ａのオーバーハング部でも絶縁膜を被覆することが可能となる。また、熱酸化法等により膜状の絶縁層を形成してもよい。また、トレンチ９ａ内全てに絶縁層が埋設されるようにしてもよい。 Subsequently, the insulating layer 5a is formed so as to cover at least the bottom and side walls of the trench in the trench 9a (see FIG. 5B). A method for forming the insulating layer 5 is not particularly limited, but the insulating layer 5 can be formed by low pressure CVD so that the bottom surface and the side wall of the trench 9a are covered with the insulating film. By forming by the low pressure CVD method, it is possible to cover the insulating film even in the overhang portion of the trench 9a. Further, a film-like insulating layer may be formed by a thermal oxidation method or the like. Further, an insulating layer may be embedded in the entire trench 9a.
その後、形成した絶縁層５ａをデバイスのアクティブ領域から除去する。すなわち、半導体装置５０ａの外周終端部にのみ残るようにする。 Thereafter, the formed insulating layer 5a is removed from the active region of the device. That is, it remains only at the outer peripheral end portion of the semiconductor device 50a.
次に、ゲート絶縁膜１１を形成するために熱酸化を行う。次いで、ポリシリコンをＣＶＤ法などにより成膜し、フォトリソグラフィー工程とドライエッチング工程を経て、ゲート絶縁膜１１及びゲート電極１２を形成する（図５Ｃ参照）。 Next, thermal oxidation is performed to form the gate insulating film 11. Next, a polysilicon film is formed by a CVD method or the like, and a gate insulating film 11 and a gate electrode 12 are formed through a photolithography process and a dry etching process (see FIG. 5C).
続いて、Ｐ型ボディ領域３ａを形成するために、ボロン（Ｂ）等の不純物をイオン注入する。Ｐ型ボディ領域３ａは、上記実施形態１と異なり、その深部において逆テーパー形状部が形成されていない。すなわち、Ｎ−型ドリフト領域２ａとＰ型ボディ領域３ａとのＰＮ界面７ａは、Ｎ＋半導体基板１ａの主面と実質的に平行な方向にある。 Subsequently, impurities such as boron (B) are ion-implanted to form the P-type body region 3a. Unlike the first embodiment, the P-type body region 3a is not formed with an inversely tapered portion at a deep portion thereof. That is, the PN interface 7a between the N − type drift region 2a and the P type body region 3a is in a direction substantially parallel to the main surface of the N + semiconductor substrate 1a.
本実施形態２においては、トレンチ９ａを深部に行くにつれて面積が広くなるようなテーパー形状とすることにより、トレンチ９ａに埋設されたトレンチ９ａの内側側壁６と、ＰＮ接合面７ａとの成す角度θが鋭角に形成される（図５Ｃ参照）。 In the second embodiment, an angle θ formed between the inner side wall 6 of the trench 9a embedded in the trench 9a and the PN junction surface 7a by making the trench 9a have a tapered shape that increases in area as it goes deeper. Is formed at an acute angle (see FIG. 5C).
次に、Ｎ＋型ソース領域４を形成したい領域にイオン注入を行い、熱処理を実施する。これにより、Ｎ＋型ソース領域４を形成する（図５Ｄ参照）。その後、上記実施形態１と同様の工程等を経て、図５Ｅに示すような構造を得、最終的には図４に示すような半導体装置５０ａを得る。 Next, ion implantation is performed on a region where the N + type source region 4 is to be formed, and heat treatment is performed. Thereby, the N + type source region 4 is formed (see FIG. 5D). Thereafter, the same process as in the first embodiment is performed to obtain a structure as shown in FIG. 5E, and finally a semiconductor device 50a as shown in FIG. 4 is obtained.
本実施形態２に係る半導体装置５０ａによれば、外周終端部に絶縁層５ａで被覆されたトレンチ９ａを設け、かつ、内側側壁６ａと、Ｎ−型ドリフト領域２ａ及びＰ型ボディ領域３ａのＰＮ接合面７ａとの成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。 According to the semiconductor device 50a according to the second embodiment, the trench 9a covered with the insulating layer 5a is provided at the outer peripheral termination portion, and the inner side wall 6a, the N − type drift region 2a, and the PN of the P type body region 3a are provided. By making the angle θ formed with the joint surface 7a an acute angle, the outer peripheral structure of the power MOSFET can be realized in a small area, and a decrease in breakdown voltage at the outer periphery can be prevented.
［実施形態３］
図６に、本実施形態３に係る半導体装置５０ｂの終端部近傍の模式的断面図を示す。本実施形態３に係る半導体装置５０ｂは、トレンチの構造以外は、上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置５０のトレンチ９は、Ｎ＋半導体基板１まで到達するように設けられていたのに対し、本実施形態３に係る半導体装置５０ｂのトレンチ９ｂは、Ｎ−型ドリフト領域２ｂ内に、Ｐ型ボディ領域３の底面よりも深い位置まで到達するように形成されている点において相違する。
[Embodiment 3]
FIG. 6 is a schematic cross-sectional view of the vicinity of the terminal portion of the semiconductor device 50b according to the third embodiment. The semiconductor device 50b according to the third embodiment is the same as the first embodiment except for the trench structure. That is, the trench 9 of the semiconductor device 50 according to the first embodiment is provided to reach the N + semiconductor substrate 1, whereas the trench 9b of the semiconductor device 50b according to the third embodiment is N −. It is different in that it is formed in the type drift region 2b so as to reach a position deeper than the bottom surface of the P type body region 3.
本実施形態３に係る半導体装置５０ｂによれば、外周終端部に絶縁層５ｂで被覆されたトレンチ９ｂを設け、かつ、内側側壁６と、Ｎ−型ドリフト領域２ｂ及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。 According to the semiconductor device 50b according to the third embodiment, the trench 9b covered with the insulating layer 5b is provided at the outer peripheral end portion, and the inner side wall 6, the N − type drift region 2b, and the PN of the P type body region 3 are provided. By making the angle θ formed with the bonding surface 7 an acute angle, the outer peripheral structure of the power MOSFET can be realized with a small area, and a decrease in breakdown voltage at the outer periphery can be prevented.
［実施形態４］
図７に、本実施形態４に係る半導体装置５０ｃの終端部近傍の模式的断面図を示す。本実施形態４に係る半導体装置５０ｃは、トレンチの形成位置以外は、上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置５０のトレンチ９は、半導体装置５０の外周終端部の近傍に設けられていたのに対し、本実施形態４に係る半導体装置５０ｃのトレンチ９ｃは、半導体装置５０ｃの外周終端部に設けられ、絶縁層５ｃが半導体装置５０ｃの側壁の一部を構成している点において相違する。
[Embodiment 4]
FIG. 7 is a schematic cross-sectional view of the vicinity of the terminal portion of the semiconductor device 50c according to the fourth embodiment. The semiconductor device 50c according to the fourth embodiment is the same as that of the first embodiment except for the trench formation position. That is, the trench 9 of the semiconductor device 50 according to the first embodiment is provided in the vicinity of the outer peripheral termination portion of the semiconductor device 50, whereas the trench 9c of the semiconductor device 50c according to the fourth embodiment is the semiconductor device. The difference is that the insulating layer 5c is provided at the outer peripheral end portion of 50c and constitutes a part of the side wall of the semiconductor device 50c.
本実施形態４に係る半導体装置５０ｃによれば、外周終端部に絶縁層５ｃで被覆されたトレンチ９ｃを設け、かつ、内側側壁６と、Ｎ−型ドリフト領域２及びＰ型ボディ領域３のＰＮ接合面７との成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。 According to the semiconductor device 50 c according to the fourth embodiment, the trench 9 c covered with the insulating layer 5 c is provided at the outer peripheral end portion, and the inner side wall 6 and the PN of the N − type drift region 2 and the P type body region 3 are provided. By making the angle θ formed with the bonding surface 7 an acute angle, the outer peripheral structure of the power MOSFET can be realized with a small area, and a decrease in breakdown voltage at the outer periphery can be prevented.
［実施形態５］
図８に、本実施形態５に係る半導体装置５０ｄの終端部近傍の模式的断面図を示す。本実施形態５に係る半導体装置５０ｄは、トレンチ内の絶縁層の形状以外は、上記実施形態２と同様である。すなわち、上記実施形態２に係る半導体装置５０ａのトレンチ９ａ内の絶縁層５ａは、トレンチ９ａの壁面及び底面を被覆するように形成されていたのに対し、本実施形態５に係る半導体装置５０ｄのトレンチ９ａ内の絶縁層５ｄは、トレンチ９ａ内に充填されている点において相違する。
[Embodiment 5]
FIG. 8 is a schematic cross-sectional view of the vicinity of the terminal portion of the semiconductor device 50d according to the fifth embodiment. The semiconductor device 50d according to the fifth embodiment is the same as the second embodiment except for the shape of the insulating layer in the trench. That is, the insulating layer 5a in the trench 9a of the semiconductor device 50a according to the second embodiment is formed so as to cover the wall surface and the bottom surface of the trench 9a, whereas the semiconductor device 50d according to the fifth embodiment has the same structure. The insulating layer 5d in the trench 9a is different in that the trench 9a is filled.
本実施形態５に係る半導体装置５０ｄによれば、外周終端部に絶縁層５ｄに埋設されたトレンチ９ｄを設け、かつ、内側側壁６ａと、Ｎ−型ドリフト領域２ａ及びＰ型ボディ領域３ａのＰＮ接合面７ａとの成す角度θを鋭角とすることにより、パワーＭＯＳＦＥＴの外周構造を狭い面積で実現しつつ、外周における耐圧低下を防ぐことができる。 According to the semiconductor device 50d according to the fifth embodiment, the trench 9d embedded in the insulating layer 5d is provided in the outer peripheral end portion, and the inner side wall 6a, the PN of the N − type drift region 2a and the P type body region 3a are provided. By making the angle θ formed with the joint surface 7a an acute angle, the outer peripheral structure of the power MOSFET can be realized in a small area, and a decrease in breakdown voltage at the outer periphery can be prevented.
上記実施形態１〜５は、一例であり、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。また、これらの実施形態は、任意に組み合わせて適用することができる。また、上記実施形態においては、第１導電型としてＮ型、第２導電型としてＰ型の例について説明したが、第１導電型がＰ型、第２導電型がＮ型であっても本発明を適用することができる。半導体基板の導電型は、デバイスに応じて適宜設計することができる。上記においては、ドリフト領域と半導体基板が同一導電型である例を説明したが、ＩＧＢＴ型の場合には、通常、ドリフト領域と半導体基板は、互いに反転した導電型となる。また、半導体層として、ドリフト領域、ボディ領域、ソース領域を備える層からなる例を説明したが、これは一例であって、本発明の趣旨を逸脱しない範囲において半導体層の構成は、種々の構成を採用することが可能である。 The first to fifth embodiments are examples, and various modifications can be made without departing from the spirit of the present invention. Also, these embodiments can be applied in any combination. Further, in the above-described embodiment, an example in which the first conductivity type is N type and the second conductivity type is P type has been described. However, even if the first conductivity type is P type and the second conductivity type is N type, The invention can be applied. The conductivity type of the semiconductor substrate can be appropriately designed according to the device. In the above description, the example in which the drift region and the semiconductor substrate have the same conductivity type has been described. However, in the case of the IGBT type, the drift region and the semiconductor substrate usually have conductivity types that are inverted from each other. Further, the example of the semiconductor layer including the layer including the drift region, the body region, and the source region has been described. However, this is an example, and the configuration of the semiconductor layer may be various configurations without departing from the gist of the present invention. Can be adopted.
半導体装置としてパワーＭＯＳＦＥＴの例を挙げたが、本発明は、ＩＧＢＴ等をはじめとする高電圧を制御するパワーデバイスに好適に適用することができる。換言すると、ＰＮ接合面を形成する第１導電型の半導体層と、第２導電型の半導体層が半導体基板に積層された構造の半導体装置であって、縦方向に電流を流す半導体装置に広く本発明を適用することができる。 Although an example of a power MOSFET is given as an example of a semiconductor device, the present invention can be suitably applied to a power device that controls a high voltage such as an IGBT. In other words, a semiconductor device having a structure in which a first conductive type semiconductor layer forming a PN junction surface and a second conductive type semiconductor layer are stacked on a semiconductor substrate, and widely used in a semiconductor device in which current flows in a vertical direction. The present invention can be applied.
１ Ｎ＋半導体基板
２ Ｎ−型ドリフト領域
３ Ｐ＋ボディ領域
４ Ｎ＋ソース領域
５ 絶縁層
６ 内側側壁
７ ＰＮ接合面
９ トレンチ
１０ 半導体層
１１ ゲート絶縁膜
１２ ゲート電極
１３ 層間絶縁膜
１４ ソース電極
１５ ドレイン電極
２０ スクライブ線領域
２１ スクライブ線
２２ 能動素子領域
５０ 半導体装置
1 N + semiconductor substrate 2 N − type drift region 3 P + body region 4 N + source region 5 insulating layer 6 inner side wall 7 PN junction surface 9 trench 10 semiconductor layer 11 gate insulating film 12 gate electrode 13 interlayer insulating film 14 source electrode 15 Drain electrode 20 Scribe line region 21 Scribe line 22 Active element region 50 Semiconductor device
Claims (8)
半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層が少なくとも設けられた半導体層と、
平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するように形成され、少なくとも壁面が絶縁層によって被覆されているトレンチと、
を備え、
前記トレンチの内側側壁は、前記ＰＮ接合面と当接しており、前記トレンチの内側側壁と、前記ＰＮ接合面との成す角度が鋭角である半導体装置。 A semiconductor device for passing a current in a vertical direction,
A semiconductor substrate;
A semiconductor layer provided with at least a first conductivity type semiconductor layer formed on the semiconductor substrate, and a second conductivity type semiconductor layer forming a PN junction surface with the first conductivity type semiconductor layer;
In a peripheral end portion in plan view, or in the vicinity thereof, a trench is formed so as to reach a deeper portion than the PN junction surface from the surface of the semiconductor layer, and at least a wall surface is covered with an insulating layer;
With
A semiconductor device in which an inner side wall of the trench is in contact with the PN junction surface, and an angle formed by the inner side wall of the trench and the PN junction surface is an acute angle.
半導体基板上に第１導電型の半導体層、及び前記第１導電型の半導体層とＰＮ接合面を形成する第２導電型の半導体層を少なくとも設けるように半導体層を形成し、
平面視上の外周終端部、若しくはその近傍において、前記半導体層の表面から前記ＰＮ接合面よりも深部に到達するよう、かつ、その内部側壁が前記ＰＮ接合面と当接するようにトレンチを形成し、
前記トレンチの少なくとも壁面を絶縁層によって被覆する工程を備え、
前記半導体層、又は／及び前記トレンチは、前記トレンチの内側側壁と前記ＰＮ接合面との成す角度が鋭角となるように形成する半導体装置の製造方法。 A method for manufacturing a semiconductor device in which a current flows in a vertical direction,
Forming a semiconductor layer on the semiconductor substrate so as to provide at least a first conductivity type semiconductor layer and a second conductivity type semiconductor layer forming a PN junction surface with the first conductivity type semiconductor layer;
A trench is formed at the outer peripheral terminal end in the plan view or in the vicinity thereof so as to reach the deeper part than the PN junction surface from the surface of the semiconductor layer, and the inner side wall abuts on the PN junction surface. ,
A step of covering at least a wall surface of the trench with an insulating layer;
The method for manufacturing a semiconductor device, wherein the semiconductor layer and / or the trench is formed such that an angle formed between an inner side wall of the trench and the PN junction surface is an acute angle.
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| JP2009279432A JP5520024B2 (en) | 2009-12-09 | 2009-12-09 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009279432A JP5520024B2 (en) | 2009-12-09 | 2009-12-09 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011124325A true JP2011124325A (en) | 2011-06-23 |
| JP5520024B2 JP5520024B2 (en) | 2014-06-11 |
Family
ID=44287943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009279432A Expired - Fee Related JP5520024B2 (en) | 2009-12-09 | 2009-12-09 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5520024B2 (en) |
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-
2009
- 2009-12-09 JP JP2009279432A patent/JP5520024B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5520024B2 (en) | 2014-06-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120801 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131122 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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