CN109584933B

CN109584933B - 半导体器件

Info

Publication number: CN109584933B
Application number: CN201811237850.8A
Authority: CN
Inventors: 小川大也; 伊藤孝; 友枝光弘
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-29
Filing date: 2012-08-29
Publication date: 2023-07-25
Anticipated expiration: 2032-08-29
Also published as: EP2892054A4; TW201411627A; US20150131384A1; EP2892054B1; US20160012900A1; JPWO2014033851A1; TWI603334B; US9177657B2; JP5829337B2; CN109584933A; WO2014033851A1; CN104380386A; EP2892054A1

Abstract

在半导体器件所具备的非易失性存储器装置(4)中，在基于带间隧穿方式进行的数据擦除时，当满足电荷泵电路(52)的输出电压(VUCP)恢复至规定的基准电压这一条件，以及从开始对擦除对象的存储器单元(MC)供给升压电压(VUCP)起经过了规定的基准时间这一条件时，结束对擦除对象的存储器单元(MC)供给升压电压。

Description

半导体器件

本发明申请是国际申请日为2012年08月29日、国际申请号为PCT/JP2012/071822、进入中国国家阶段的国家申请号为201280074152.5、发明名称为“半导体器件”的发明申请的分案申请。

技术领域

本发明涉及具有能够电重写的非易失性存储器装置的半导体器件，例如，适合应用于通过带间隧穿电流擦除数据的方式的非易失性存储器装置。

背景技术

在闪速存储器等具有能够电重写的非易失性存储器装置的半导体器件中，存在伴随非易失性存储器装置的容量增加，程序(写入)时间增大的倾向。

日本特开2006-351166号公报(专利文献1)公开了用于使该程序时间缩短的技术。具体来讲，该文献的闪速存储器装置包括控制逻辑、高电压产生电路和信号产生电路。控制逻辑，在程序区间时，产生通知向字线供给程序电压的第1标志信号。高电压产生电路产生向字线供给的程序电压，在程序区间时，产生通知程序电压已恢复至目标电压的第2标志信号。信号产生电路响应于第1和第2标志信号而产生程序执行结束信号。当生成程序执行结束信号时，控制逻辑使第1标志信号非激活，以使程序区间结束。

现有技术文献

专利文献

专利文献1：日本特开2006-351166号公报

发明内容

发明想要解决的技术问题

但是，在如利用了带间隧穿的擦除方式那样在擦除时流过存储器单元的电流(擦除电流)比较大的情况下，因与电荷泵电路的电流供给能力的兼顾，能够同时进行擦除的存储器单元数量受到制限。因此，通常，存储器阵列被分割为多个块，在擦除时按每个块对共用的源极线施加高电压。

另一方面，因存储器单元、擦除块、半导体器件、制造工艺等的偏差的原因，擦除电流的大小存在偏差。存在当考虑这些偏差(具有余量)来使擦除电流的大小、擦除执行时间的设定最优化时，擦除时间增大，或者擦除时间的缩短困难的问题。

其它的课题和新的特征，根据本说明书的记载和附图变得明确。

用于解决技术课题的技术方案

在一实施方式的半导体器件中，在基于带间隧穿方式进行的数据擦除时，当满足电荷泵电路的输出电压恢复至规定的基准电压这一条件，以及从开始对擦除对象的存储器单元供给升压电压起经过了规定的基准时间这一条件时，结束对擦除对象的存储器单元供给升压电压。

发明效果

根据上述的一实施方式，能够使对各存储器单元的源极施加脉冲电压的施加时间与以往相比最优化，能够缩短擦除时间。

附图说明

图1是表示实施方式1的半导体器件的构成的框图。

图2A是示意地表示存储器单元的构成的截面图。

图2B是表示存储器单元的电路图符号的图。

图3A是表示程序脉冲施加动作时的状态的图。

图3B是表示擦除脉冲施加动作时的状态的图。

图3C是表示读取动作时的状态的图。

图3D是表示程序验证动作时的状态的图。

图4是表示图1的非易失性存储器装置的整体构成的框图。

图5是示意地表示图4的存储器阵列的构成的俯视图。

图6是表示图5的某个存储器块的构成的电路图。

图7是用于对擦除动作时的电荷泵电路的输出电流和输出电压的变化进行说明的图。

图8是用于对适当的擦除脉冲的施加时间的设定方法进行说明的图。

图9是用于对图4～图6中所示的非易失性存储器装置中的擦除动作进行说明的图。

图10A是表示在基于以往的擦除动作进行了数据擦除的情况下、按每个存储器块的阈值电压的分布图。

图10B是表示在通过实施方式1的情况的擦除动作进行了数据擦除的情况下、按每个存储器块的阈值电压的分布的图。

图11是用于对实施方式2中的非易失性存储器装置的擦除动作进行说明的图。

图12是用于对在图4的非易失性存储器装置中流过控制电路和电源电路间之间的控制信号进行说明的图。

图13是表示图12的环形振荡器的构成的一例的电路图。

图14是表示图12的电荷泵电路的构成的一例的电路图。

图15是表示图12的电压检测部的构成的一例的电路图。

图16是表示图12的电源切换电路的一部分的构成例和源极线驱动器部的构成例的电路图。

图17是表示图12的定时控制部的构成的框图。

图18是表示图17的驱动脉冲生成部的构成的电路图。

图19是用于说明图18的驱动脉冲生成部的动作的图。

图20是表示图18的驱动脉冲生成部的动作的一例的时序图。

图21是用于对第1擦除模式中的非易失性存储器装置的擦除动作进行说明的图。

图22是用于对第2擦除模式中的非易失性存储器装置的擦除动作进行说明的图。

图23是表示在实施方式4的半导体器件中、非易失性存储器装置的电源电路的构成的图。

具体实施方式

以下，参照附图对各实施方式详细地进行说明。此外，对相同或者相当的部分标注相同的附图标记，不重复其说明。

<实施方式1>

[半导体器件的构成]

图1是表示实施方式1的半导体器件的构成的框图。图1中示出了微型计算机芯片1来作为半导体器件的一例。微型计算机芯片1包括CPU(Central Processing Unit：中央处理单元)2、RAM(Random Access Memory：随机存取存储器)3、非易失性存储器装置4、周边电路5、接口电路7、将它们相互连接的数据总线8和电源电路6。

电源电路6基于从微型计算机芯片1的外部接收的外部电源电压VCC生成内部电源电压VDD。内部电源电压VDD供给到微型计算机芯片1的各部(图1中，仅仅代表地示出了对非易失性存储器装置4的供给)。

非易失性存储器装置4是EEPROM(Electrically Erasable and ProgrammableRead-only Memory：电可擦除可编程只读存储器)或闪速存储器等半导体存储装置。这些半导体存储装置的各存储器单元在栅极电极和沟道层之间具有电荷蓄积部。存储器单元的阈值电压根据蓄积在电荷蓄积部的电荷而变化，由此能够存储“1”、“0”的信息。作为电荷蓄积部，通常使用由多结晶硅膜形成的浮栅(浮置栅极)、或者氮化硅膜等。氮化硅膜通过分散存在于膜中的俘获电平(trap level)蓄积电荷。该实施方式中，对使用氮化硅膜作为电荷蓄积部的例子进行说明。接下来，对存储器单元的具体构成进一步详细说明。

[存储器单元的构成]

图2A是示意地表示存储器单元的构成的截面图。图2B是表示存储器单元的电路图符号的图。图2A和图2B中，对对应的部分标注相同的附图标记。

参照图2A和图2B，存储器单元(也称为“存储器单元晶体管”)MC形成在衬底20上，包括控制栅极(CG：Control Gate)21、氮化硅膜22、存储器栅极(MG：Memory Gate)23、源极区域24、和漏极区域25。控制栅极21隔着绝缘层(未图示)形成在P型硅衬底20的表面上。氮化硅膜22作为由氧化硅膜(未图示)、氮化硅膜22、和氧化硅膜(未图示)形成的ONO(Oxide-Nitride-Oxide)膜形成在控制栅极21的侧壁。在ONO膜上形成有侧壁结构的存储器栅极23。源极区域24和漏极区域25通过对栅极21、23的两侧的衬底20注入N型杂质而分别形成。从与衬底20垂直的方向观察，存储器栅极23的一部分和源极区域24的一部分重叠，控制栅极21的一部分和漏极区域25的一部分重叠。

在配置有多个存储器单元MC的存储器阵列中，设置有各自与存储器单元行对应地在行方向X上延伸的、存储器栅极线MGL、控制栅极线CGL、和源极线SL。设置有与存储器单元列对应地在列方向Y上延伸的位线BL。各存储器单元MC中，存储器栅极23与对应的存储器栅极线MGL连接。控制栅极21与对应的控制栅极线CGL连接。源极区域24与对应的源极线SL连接。漏极区域25与对应的位线BL连接。

[存储器单元的动作]

各存储器单元MC被分配固有的地址，各存储器单元MC根据与电荷蓄积部(氮化硅膜22)的电荷量对应的阈值电压的变化来存储1位的数据。

图3A～图3D表示存储器单元MC的动作时的状态。图3A是表示程序脉冲施加动作时的状态的图，图3B是表示擦除脉冲施加动作时的状态的图，图3C是表示读取动作时的状态的图，图3D是表示程序验证动作时的状态的图。

参照图3A，在程序脉冲施加动作时，存储器栅极23被施加6.4～11V之间的被选择的电压，控制栅极21被施加1.0V，源极区域24被施加3.2～7.0V之间的被选择的电压，漏极区域25被施加0.8V。由此，利用源极侧注入(SSI：Source Side Injection)方式，热电子被注入氮化硅膜22，存储器单元MC的阈值电压变高。程序脉冲施加动作在存储器单元MC的阈值电压比规定的程序验证电压PV高之前反复进行。程序后的存储器单元MC存储有数据“0”和“1”中的例如“1”(也可以决定为“0”，但是，在本说明书中为“1”)。此外，存储器栅极23的电压被设定为在存储器单元MC的阈值电压难以变高的情况下在正侧较高的电平。源极区域24的电压根据存储器栅极23的电压设定。

参照图3B，擦除脉冲施加动作时，存储器栅极23被施加-3.3～-8V之间的被选择的电压，控制栅极21被施加0V，源极区域24被施加3.2～7.0V，漏极区域25成为OPEN状态，衬底20接地(被施加0V)。由此，与存储器栅极23重叠的源极区域24的部分被施加高电场。因此，能带弯曲，所以，从价电子带(Valence Band)到传导带(Conduction Band)产生电子隧穿的带间隧穿(BTBT：Band To Band Tunneling)。通过带间隧穿，在价电子带生成空穴(hole)。隧穿后的电子到达源极线SL，在价电子带生成的空穴的一部分到达衬底20，所以，从源极线SL向衬底20流过电流。生成的空穴的一部分被高电场加速，成为热空穴，被注入氮化硅膜22。该结果，存储器单元MC的阈值电压降低。

该通过带间隧穿方式进行的擦除脉冲的施加动作在直至存储器单元MC的阈值电压比规定的擦除验证电压EV低之前反复进行。擦除后的存储器单元MC中存储数据“0”和“1”中的例如“0”。此外，存储器栅极23的电压被设定为在存储器单元MC的阈值电压难以变低的情况下在负侧较高的电平。源极区域24的电压根据存储器栅极23的电压设定。

参照图3C，在读取动作时，存储器栅极23和源极区域24被施加0V，控制栅极21和漏极区域25被施加1.5V，判定在漏极区域25和源极区域24之间流动的电流Id是否比阈值电流大。在电流Id比阈值电流大的情况下，存储器单元MC的阈值电压低，所以，判定存储器单元MC的存储数据为“0”。相反，在电流Id比阈值电流小的情况下，存储器单元MC的阈值电压高，所以，判定存储器单元MC的存储数据为“1”。

参照图3D，在程序验证动作时，存储器栅极23被施加程序验证电压PV，源极区域24被施加0V，控制栅极21和漏极区域25被施加1.5V，判定在漏极区域25和源极区域24之间流动的电流Id是否比阈值电流大。在电流Id比阈值电流大的情况下，存储器单元MC的阈值电压比程序验证电压PV低，所以，判定为程序未完成。相反，在电流Id比阈值电流小的情况下，存储器单元MC的阈值电压比程序验证电压PV高，所以，判定为程序完成。

在擦除验证动作时，在图3D中，存储器栅极23被施加擦除验证电压EV来替代程序验证电压PV。其它部位被施加的电压与图3D的情况相同。在漏极区域25和源极区域24之间流动的电流Id比阈值电流大的情况下，存储器单元MC的阈值电压比擦除验证电压EV低，所以，判定为擦除完成。相反，在电流Id比阈值电流小的情况下，存储器单元MC的阈值电压比擦除验证电压EV高，所以，判定为擦除未完成。

[非易失性存储器装置的构成]

图4是表示图1的非易失性存储器装置的整体构成的框图。参照图4，非易失性存储器装置4包括存储器阵列30、地址缓冲器31、输入输出电路32、字线译码器部35、控制栅极线驱动器部36、存储器栅极线驱动器部37、列类选择电路38、源极线驱动器部33、源极线栅极驱动器部34、电源电路50、和电源切换电路60。

存储器阵列30中呈行列状地配置有多个在图2中说明的存储器单元MC。该实施方式中，位线包括多个主位线BL和副位线SBL。在各主位线BL(与图5的主位线BL0～BL2047对应，与图6的主位线BL0～BL255对应)上经由开关用的晶体管QC(与图6的晶体管QC0A、QC0B，...，QC255A、QC255B对应)与多个副位线SBL(与图6的副位线BL0A、BL0B，...，BL255A、BL255B对应)连接。存储器单元MC的漏极区域25与对应的副位线SBL连接。

地址缓冲器31从非易失性存储器装置4的外部(例如、图1的CPU2)接收地址信号(行地址信号、列地址信号)。地址缓冲器31将从外部接收的行地址信号输出至字线译码器部35，将列地址信号输出至列类选择电路38。

输入输出电路32将从非易失性存储器装置4的外部(例如、图1的CPU2)接收的写入数据信号输出至列类选择电路38。输入输出电路32还将从列类选择电路38接收的读取数据信号输出至非易失性存储器装置4的外部。

字线译码器部35通过对经由地址缓冲器31接收的行地址信号进行译码，将指定存储器阵列的选择行的信号输出。

控制栅极线驱动器部36对与由字线译码器部35指定的选择行对应的控制栅极线CGL供给经由电源切换电路60接收的规定的动作电压。

存储器栅极线驱动器部37对与由字线译码器部35指定的选择行对应的存储器栅极线MGL供给经由电源切换电路60接收的规定的动作电压。

源极线驱动器部33包含多个源极线驱动器SLD。各源极线驱动器SLD向对应的源极线SL供给接地电压或者经由电源切换电路60接收的规定的动作电压。此外，各源极线驱动器SLD经由对应的开关用的晶体管QA(与图5的QA0～QA31对应)与源极线SL(与图6的SL0_0～SL0_15对应)连接。

源极线栅极驱动器部34包含多个源极线栅极驱动器SGD。各源极线栅极驱动器部34驱动对应的晶体管QA的栅极。

列类选择电路38中与位线BL分别对应地设置有多个写入锁存器。各写入锁存器收纳经由输入输出电路32输入的写入数据。

列类选择电路38还设置有对经由地址缓冲器31接收的列地址信号进行译码的列译码器电路。列类选择电路38在数据写入时，基于由列译码器电路进行的译码结果和收纳于写入锁存器的写入数据，对所选择的位线BL(与选择列对应的位线BL)供给经由接地电压或者电源切换电路60接收的规定的动作电压。

列类选择电路38还包含经由所选择的位线BL对流过读取对象的存储器单元MC的电流进行检测的读取用感测放大器(SA：Sense Amplifier)电路、和经由所选择的位线BL对流过程序对象或者擦除对象的存储器单元MC的电流进行检测的验证用感测放大器电路等。

控制电路40根据从图1的CPU2等的主机接收的指令，执行程序脉冲施加动作、擦除脉冲施加动作、读取动作、程序验证动作、和擦除验证动作等各动作模式。控制电路40还控制电源电路50和电源切换电路60，以使得各动作模式所需要的动作电压被供给至各驱动器部。

更详细来讲，控制电路40包括接收来自主机的指令的主控制部41、电源电路控制部42和定时控制部43。电源电路控制部42根据主控制部41的控制而控制电源电路50。定时控制部43根据主控制部41的控制对源极线驱动器部33输出控制信号SLDCTL，由此控制对各源极线SL供给动作电压(升压电压VUCP)的定时。在本说明书中，将在擦除动作时对源极线驱动器部33输出的控制信号SLDCTL称为“擦除脉冲”。

图4中省略图示，但是，定时控制部43还对存储器栅极线驱动器部37输出控制信号，由此控制对各存储器栅极线MGL供给动作电压的定时，通过对控制栅极线驱动器部36输出控制信号，来控制对各控制栅极线CGL供给动作电压的定时。

电源电路50包括通过使由图1的电源电路6生成的内部电源电压VDD在正方向上升压或者在负方向上升压，生成于与各动作模式对应的各种大小的动作电压的电荷泵电路。

例如、电源电路50作为用于生成在擦除脉冲施加动作时对源极线供给的升压电压VUCP的构成，包含图4所示的电荷泵电路52和电压检测部53。(在电源电路50中为了生成与各动作模式对应的各种的大小的动作电压而设置有多个同样的电路构成。)

电荷泵电路52基于来自环振荡器(图示省略)的驱动信号(时钟)DRV生成将电源电压VDD升压而得到的升压电压VUCP。

电压检测部53检测电荷泵电路52的输出电压(升压电压VUCP)，比较将升压电压VUCP分压而得到的电压和由基准电压产生电路(图示省略)生成的参考电压Vref。电压检测部53在将升压电压VUCP分压而得到的电压在参考电压Vref以上时，使控制信号UCPOK为激活状态。电荷泵电路52在从电压检测部53接收了激活状态的控制信号UCPOK时使升压动作停止。控制信号UCPOK也输入到定时控制部43。如图8、图9中详细说明那样，定时控制部43基于控制信号UCPOK控制对源极线驱动器SLD输出的控制信号SLDCTL的定时。

电源切换电路60是接收由电源电路50生成的各种大小的动作电压，根据各动作模式，切换供给的动作电压的大小、供给目的地的开关组(也称为分配器(distributor))。

[存储器阵列的构成]

图5是示意地表示图4的存储器阵列的构成的俯视图。图5一并示出存储器阵列30周边的各驱动器部。

在图5的存储器阵列30中，作为一例例示了图2的存储器单元MC配置成64行4096列的例子。存储器阵列30被分割成各自由16行512列的存储器单元MC形成的32个存储器块MB0～MB31。所以，在存储器阵列30内，存储器块MB0～MB31配置成4行8列(图5中，为了容易理解图，代表性地示出了8个存储器块)。各存储器块MB中，源极线SL通过彼此连接而成为共用。

控制栅极线驱动器部36配置在存储器阵列30的X方向的中央，包括：分别对图的左侧的控制栅极线CGL0A～CGL63A进行驱动的驱动器CGD0A～CGD63A；和分别对图的右侧的控制栅极线CGL0B～CGL63B进行驱动的驱动器CGD0B～CGD63B。控制栅极线CGL0A～CGL15A在存储器块MBO～MB3中共用地使用，控制栅极线CGL16A～CGL31A在存储器块MB8～MB11中共用地使用，控制栅极线CGL32A～CGL47A在存储器块MB16～MB19中共用地使用，控制栅极线CGL48A～CGL63A在存储器块MB24～MB27中共用地使用。同样，控制栅极线CGL0B～CGL15B在存储器块MB4～MB7中共用地使用，控制栅极线CGL16B～CGL31B在存储器块MB12～MB15中共用地使用，控制栅极线CGL32B～CGL47B在存储器块MB20～MB23中共用地使用，控制栅极线CGL48B～CGL63B在存储器块MB28～MB31中共用地使用。

存储器栅极线驱动器部37包含驱动器MGD0～MGD15。驱动器MGDi(其中，0≤i≤15)驱动存储器栅极线MGLi、MGLi+16、MGLi+32、MGLi+48。存储器栅极线MGL0～MGL15在存储器块MB0～MB7中共用地使用，存储器栅极线MGL16～MGL31在存储器块MB8～MB15中共用地使用，存储器栅极线MGL32～MGL47在存储器块MB16～MB23中共用地使用，存储器栅极线MGL48～MGL63在存储器块MB24～MB31中共用地使用。

源极线驱动器部33包含分别对存储器块MBO～MB31的源极线进行驱动的驱动器SLD0～SLD31。与驱动器SLD0～SLD31分别对应地设置有开关用的NMOS(Negative-channelMetal Oxide Semiconductor：N沟道金属氧化物半导体)晶体管QA0～QA31。从驱动器SLD0～SLD31各自输出的动作电压经由对应的NMOS晶体管QA供给到设置在对应的存储器块MB的共用的源极线SL。NMOS晶体管QA0～QA31根据从源极线栅极驱动器SGD输出的信号切换为导通或者截止。

从列类选择电路38引出主位线BL0～BL2047。主位线BL按存储器阵列30的每2列而设置1根。

图6是表示图5中的某个存储器块的构成的电路图。图5所示的存储器块MB0以外的存储器块MB1～MB31也具有同样的构成，所以，以下，以存储器块MB0的构成为代表，尤其对设置在该存储器块MB0的源极线和副位线进行说明。

参照图6，与存储器块MB0的存储器单元行分别对应地设置有源极线SL0_0～SL0_15。源极线SL0_0～SL0_15的各一端与在Y方向上延伸的布线SL0_bus连接。布线SL0_bus的一端经由NMOS晶体管QA0与源极线驱动器SLD0连接，并且，经由开关用的NMOS晶体管QB0与接地节点VSS连接。在对各存储器单元MC的源极施加正的动作电压的情况下，NMOS晶体管QA0成为导通状态，NMOS晶体管QB0成为截止状态。在对各存储器单元MC的源极施加接地电压的情况下，NMOS晶体管QA0成为截止状态，NMOS晶体管QB0成为导通状态。

与存储器块MB0的存储器单元列分别对应地设置有副位线BL0A、BL0B、BL1A、BL1B、...、BL255A、BL255B。副位线BL0A，BL0B的一端分别经由开关用的NMOS晶体管QC0A、QC0B与主位线BL0连接。副位线BL0A、BL0B的另一端经由PMOS(Positive-channel MetalOxide Semiconductor：P沟道金属氧化物半导体)晶体管QD0A、QD0B与电源节点VDD连接。PMOS晶体管QD0A、QD0B通过对栅极施加规定的偏置电压而被用作恒流源。对于其它的副位线BLA、BLB也相同，一端经由开关用的晶体管与对应的主位线BL连接，另一端经由恒流源用的PMOS晶体管与电源节点VDD连接。

[擦除动作时的电荷泵电路的输出电压的变化]

接下来，对实施方式1的非易失性存储器装置4中的擦除动作进行说明。

图7是对擦除动作时中的电荷泵电路的输出电流和输出电压的变化进行说明的图。图7中，从上依次表示存储器单元的阈值电压Vth、电荷泵电路的输出电流(擦除电流)、从图4的控制电路40的定时控制部43输出的控制信号(擦除脉冲)SLDCTL、和图4的电荷泵电路52的输出电压VUCP的波形。

参照图4、图7，在图7的时刻t1至t3的期间，供给到源极线驱动器SLD的控制信号SLDCTL成为激活状态(实施方式1的情况为H(High)电平)。该期间中，存储器单元MC的源极区域24被施加正的高电压VUCP。此时，存储器栅极MG被施加负的高电压，所以，源极区域24中的与存储器栅极23重叠的部分通过带间隧穿而生成电子-空穴对。生成的电子到达源极线SL，生成的空穴的一部分到达衬底20。生成的空穴的另一部分被高电场加速而成为热空穴，被注入电荷蓄积部(氮化硅膜22)。通过该热空穴的注入，存储器单元MC的阈值电压Vth降低。随着热空穴向氮化硅膜22的注入的进行，施加于源极区域24的电场减少，所以，擦除电流逐渐减少不久饱和。

电荷泵电路52进行动作，使得通过反馈控制将输出电压VUCP保持为目标电压TV。但是，擦除脉冲施加期间(时刻t1至t3)中的最开始的期间(图7的时刻t1至t2的期间)，流过比较大的擦除电流，因此，擦除电流超过电荷泵电路的输出能力。因此，输出电压VUCP与目标电压TV相比暂时降低。伴随时间的经过擦除电流减少，不久擦除电流成为电荷泵电路的输出能力以下时，电荷泵电路52的输出电压VUCP恢复至目标电压TV。

在此，通过向氮化硅膜22注入热空穴而使阈值电压Vth大幅降低，是擦除脉冲的施加期间的初始期间(时刻t1至t2)。所以，若在流过比较大的擦除电流的期间(与擦除电流饱和的期间相比流过比较大的擦除电流期间)集中地施加擦除脉冲，则能够以更短的擦除时间有效地降低阈值电压Vth。

图8表示擦除电流比较小且阈值电压Vth的降低较小的情况(A)、擦除电流比较大且阈值电压Vth大幅降低的情况(C)和它们中间的情况(B)。擦除电流比较小的情况(A)下，电荷泵电路52的输出电压VUCP暂时降低的期间(图8的时刻t1至t2)比较短，擦除电流比较大的情况(C)下，输出电压VUCP暂时降低的期间(图8的时刻t1至t6)比较长。在流过它们的中间的擦除电流的情况(B)下，输出电压VUCP暂时降低的期间(图8的时刻t1至t4)成为A和C的情况的中间。

所以，能够基于电荷泵电路52的输出电压VUCP暂时降低的期间使擦除脉冲的施加时间最优化。具体来讲，在从电荷泵电路52的输出电压VUCP恢复开始经过了规定的等待时间Twait时，使源极线驱动器SLD的控制信号SLDCTL返回非激活状态(实施方式1的情况下，L(Low)电平)，使擦除脉冲的施加结束。例如，在流过中间的擦除电流的情况(B)下，从时刻t1至t5的期间，控制信号SLDCTL被激活，在流过比较大的擦除电流的情况(C)下，从时刻t1至t7的期间，控制信号SLDCTL被激活。等待时间Twait考虑到擦除时间的缩短而预先设定，但是也可以为0。

但是，根据工艺条件、各个半导体器件的特性，在擦除电流的大小与电荷泵电路的电流供给能力相同程度或者为其以下的情况下也能够产生。该情况下，电荷泵电路52的输出电压的降低几乎不产生。所以，当仅仅基于电荷泵电路52的输出电压的恢复信息决定擦除脉冲的施加时间时，会存在擦除时间变得极端短，热空穴几乎不被注入氮化硅膜22的情况。该结果，反而产生耗费擦除时间等的问题。考虑到这点，在实施方式1中，设定擦除脉冲的最小施加时间(也称为“屏蔽期间Tmsk”)。图8中，在擦除电流比较小的情况(A)下，该屏蔽期间Tmsk的期间，对源极线驱动器SLD供给的控制信号SLDCTL成为激活状态(H电平)。

[实施方式1情况下的具体的擦除动作]

图9是用于对图4～图6中所示的非易失性存储器装置中的擦除动作进行说明的图。图9中，从上依次表示：对存储器阵列30的各存储器单元MC的存储器栅极MG施加的电压(存储器栅极电压VMG)、电荷泵电路52的输出电压VUCP、启动脉冲信号STRPLS、和分别对源极线驱动器SLD0～SLD31供给的控制信号(擦除脉冲)SLDCTL0～SLDCTL31的波形。

在如利用了带间隧穿的擦除方式那样在擦除动作时在存储器单元流过的电流比较大的情况下，电荷泵电路的电流供给能力具有界限，因此，能够同时进行擦除的存储器单元数量受到制限。因此，图4～图6的非易失性存储器装置4中，按每个存储器块MB0～MB31对源极线施加高电压(升压电压VUCP)。

参照图9，在擦除动作时，首先，存储器栅极电压VMG和电荷泵电路52的输出电压VUCP分别设定成初始值VMGinit、VUCPinit。图4的晶体管QA成为导通状态。

在接下来的时刻t1，图4的主控制部41将启动脉冲信号STRPLS输出到定时控制部43。定时控制部43接收启动脉冲信号STRPLS变化为激活状态(实施方式1的情况下，H电平)的情况，在时刻t2使对源极线驱动器SLD0供给的控制信号SLDCTL0为激活状态(实施方式1的情况下，H电平)。由此，存储器块MB0的源极线被施加电荷泵电路52的输出电压VUCP。电荷泵电路52的电流供给能力存在界限的原因，输出电压VUCP暂时降低。(图4的晶体管QA导通为前提。)

电荷泵电路52的输出电压VUCP恢复至目标电压(初始值VUCPinit)时，图4的电压检测部53使控制信号UCPOK成为激活状态。定时控制部43接收控制信号UCPOK被激活了的情况，在时刻t3使对源极线驱动器SLD0供给的控制信号SLDCTL0为非激活状态(实施方式1的情况、L电平)，使对源极线驱动器SLD1供给的控制信号SLDCTL1为激活状态(H电平)。其中，该控制信号的切换从使控制信号SLDCTL0激活后，经过了图8中说明的规定的屏蔽期间Tmsk后执行。该结果，升压电压VUCP对存储器块MB0的源极线的施加结束，升压电压VUCP对存储器块MB1的源极线的施加开始。

接下来，电荷泵电路52的输出电压VUCP恢复至目标电压(初始值VUCPinit)的结果为，定时控制部43接收控制信号UCPOK被激活了的情况，在时刻t4使控制信号SLDCTL1非激活，使对源极线驱动器SLD2供给的控制信号SLDCTL2激活。其中，该控制信号的切换在从使控制信号SLDCTL1激活开始经过了规定的屏蔽期间Tmsk后执行。

以下通过同样的控制，图4的定时控制部43依次使分别对源极线驱动器SLD3～SLD31供给的控制信号SLDCTL3～SLDCTL31激活。即，定时控制部43在使第i+1个(1≤i≤30)控制信号SLDCTLi激活时，使第i个控制信号SLDCTLi-1非激活。在图9的时刻t6，最后的控制信号SLDCTL31返回非激活状态(L电平)。在本说明书中，将从该时刻t1至时刻t6称为“一个循环”。

在一个循环的擦除动作结束的时刻，存储器栅极电压VMG的设定值仅降低规定的电压幅度ΔVMG，电荷泵电路52的输出电压VUCP的设定值仅增加规定的电压幅度ΔVUCP。由此，存储器单元MC的源极区域24和存储器栅极23之间被施加更高电压。

在接下来的时刻t7至t12中，该新的存储器栅极电压VMG和电荷泵电路52的输出电压VUCP的设定值中，执行与从时刻t1至t6同样的一个循环量的擦除动作。即，在新的高电压下进一步实施使存储器单元MC的阈值电压下降的动作。此外，时刻t1～t6中擦除电流暂且成为饱和状态的存储器单元，在新的高电压下，再次显示图7所示那样的擦除电流的特性。

在按每一个循环量的擦除动作的结束，存储器栅极电压VMG的设定值进一步仅降低规定的电压幅度ΔVMG，电荷泵电路52的输出电压VUCP的设定值进一步仅增加规定的电压幅度ΔVUCP。由此，在存储器单元MC的源极区域24和存储器栅极23之间，随着循环进行而被施加更高电压。

例如在数个循环的擦除动作结束、存储器栅极电压VMG的设定值降低了某种程度以后，按一个循环的擦除动作的结束而执行擦除验证动作。当然，也可以从最开始按每一个循环的擦除动作结束而执行擦除验证动作。确认各存储器单元MC的阈值电压比擦除验证电压低时，擦除完成。

[实施方式1的效果]

根据实施方式1，擦除脉冲的施加时间被自动调整，从而与制造工艺、各个半导体器件等的偏差无关地分别成为最佳，所以，能够进一步缩短存储器阵列整体的擦除时间。此时，由于决定了最小的擦除脉冲的施加时间(屏蔽期间Tmsk)，所以，在擦除脉冲的施加时电荷泵电路的输出电压几乎不降低的情况下，也不会有擦除脉冲的施加时间极端短的情况。

并且，根据上述的擦除动作，能够使擦除后的各存储器单元的阈值电压的分布宽度比以往狭窄。以下，参照图10A、图10B进行说明。

图10A是表示在利用以往的擦除动作进行的数据擦除的情况下按每个存储器块的阈值电压的分布的图。图10B是表示在通过实施方式1的情况下的擦除动作进行了数据擦除的情况下按每个存储器块的阈值电压的分布的图。图10A、图10B中，纵轴表示累计次数，横轴表示各存储器单元的阈值电压Vth。

根据实施方式1的情况下的擦除动作，按每个存储器块对源极线施加的升压电压VUCP的施加时间被最优化，因此，阈值电压的移位量也最优化。该结果，按每个存储器块的阈值电压的差变小，所以，能够进一步缩小数据擦除后的存储器阵列整体中的阈值电压的分布。换言之，擦除脉冲的施加时间以按每个擦除的存储器块成为最佳的方式被自动调整。

<实施方式2>

在实施方式1中，分别供给至源极线驱动器SLD0～SLD31的控制信号SLDCTL0～SLDCTL31成为激活状态的期间，彼此不重合。即，在升压电压VUCP对当前存储器块的源极线的供给结束之后，开始升压电压VUCP对下一个存储器块的源极线的施加。

在实施方式2中，各控制信号SLDCTL0～SLDCTL31成为激活状态的期间(脉冲宽度)被固定。因此，控制信号SLDCTL0～SLDCTL31成为激活状态的期间存在重合。

实施方式2的非易失性存储器装置4的具体的硬件构成与实施方式1的图4～图6相同，所以不重复说明。在实施方式2中，图4的定时控制部43的动作与实施方式1的情况不同。

[实施方式2的情况下的擦除动作]

图11是用于对实施方式2中的非易失性存储器装置的擦除动作进行说明的图。在图11中，从上开始依次表示供给到图4的存储器阵列30的各存储器单元MC的存储器栅极电压VMG、电荷泵电路52的输出电压VUCP、启动脉冲信号STRPLS、和分别供给到源极线驱动器SLD0～SLD31的控制信号SLDCTL0～SLDCTL31的波形。

参照图11，在擦除动作时，首先，存储器栅极电压VMG和电荷泵电路52的输出电压VUCP分别设定成初始值VMGinit、VUCPinit。

在接下来的时刻t1，图4的主控制部41将启动脉冲信号STRPLS输出给定时控制部43。定时控制部43接收到启动脉冲信号STRPLS变化为激活状态(实施方式2的情况下，H电平)的情况，在时刻t2使对源极线驱动器SLD0供给的控制信号SLDCTL0成为激活状态(实施方式2的情况下，H电平)。由此，存储器块MB0的源极线被施加电荷泵电路52的输出电压VUCP。电荷泵电路52的电流供给能力存在界限的原因，输出电压VUCP暂时降低。

电荷泵电路52的输出电压VUCP恢复至目标电压(初始值VUCPinit)时，图4的电压检测部53使控制信号UCPOK成为激活状态。定时控制部43接收控制信号UCPOK被激活了的情况，在时刻t3使对源极线驱动器SLD1供给的控制信号SLDCTL1成为激活状态(H电平)。其中，该控制信号的切换在从使控制信号SLDCTL0激活后经过了图8中说明的规定的屏蔽期间Tmsk后执行。该结果，升压电压VUCP对存储器块MB1的源极线的施加开始。此外，在该时刻，供给至源极线驱动器SLD0的控制信号SLDCTL0被维持为激活状态。

接下来，电荷泵电路52的输出电压VUCP恢复至目标电压(初始值VUCPinit)的结果、定时控制部43接收控制信号UCPOK被激活了的情况，在时刻t4使对源极线驱动器SLD2供给的控制信号SLDCTL2激活。其中，该控制信号的切换在从使控制信号SLDCTL1激活之后经过了规定的屏蔽期间Tmsk后执行。

以下通过同样的控制，图4的定时控制部43依次使分别对源极线驱动器SLD3～SLD31供给的控制信号SLDCTL3～SLDCTL31激活。

定时控制部43对于控制信号SLDCTL0～SLDCTL31的每一个，在将各控制信号切换为激活状态之后经过了规定的固定期间Tp的时刻切换为非激活状态。所以，各存储器块的源极线在预先确定的固定期间Tp内被施加升压电压VUCP。

在时刻t6，最后的控制信号SLDCTL31返回非激活状态(L电平)。在一个循环的擦除动作(时刻t1至t6)结束的时刻，存储器栅极电压VMG的设定值仅降低规定的电压幅度ΔVMG，电荷泵电路52的输出电压VUCP的设定值仅增加规定的电压幅度ΔVUCP。由此，存储器单元MC的源极区域24和存储器栅极23之间被施加更高电压。

在接下来的时刻t7至t12中，在该新的存储器栅极电压VMG和电荷泵电路52的输出电压VUCP的设定值下，执行与时刻t1至t6同样的一个循环量的擦除动作。

按每一个循环量的擦除动作的结束，存储器栅极电压VMG的设定值仅进一步降低规定的电压幅度ΔVMG，电荷泵电路52的输出电压VUCP的设定值仅进一步增加规定的电压幅度ΔVUCP。由此，存储器单元MC的源极区域24和存储器栅极23之间，随着循环的进行而被施加更高电压。

在数个循环的擦除动作结束以后，按一个循环的擦除动作的完成，执行擦除验证动作。当确认到各存储器单元MC的阈值电压比擦除验证电压低时，擦除完成。

[实施方式2的效果]

根据实施方式2，能够基于电荷泵电路的输出电压恢复的定时，使从对某个源极线驱动器SLDi(0≤i≤30)开始供给控制信号SLDCTLi之后至对下一个源极线驱动器SLDi+1开始供给控制信号SLDCTLi+1为止的时间(以下称为“迁移时间”)最优化。此时，由于决定了最小的迁移时间(屏蔽期间Tmsk)，所以，即使在擦除脉冲的施加时电荷泵电路的输出电压几乎不降低的情况下，也不会有迁移时间极端短的情况。

并且，在实施方式2的情况下，各擦除脉冲的施加时间Tp固定。因此，在开始对下一个源极线驱动器SLDi+1(0≤i≤30)供给控制信号SLDCTLi+1后，对前一个源极线驱动器SLDi进行的控制信号SLDCTLi的供给也继续。在与前一个源极线驱动器SLDi对应的存储器块MBi中，各存储器单元MC的氮化硅膜22中虽然为少量但继续注入热空穴，所以阈值电压降低。该结果，与实施方式1的情况相比，能够进一步缩短存储器阵列整体的擦除时间。

<实施方式3>

在实施方式3中，提供能够通过切换擦除模式的设定信号来实现实施方式1、2任一者的擦除动作的非易失性存储器装置。在以下的说明中，第1擦除模式时执行实施方式1中的擦除动作，第2擦除模式时执行实施方式2中的擦除动作。以下，对实施方式3的非易失性存储器装置的构成和动作进行具体说明。

[关于控制电路和电源电路之间的控制信号]

图12是用于对在图4的非易失性存储器装置中流过控制电路和电源电路间之间的控制信号进行说明的图。参照图12，控制电路40包含主控制部41、电源电路控制部42和定时控制部43。电源电路50包含环形振荡器51、电荷泵电路52、电压检测部53和基准电压产生电路54。

主控制部41将用于设定擦除模式的模式设定信号MODE输出到定时控制部43，并且，响应于擦除指令的输入而将启动脉冲信号STRPLS输出到定时控制部43。能够通过模式设定信号MODE进行第1擦除模式(实施方式1)和第2擦除模式(实施方式2)的切换。

电源电路控制部42根据主控制部41的控制，将能够使环形振荡器进行振荡动作的使能信号RING_ENB输出到环形振荡器51。并且，电源电路控制部42将用于能够使比较器动作的工作信号CMPON和用于选择分压器的分压比的选择信号SLCT输出到电压检测部53。电源电路控制部42还将用于控制开关的切换的控制信号SWC0，SWC1输出到电源切换电路60。

环形振荡器51对电荷泵电路52输出驱动信号DRV1、DRV2。驱动信号DRV1、DRV2为彼此相位180度不同的时钟信号。

基准电压产生电路54生成用于与将电荷泵电路52的输出电压VUCP分压而得到的电压进行比较的参考电压Vref和供给到恒流源用的MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的偏置电压BIASN。基准电压产生电路54将生成的参考电压Vref和偏置电压BIASN输出到电压检测部53。

电压检测部53，在输出电压VUCP的分压电压为参考电压Vref以上时，使控制信号UCPOK成为激活状态(实施方式3的情况下，H电平)。控制信号UCPOK被输出至电荷泵电路52和定时控制部43。

[环形振荡器的构成例]

图13是表示图12的环形振荡器的构成的一例的电路图。参照图13，环形振荡器51包含串联地连接在环状的振荡信号的路径上的NAND门(与非门)74和反相器(inverter)75～78。

NAND门74的第1输入节点被输入反相器78的输出信号，NAND门74的第2输入节点被输入使能信号RING_ENB。所以，当使能信号RING_ENB成为激活状态(实施方式3的情况下、H电平)时，环形振荡器51开始振荡动作。

反相器78的输出信号作为驱动信号DRV1被输出到图12的电荷泵电路52。设置在反相器78的前级的反相器77的输出信号作为驱动信号DRV2被输出到电荷泵电路52。驱动信号DRV2为与驱动信号DRV1相反相位的关系。

[电荷泵电路的构成例]

图14是表示图12的电荷泵电路的构成的一例的电路图。图14的电荷泵电路52由迪克森(Dickson)提出。

参照图14，电荷泵电路52包括：串联地连接在被输入电源电压VDD的输入节点82和输出升压电压VUCP的输出节点85之间的PMOS(Positive-channel MOS：P沟道MOS)晶体管86和NMOS(Negative-channel MOS：N沟道MOS)晶体管87～90、以及电容器91～94。

PMOS晶体管86通过栅极接收控制信号UCPOK。PMOS晶体管86在控制信号UCPOK成为激活状态(实施方式3的情况下，H电平)时，切换为截止状态。该结果，电荷泵电路52的振荡动作停止。即，控制信号UCPOK的激活实质上也指示电荷泵电路的非激活。

NMOS晶体管87～90各自是漏极和栅极连接的所谓二极管连接的晶体管。NMOS晶体管87～90的漏极上分别连接电容器91～94的一端。

电容器91、93的另一端被供给驱动信号DRV1，电容器92、94的另一端被供给驱动信号DRV2。由此，NMOS晶体管87～90交替成为导通状态，作为从输入节点82向输出节点85的方向输送正电荷的电荷输送送开关而发挥作用。

[电压检测部的构成例]

图15是表示图12的电压检测部的构成的一例的电路图。参照图15，电压检测部53包含：对电荷泵电路52的输出电压VUCP(升压电压VUCP)进行分压的分压器(VoltageDivider)100；和对分压器的输出电压(分压电压)和参考电压Vref进行比较的比较器(Comparator)106。

分压器100包括串联连接在被输入升压电压VUCP的输入节点104和接地节点110(VSS)之间的多个电阻元件101、和选择电路103。选择电路103响应于选择信号SLCT，选择多个电阻元件101的连接节点中的一个，输出所选择的连接节点的电压。例如在图15中选择了连接节点102。此时，使输入节点104和连接节点102之间的电阻值为R1，使连接节点102和接地节点110之间的电阻值为R2时，分压电压Vdiv由Vdiv＝VUCP×R2/(R1+R2)表示。所以，为了获得更大的升压电压VUCP，通过选择电路103选择电阻值R2进一步变小的连接节点。

比较器106包括差动级107、输出级108和反相器126、127。差动级107包括PMOS晶体管111、112和NMOS晶体管118～121。

PMOS晶体管111和NMOS晶体管118以上述顺序串联地连接在电源节点109(VDD)和节点129之间。PMOS晶体管112和NMOS晶体管119以上述顺序串联地连接在电源节点109(VDD)和节点129之间。PMOS晶体管112的栅极与PMOS晶体管111的栅极和漏极连接。PMOS晶体管111、112构成电流镜对。NMOS晶体管118的栅极被输入参考电压Vref、NMOS晶体管119的栅极被输入分压器100的输出电压(升压电压VUCP的分压电压)。NMOS晶体管118、119构成差动对。

NMOS晶体管120、121以上述顺序连接在节点129和接地节点110(VSS)之间。NMOS晶体管120的栅极经由反相器126、127被输入工作信号CMPON。所以，NMOS晶体管120作为在工作信号CMPON成为激活状态(H电平)时成为导通状态的开关发挥功能。NMOS晶体管121的栅极被输入偏置电压BIASN。NMOS晶体管121作为恒流源发挥功能。

输出级108包含PMOS晶体管113～117、NMOS晶体管122～125和反相器128。这些晶体管中的、PMOS晶体管114作为在工作信号CMPON成为激活状态(H电平)时成为导通状态的开关发挥功能，PMOS晶体管116和NMOS晶体管112作为在工作信号CMPON成为激活状态(H电平)时成为非导通状态的开关发挥功能。

在工作信号CMPON为激活状态(H电平)时，PMOS晶体管113和NMOS晶体管123串联地连接在电源节点109(VDD)和接地节点110(VSS)之间。PMOS晶体管115和NMOS晶体管124串联地连接在电源节点109(VDD)和接地节点110(VSS)之间，PMOS晶体管117和NMOS晶体管125串联地连接在电源节点109(VDD)和接地节点110(VSS)之间。

PMOS晶体管113与PMOS晶体管111构成电流镜，NMOS晶体管123与NMOS晶体管124构成电流镜，所以，这些晶体管中流过相等的电流I1。

PMOS晶体管115的栅极与PMOS晶体管112的漏极连接，PMOS晶体管115的漏极131与PMOS晶体管117和NMOS晶体管125的各栅极连接。通过反相器128将PMOS晶体管117和NMOS晶体管125的共用的漏极的电压反转而得到的信号作为控制信号UCPOK被输出。

根据以上的比较器106的构成，若分压器100的输出电压(升压电压VUCP)的分压电压Vdiv变得比参考电压Vref大，则流过NMOS晶体管119的电流变得比电流I1大。该结果，PMOS晶体管115和NMOS晶体管125成为导通状态，所以，控制信号UCPOK成为H电平。

[电源切换电路和源极线驱动器部的构成例]

参照图16，电源切换电路60包含电平移位器(1evel shifter)140、141和开关用的NMOS晶体管142～145。图12的电荷泵电路52的输出电压(升压电压)VUCP经由NMOS晶体管142、143被输入到源极线驱动器SLD0～SLD31的电源端子。电源电压VDD经由NMOS晶体管144、145被输入到源极线驱动器SLD0～SLD31的电源端子。

控制信号SWC0经由电平移位器140被输入到NMOS晶体管142，143的栅极。电平移位器140将控制信号SWC0的电压电平转换为升压电压VUCP的电压电平。控制信号SWC1经由电平移位器141被输入到NMOS晶体管144、145的栅极。电平移位器141将控制信号SWC1的电压电平转换为电源电压VDD的电压电平。

根据上述的构成，当控制信号SWC0为H电平、控制信号SWC1为L电平时，源极线驱动器SLD0～SLD31的电源端子被输入升压电压VUCP。相反，当控制信号SWC0为L电平、控制信号SWC1为H电平时，源极线驱动器SLD0～SLD31的电源端子被输入电源电压VDD。源极线驱动器SLD0～SLD31根据对应的控制信号SLDCTL0～SLDCTL31，将升压电压VUCP(或者电源电压VDD)供给到对应的存储器块MB0～MB31的源极线。

[定时控制部的构成]

图17是表示图12的定时控制部的构成的框图。参照图17，定时控制部43包括主计数器150、生成控制脉冲信号(移位脉冲(shift pulse)SFTPLS、清除脉冲(clear pulse)CLRPLS)的控制脉冲生成部151、生成用于驱动源极线驱动器SLD的控制信号SLDCTL[31：0]的驱动脉冲生成部155、计数器153和AND门(与门)154。

主计数器150生成成为各部的动作的基准的主时钟MCLK。

控制脉冲生成部151响应于从主控制部41输出的启动脉冲信号STRPLS，对驱动脉冲生成部155输出控制脉冲信号(移位脉冲SFTPLS、清除脉冲CLRPLS)。驱动脉冲生成部155响应于控制脉冲信号(移位脉冲SFTPLS、清除脉冲CLRPLS)，对源极线驱动器SLD0～SLD31分别输出控制信号SLDCTL0～SLDCTL31。

计数器153是为了在第1和第2擦除模式中，测量在图8中说明的屏蔽期间Tmsk而设置的。实施方式3的情况下，屏蔽期间Tmsk作为一例为4μ秒左右。控制脉冲生成部151在输出移位脉冲SFTPLS时，使用于使由计数器153进行的计数开始的启动信号CSTR成为激活状态(实施方式3的情况下，H电平)。计数器153，在从启动信号CSTR被激活开始经过屏蔽期间Tmsk(4μ秒)为止的期间，使屏蔽信号MSK成为激活状态(实施方式3的情况下，H电平)。AND门154进行从图12的电压检测部53输出的控制信号UCPOK和使屏蔽信号MSK的逻辑电平反转而得到的信号的AND运算(逻辑与运算)，将运算结果作为控制信号SFTOK而输出到控制脉冲生成部151。所以，在从输出移位脉冲SFTPLS开始经过屏蔽期间Tmsk(4μ秒)且控制信号UCPOK成为激活状态(H电平)时，控制信号SFTOK成为激活状态(实施方式3的情况下，H电平)。控制脉冲生成部151在输出了移位脉冲SFTPLS后，响应于控制信号SFTOK成为激活状态(H电平)的情况，输出下一个移位脉冲SFTPLS。

内置在控制脉冲生成部151的计数器152是为了在第2擦除模式中，测量在图11中说明的擦除脉冲的施加时间Tp而设置的。实施方式3的情况下，施加时间Tp作为一例为64μ秒左右。控制脉冲生成部151，在第2擦除模式中，从输出移位脉冲SFTPLS开始经过施加时间Tp(64μ秒)时，输出清除脉冲CLRPLS。

图18是表示图17的驱动脉冲生成部的构成的电路图。参照图17，驱动脉冲生成部155包含与源极线驱动器SLD0～SLD31分别对应的32个脉冲生成器PG0～PG31。脉冲生成器PG0～PG31分别生成控制信号SLDCTL0～SLDCTL31，并输出到对应的源极线驱动器。

脉冲生成器PG0～PG31具有相同的构成。各脉冲生成器PG包括D触发器160、逻辑电路部161、输入节点ND1～ND3和输出节点ND4。输入节点ND1被输入共用的移位脉冲SFTPLS，输入节点ND2被输入共用的清除脉冲CLRPLS。从脉冲生成器PG0～PG31的输出节点ND4分别输出控制信号SLDCTL0～SLDCTL31。第1个脉冲生成器PG0的输入节点ND3被输入启动脉冲信号STRPLS。第i+1个(1≤i≤31)脉冲生成器PGi的输入节点ND3被输入从第i个脉冲生成器PGi-1的输出节点ND4输出的控制信号SLDCTLi-1。各D触发器160的时钟端子T被输入主时钟MCLK。

在实施方式3的情况下，在脉冲生成器PG0～PG31的每一个中，D触发器的输出端子Q与输出节点ND4连接。所以，在D触发器160为设置状态时，从输出节点ND4输出的控制信号SLDCTL成为激活状态(H电平)，在D触发器160为复位(reset)状态时，从输出节点ND4输出的控制信号SLDCTL成为非激活状态(L电平)。

在脉冲生成器PG0～PG31的每一个中，逻辑电路部161接收移位脉冲SFTPLS、清除脉冲CLRPLS、被输入到输入节点ND3的信号(启动脉冲信号STRPLS或者从前级的脉冲生成器PG输出的控制信号SLDCTL)、和从输出节点ND4输出的控制信号SLDCTL(触发器160的输出信号)。逻辑电路部161，在D触发器160为复位状态且被输入到输入节点ND3的信号为激活状态(H电平)时接收了移位脉冲SFTPLS的情况下，将D触发器160从复位状态切换为设置(set)状态。逻辑电路部161，在D触发器160为设置状态且被输入到输入节点ND3的信号为非激活状态(L电平)时接收了清除脉冲CLRPLS的情况下，将D触发器160从设置状态切换为复位状态。

更详细来讲，逻辑电路部161包含AND门162、163、165和OR门(或门)164。AND门162进行将输入到输入节点ND3的信号的逻辑电平反转而得到的信号和清除脉冲CLRPLS的AND运算，并输出运算结果。AND门163进行将AND门162的输出信号的逻辑电平反转而得到的信号和D触发器160的输出信号的AND运算，并输出运算结果。AND门165进行移位脉冲SFTPLS和输入到输入节点ND3的信号的AND运算，并输出运算结果。OR门164进行AND门163的输出信号和AND门165的输出信号的OR运算(逻辑或运算)，并将运算结果输出到D触发器160的输入端子D。

[驱动脉冲生成部的动作]

图19是用于对图18的驱动脉冲生成部的动作进行说明的图。参照图18、图19，驱动脉冲生成部155进行移位&清除动作、移位动作、清除动作、和保持动作这4个动作。

移位&清除动作(图19的时刻t1)在移位脉冲SFTPLS和清除脉冲CLRPLS双方被施加给驱动脉冲生成部155时被执行。在移位&清除动作中，当前处于激活状态的控制信号SLDCTL的下一个编号的控制信号SLDCTL被激活，并且，当前处于激活状态的控制信号SLDCTL成为非激活状态。

移位动作(图19的时刻t2)在仅移位脉冲SFTPLS被施加给驱动脉冲生成部155时被执行。在移位动作中，处于激活状态的控制信号SLDCTL中的编号最大的控制信号的下一个控制信号成为激活状态。

清除动作(图19的时刻t3)在仅清除脉冲CLRPLS被施加给驱动脉冲生成部155时被执行。在清除动作中，处于激活状态的控制信号SLDCTL中的编号最小的控制信号成为非激活状态。

保持动作(图19的时刻t4)为移位脉冲SFTPLS和清除脉冲CLRPLS双方均没有被施加给驱动脉冲生成部155的情况，各控制信号SLDCTL的逻辑电平不变化。

图20是表示图18的驱动脉冲生成部的动作的一例的时序图。参照图18、图20，最开始的时刻t101以前的全部控制信号SLDCTL0～SLDCTL31为非激活状态。

在时刻t101中，启动脉冲信号STRPLS成为激活状态(H电平)，并且，移位脉冲SFTPLS和清除脉冲CLRPLS双方被施加给驱动脉冲生成部155。该结果，在下一个主时钟MCLK的上升沿(时刻t102)，控制信号SLDCTL0成为激活状态(H电平)(移位&清除动作)。

在下一个时刻t103，移位脉冲SFTPLS和清除脉冲CLRPLS双方均没有被施加给驱动脉冲生成部155。所以，在下一个主时钟MCLK的上升沿(时刻t104)，各控制信号SLDCTL的逻辑电平不变化(保持动作)。

在下一个时刻t104，移位脉冲SFTPLS和清除脉冲CLRPLS双方被施加给驱动脉冲生成部155。该结果，在下一个主时钟MCLK的上升沿(时刻t105)，控制信号SLDCTL0返回非激活状态(L电平)，并且，下一个控制信号SLDCTL1成为激活状态(H电平)(移位&清除动作)。

在下一个时刻t106，仅移位脉冲SFTPLS被施加给驱动脉冲生成部155。该结果，在下一个主时钟MCLK的上升沿(时刻t107)，控制信号SLDCTL2成为激活状态(H电平)(移位动作)。控制信号SLDCTL1的激活状态被维持。

在下一个时刻t108，仅清除脉冲CLRPLS被施加给驱动脉冲生成部155。该结果，在下一个主时钟MCLK的上升沿(时刻t109)，控制信号SLDCTL1成为非激活状态(L电平)(清除动作)。控制信号SLDCTL2的激活状态被维持。

[第1擦除模式下的非易失性存储器装置的擦除动作]

图21是用于对第1擦除模式下的非易失性存储器装置的擦除动作进行说明的图。在第1擦除模式时，控制脉冲生成部151将清除脉冲CLRPLS与移位脉冲SFTPLS一起输出。

参照图17、图18、图21，控制脉冲生成部151，在启动脉冲信号STRPLS成为激活状态(H电平)时(170)，输出移位脉冲SFTPLS和清除脉冲CLRPLS(172)，使计数器153开始计数(171)。驱动脉冲生成部155响应于H电平的启动脉冲信号STRPLS、移位脉冲SFTPLS和清除脉冲CLRPLS，将对源极线驱动器SLD0输出的控制信号SLDCTL0切换为激活状态(H电平)(173)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(174)。

电荷泵电路52的输出电压VUCP恢复至目标电压时(175)，图12的电压检测部53输出的控制信号UCPOK切换为激活状态(H电平)(176)。在该时刻，屏蔽信号MSK返回L电平，所以，AND门154输出的控制信号SFTOK切换为H电平(177)。

控制脉冲生成部151响应于H电平的控制信号SFTOK，在下一个主时钟MCLK的上升的定时输出移位脉冲SFTPLS和清除脉冲CLRPLS(178)，使计数器153开始计数。驱动脉冲生成部155响应于移位脉冲SFTPLS和清除脉冲CLRPLS，将对源极线驱动器SLD0输出的控制信号SLDCTL0切换为非激活状态(L电平)，并且，将对源极线驱动器SLD1输出的控制信号SLDCTL1切换为激活状态(H电平)(179)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(180)。

电荷泵电路52的输出电压VUCP恢复至目标电压时(181)，图12的电压检测部53输出的控制信号UCPOK切换为激活状态(H电平)(182)。其中，在该时刻，屏蔽信号MSK不返回L电平。

屏蔽信号MSK返回L电平时(183)，AND门154输出的控制信号SFTOK切换为H电平(184)。控制脉冲生成部151响应于H电平的控制信号SFTOK，在下一个主时钟MCLK的上升的定时输出移位脉冲SFTPLS和清除脉冲CLRPLS(185)，使计数器153开始计数。驱动脉冲生成部155响应于移位脉冲SFTPLS和清除脉冲CLRPLS，将对源极线驱动器SLD1输出的控制信号SLDCTL1切换为非激活状态(L电平)，并且，将对源极线驱动器SLD2输出的控制信号SLDCTL2切换为激活状态(H电平)(186)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(187)。以下，反复同样的控制动作。

[第2擦除模式下的非易失性存储器装置的擦除动作]

图22是对第2擦除模式下的非易失性存储器装置的擦除动作进行说明的图。在第2擦除模式时，控制脉冲生成部151从输出移位脉冲SFTPLS开始经过了规定的施加时间Tp(64μ秒)时，输出清除脉冲CLRPLS。

参照图17、图18、图22，控制脉冲生成部151，在启动脉冲信号STRPLS成为激活状态(H电平)时(190)，输出移位脉冲SFTPLS和清除脉冲CLRPLS(192)，使计数器153开始计数(191)。驱动脉冲生成部155响应于H电平的启动脉冲信号STRPLS、移位脉冲SFTPLS和清除脉冲CLRPLS，将对源极线驱动器SLD0输出的控制信号SLDCTL0切换为激活状态(H电平)(193)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(194)。

电荷泵电路52的输出电压VUCP恢复至目标电压时(195)，图12的电压检测部53输出的控制信号UCPOK切换为激活状态(H电平)(196)。在该时刻，屏蔽信号MSK返回L电平，所以，AND门154输出的控制信号SFTOK切换为H电平(197)。

控制脉冲生成部151响应于H电平的控制信号SFTOK，在下一个主时钟MCLK的上升的定时仅输出移位脉冲SFTPLS(198)，使计数器153开始计数。驱动脉冲生成部155响应于移位脉冲SFTPLS，将对源极线驱动器SLD1输出的控制信号SLDCTL1切换为激活状态(H电平)(199)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(200)。此外，控制信号SLDCTL0在该时刻原样维持激活状态(H电平)。

电荷泵电路52的输出电压VUCP恢复至目标电压时(201)，图12的电压检测部53输出的控制信号UCPOK切换为激活状态(H电平)。其中，在该时刻，屏蔽信号MSK不返回L电平。

屏蔽信号MSK返回L电平时(202)，AND门154输出的控制信号SFTOK切换为H电平(203)。控制脉冲生成部151响应于H电平的控制信号SFTOK，在下一个主时钟MCLK的上升的定时输出移位脉冲SFTPLS(204)，使计数器153开始计数。驱动脉冲生成部155响应于移位脉冲SFTPLS，将对源极线驱动器SLD2输出的控制信号SLDCTL2切换为激活状态(H电平)(205)。该结果，图12的电荷泵电路52的输出电压VUCP暂时降低(206)。此外，控制信号SLDCTL0，SLDCTL1在该时刻原样维持激活状态(H电平)。

控制脉冲生成部151在从输出最开始的移位脉冲SFTPLS(192)起经过了由计数器152测量的施加时间Tp(64μ秒)的时刻，输出清除脉冲CLRPLS。由此，控制信号SLDCTL0切换为L电平。控制脉冲生成部151，在从输出第二个移位脉冲SFTPLS(198)起经过了由计数器152测量的施加时间Tp(64μ秒)的时刻，输出清除脉冲CLRPLS。由此，控制信号SLDCTL1切换为L电平。控制脉冲生成部151，在从输出第三个移位脉冲SFTPLS(204)起经过了由计数器152测量的施加时间Tp(64μ秒)的时刻，输出清除脉冲CLRPLS。由此，控制信号SLDCTL2切换为L电平。以下，反复同样的动作。

<实施方式4>

在实施方式1～3中，监视电荷泵电路的输出电压，电荷泵电路的输出电压恢复至目标电压(输出电压成为基准值以上)，由此使擦除脉冲的施加结束。如图7、图8中说明那样，电荷泵电路的输出电压的恢复反应了擦除电流降低，但是并不是正确地测定擦除电流。

在实施方式4中，直接监视电荷泵电路的输出电流(擦除电流)，输出电流成为基准值以下，由此使擦除脉冲的施加结束。由此，与实施方式1～3的情况相比，能够更加适当地设定擦除脉冲的施加时间。以下，参照图23进行具体说明。

图23是表示实施方式4的半导体器件中的、非易失性存储器装置的电源电路的构成的图。图23的电源电路50A还包含追加的电压检测部53B和电阻元件55，在这点与图12的电源电路50不同。

图23的电压检测部53A的构成与在图12、图15中说明的电压检测部53的构成相同。电压检测部53A对通过与选择信号SLCT1对应的分压比将电荷泵电路52的输出电压VUCP分压而得到的电压和参考电压Vref进行比较。电压检测部53A在分压电压为参考电压Vref以上时，将控制信号UCPOK1切换为激活状态(H电平)。电荷泵电路52在控制信号UCPOK1为激活状态(H电平)时使升压动作停止。通过该反馈控制，电荷泵电路52进行动作，使得将其输出电压VUCP维持为与选择信号SLCT1对应的目标电压。

电阻元件55被***从电荷泵电路52至电源切换电路60的升压电压VUCP的供给路径。即，电阻元件55的一端57与电荷泵电路52的输出节点连接。

图23的电压检测部53B的构成与在图12、图15中说明的电压检测部53的构成相同。电压检测部53B对通过与选择信号SLCT2对应的分压比将电阻元件55的另一端58的电压分压而得到的电压和参考电压Vref进行比较。电压检测部53B在分压电压为参考电压Vref以上时，将控制信号UCPOK2切换为激活状态(H电平)。控制信号UCPOK2被输出至定时控制部43。定时控制部43，在控制信号UCPOK2为激活状态(H电平)且从输出上一个移位脉冲SFTPLS开始经过规定的屏蔽期间Tmsk时，输出下一个移位脉冲SFTPLS。

由上述的电阻元件55和电压检测部53B构成电流检测电路56。电流检测电路56检测电阻元件55的电压降(即，电荷泵电路52的输出电流)。定时控制部43基于电流检测电路56的检测结果，控制输出移位脉冲SFTPLS的定时。此外，为了更加正确地监视电荷泵电路52的输出电流，期望检测出电阻元件55的两端的电位差。

非易失性存储器装置4的其它的构成与在实施方式1～3说明的构成相同，所以不重复说明。

此外，在实施方式4的半导体器件中，由电压检测部53B和电阻元件55构成电流检测电路56。不设置电阻元件55而仅单纯地追加电压检测部53B，由此也能够形成设置有电荷泵电路52的激活/非激活的控制用的电压检测部53A和定时控制部43的控制用的电压检测部53B的构成，这自不待言。

以上，基于实施方式对由本发明人完成的发明具体地进行了说明，但是本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。

附图标记说明

1微型计算机芯片(半导体器件)；4非易失性存储器装置；20硅衬底；21控制栅极；22氮化硅膜(电荷蓄积部)；23存储器栅极；24源极区域；25漏极区域；30存储器阵列；40控制电路；41主控制部；42电源电路控制部；43定时控制部；50，50A电源电路；51环形振荡器；52电荷泵电路；53、53A、53B电压检测部；54基准电压产生电路；55电阻元件；56电流检测电路；60电源切换电路；ND1，ND2，ND3输入节点；ND4输出节点；150主计数器；151控制脉冲生成部；152，153计数器；155驱动脉冲生成部；160触发器；161逻辑电路部；BL主位线；SBL副位线；SLD0～SLD31源极线驱动器；SLDCTL0～SLDCTL31控制信号；CGL控制栅极线；CLRPLS清除脉冲；MB0～MB31存储器块；MC存储器单元；MGL存储器栅极线；MODE模式设定信号；PG0～PG31脉冲生成器；SFTPLS移位脉冲；SL源极线；STRPLS启动脉冲信号；Tmsk屏蔽期间；Tp施加时间；VUCP升压电压；Vref参考电压。

Claims

1.一种半导体器件，其特征在于，包括：

多个存储器单元晶体管，其各自具有电荷蓄积部，根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据；

布线，其与被分为n个组的所述多个存储器单元晶体管中的、属于相同组的各晶体管的一个电极连接；

电压生成部，其与所述布线连接，在基于带间隧穿方式进行的擦除动作时生成向所述布线供给的固定值的升压电压；

检测部，其检测从所述电压生成部供给的所述升压电压，并将该升压电压与由基准电压产生电路生成的基准值进行比较；和

控制部，其在所述擦除动作时控制供给所述升压电压的定时，

所述控制部，在从开始所述固定值的升压电压的供给起经过规定的第1基准时间，并且，在所述检测部进行比较而显示所述升压电压为所述基准值以上的情况下，使所述升压电压的供给结束。

2.如权利要求1所述的半导体器件，其特征在于，

所述电压生成部包括电荷泵电路。

3.一种半导体器件，其特征在于，

包括多个存储器单元晶体管，所述多个存储器单元晶体管各自具有电荷蓄积部，并根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据，

所述多个存储器单元晶体管被分为n个组，属于相同组的各晶体管的一个主电极连接于布线，

所述半导体器件还包括：

电压生成部，其与所述布线连接，在基于带间隧穿方式进行的擦除动作时生成用于向各所述组的所述布线供给的固定值的升压电压；

检测部，其检测所述电压生成部的输出电压并将该输出电压与基准值进行比较；和

所述控制部，在从开始向第i组供给所述固定值的升压电压起经过规定的第1基准时间，并且，由所述检测部进行的检测和比较的结果显示所述升压电压为所述基准值以上的情况下，开始向第i+1组供给所述升压电压，其中，1≤i≤n-1。

4.如权利要求3所述的半导体器件，其特征在于，

所述控制部，在开始向第i+1组供给所述升压电压时，结束向第i组进行的所述升压电压的供给，其中，1≤i≤n-1。

5.如权利要求3所述的半导体器件，其特征在于，

所述控制部，在开始向第j组供给所述升压电压起经过了比所述第1基准时间长的规定的第2基准时间时，结束向第j组进行的所述升压电压的供给，其中，1≤j≤n。

6.如权利要求3所述的半导体器件，其特征在于，

所述半导体器件还包括n个驱动器，该n个驱动器分别与所述n个组对应，在该n个驱动器各自被供给的控制信号为激活状态时向对应的组供给所述升压电压，

所述控制部包括n个控制信号生成部，该n个控制信号生成部分别与所述n个驱动器分别对应，且各自生成向对应的驱动器输出的所述控制信号，

所述n个控制信号生成部各自包含触发器，在所述触发器为第1状态时向对应的驱动器输出的所述控制信号被激活，在所述触发器为第2状态时向对应的驱动器输出的所述控制信号为非激活。

7.如权利要求6所述的半导体器件，其特征在于，

所述n个控制信号生成部各自还包括：

被输入共用的第1控制脉冲的第1输入节点；

被输入共用的第2控制脉冲的第2输入节点；

第3输入节点；和

输出所述控制信号的输出节点，

第1个控制信号生成部的所述第3输入节点被输入启动信号，

从第k个控制信号生成部输出的所述控制信号，被输入到第k+1个控制信号生成部的所述第3输入节点，其中，1≤k≤n-1，

所述n个控制信号生成部各自在所述触发器为所述第2状态且被输入到所述第3输入节点的信号为激活状态时接收了所述第1控制脉冲的情况下，将所述触发器从所述第2状态切换为所述第1状态，

所述n个控制信号生成部各自在所述触发器为所述第1状态且被输入到所述第3输入节点的信号为非激活状态时接收了所述第2控制脉冲的情况下，将所述触发器从所述第1状态切换为所述第2状态。

8.如权利要求7所述的半导体器件，其特征在于，

所述控制部还包括生成所述第1控制脉冲和第2控制脉冲的控制脉冲生成部，

所述控制脉冲生成部在第1擦除模式时输出所述第1控制脉冲和所述第2控制脉冲，

所述控制脉冲生成部在第2擦除模式时，在从输出所述第1控制脉冲起经过了比所述第1基准时间长的规定的第2基准时间时，输出所述第2控制脉冲。

9.如权利要求3所述的半导体器件，其特征在于，

所述电压生成部包括电荷泵电路。

10.一种半导体器件，其特征在于，

包括多个存储器单元晶体管，该多个存储器单元晶体管各自具有电荷蓄积部，并根据与所述电荷蓄积部的电荷量对应的阈值电压的变化来存储数据，

所述半导体器件还包括：

检测部，其检测所述电压生成部的输出电流并将该输出电流与基准值进行比较；和

所述控制部，在从开始向第i组供给所述固定值的升压电压起经过规定的第1基准时间，并且，由所述检测部进行的检测和比较的结果显示所述输出电流为所述基准值以下的情况下，开始向第i+1组供给所述升压电压，其中，1≤i≤n-1。