CN108134608B - 三角积分调变器与信号转换方法 - Google Patents

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Abstract

本申请涉及三角积分调变器与信号转换方法。三角积分调变器包含三角积分调变回路以及多个调整回路。三角积分调变回路基于时钟信号处理输入信号以及调整信号以产生量化输出信号。其中时钟信号具有一时钟周期，三角积分调变回路具有相同于M倍的时钟周期的第一延迟时间，M为0.5的整数倍且大于1。多个调整回路分别延迟该量化输出信号多个第二延迟时间，以产生调整信号。

Description

三角积分调变器与信号转换方法
技术领域
本案是有关于一种集成电路，且特别是有关于具有调整回路延迟机制的三角积分调变器与其信号转换方法。
背景技术
三角积分调变器因具有噪声移频等特点，故常应用于高分辨率的模拟数字转换器。然而，随着时钟信号的频率以及电路操作速度越来越快，三角积分调变器内部的额外回路延迟(excess loop delay)会使得三角积分调变器在对输入信号取样时发生错误，降低了最终输出数据的准确性。
发明内容
为了解决上述问题，本案的一态样系于提供一种三角积分调变器，其包含三角积分调变回路以及多个调整回路。三角积分调变回路基于第一时钟信号处理输入信号以及调整信号以产生量化输出信号。其中第一时钟信号具有一时钟周期，三角积分调变回路具有相同于M倍的时钟周期的第一延迟时间，M大于1且为0.5的整数倍。多个调整回路分别延迟该量化输出信号多个第二延迟时间，以产生调整信号。
本案的一态样系于提供一种信号转换方法，其包含下列操作：通过三角积分调变回路基于第一时钟信号处理输入信号以及调整信号以产生量化输出信号，其中第一时钟信号具有一时钟周期，三角积分调变回路具有相同于M倍的时钟周期的第一延迟时间，M大于1且为0.5的整数倍；以及分别延迟量化输出信号多个第二延迟时间，以产生调整信号。
综上所述，本案所提供的三角积分调变器与信号转换方法可通过多个调整回路来降低额外回路延迟的影响。
附图说明
为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式之说明如下：
第1图为根据本案一些实施例所绘示的一种三角积分调变器的示意图；
第2A图为根据本案的一些实施例所绘示的第1图的三角积分调变器的电路示意图；
第2B图为根据本案的一些实施例所绘示的第2A图中的时钟信号的波形示意图；以及
第3图为根据本案的一些实施例所绘示的第1图的三角积分调变器的电路示意图。
具体实施方式
下文系举实施例配合所附图式作详细说明，但所提供之实施例并非用以限制本发明所涵盖的范围，而结构操作之描述非用以限制其执行之顺序，任何由组件重新组合之结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同组件将以相同之符号标示来说明。
关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的组件或操作而已。
关于本文中所使用的『约』、『大约』或『大致约』一般通常系指数值之误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分五之以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如『约』、『大约』或『大致约』所表示的误差或范围。
另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。
第1图为根据本案一些实施例所绘示的一种三角积分调变器100的示意图。于一些实施例中，三角积分调变器100为连续时间操作式的三角积分调变器。
三角积分调变器100包含三角积分调变回路120以及多个调整回路140，其中M为大于1及为0.5的整数倍。三角积分调变回路120用以基于时钟信号CLK1转换输入信号U(t)至量化输出信号V[n]。于一些实施例中，三角积分调变回路120包含回路滤波器121、运算电路122、取样电路123、量化器124、延迟电路125以及数字至模拟转换器126。
回路滤波器121用以基于输入信号U(t)以及反馈信号FB(t)产生差值信号D(t)，并对差值信号D(t)滤波，以产生一模拟信号F(t)。于一些实施例中，回路滤波器121可由一或多个积分器实现。于一些实施例中，回路滤波器121可由一或多个谐振电路实现。为易于理解，第1图中的『G(s)』用以代表上述积分器与/或谐振电路之增益。上述关于回路滤波器121的实现方式仅为示例，且本案并不仅此为限。
运算电路122耦接至回路滤波器121与多个调整回路140，以接收模拟信号F(t)以及调整信号A(t)。运算电路122用以相减模拟信号F(t)以及调整信号A(t)以产生运算信号C(t)。于一些实施例中，运算电路122可由加法器电路实现。
取样电路123耦接至运算电路122，以基于时钟信号CLK1对运算信号C(t)取样，以产生取样信号VS。于一些实施例中，取样电路123可由开关电容电路实现，其中开关依据时钟信号CLK1导通以储存运算信号C(t)的信号值至电容内，藉以产生取样信号VS。上述关于取样电路123的实现方式仅为示例，本案并不于此为限。
量化器124耦接于取样电路123以接收取样信号VS。量化器124用以转换取样信号VS至离散的量化输出信号V[n]。于一些实施例中，量化器124可由一或多个比较器实现，并用以对取样信号VS与参考电压位准比较以产生量化输出信号V[n]。上述关于量化器124的实现方式仅为示例，本案并不于此为限。
延迟电路125耦接于量化器124，以接收量化输出信号V[n]。于一些实施例中，时钟信号CLK1具有时钟周期T1(如后第2B图所示)。延迟电路125用以延迟量化输出信号V[n]相同于M倍的时钟周期T1的时间，以产生延迟输出信号DO[n]。其中，第1图中的『Z-M』代表M倍的时钟周期T1的延迟，如上所述，M为大于1及为0.5的整数倍。于一些实施例中，通过设置延迟电路125，三角积分调变回路120具有M倍的时钟周期T1的延迟时间，此延迟时间为量化器124与多个数字逻辑电路(例如为第2A图中的电路201与202)能够工作的时间。
数字至模拟转换器126耦接至延迟电路125，以接收延迟输出信号DO[n]。数字至模拟转换器126用以转换延迟输出信号DO[n]至反馈信号FB(t)。
于一些实施例中，多个调整回路140的信号传递路径不包含回路滤波器121。相较于三角积分调变回路120，多个调整回路140每一个并联耦接于运算电路122以及量化器124的输出之间。在一些实施例中，调整回路140的个数大于等于M。多个调整回路140用以分别延迟量化输出信号V[n]多个延迟时间，以产生调整信号A(t)。于一些实施例中，如第1图所示，多个延迟时间分别相同于0.5～|Y-0.5|倍的时钟周期T1，亦即有Y个调整回路140，Y为大于等于M的正整数。
于一些实施例中，Y个延迟时间彼此相差N个时钟周期T1，其中N为大于等于1的正整数。例如，第1个调整回路140用以延迟0.5个时钟周期T1，第2个调整回路140用以延迟1.5个时钟周期T1。因此，上述两者的延迟时间相差1个时钟周期T1(即N＝1)。或者，第1个调整回路140用以延迟0.5个时钟周期T1，第3个调整回路140用以延迟2.5个时钟周期T1。因此，上述两者的延迟时间相差2个时钟周期T1(即N＝2)。
于一些实施例中，Y个调整回路140每一个包含延迟电路141以及数字至模拟转换器142。多个延迟电路141用以延迟量化输出信号V[n]一段对应的延迟时间，以产生多个延迟调整信号DA[n]。例如，于第1图所示，『Z-0.5』～『Z-(Y-0.5)』代表0.5倍的时钟周期T1至|Y-0.5|倍的时钟周期T1的多个延迟时间。
多个数字至模拟转换器142用以转换多个延迟调整信号DA[n]以产生调整信号A(t)。于一些实施例中，延迟电路141与延迟电路125可由一或多个数字电路实现。于一些实施例中，一或多个数字电路包含数字逻辑电路、缓冲器、正反器等等，但不仅以此为限。于一些实施中，上述的一或多个数字电路可用管线式的电路架构实现于三角积分调变器100内，以依序引入所需的多个延迟时间。
于一些实施例中，多个数字至模拟转换器126与142可由电流式的数字至模拟转换器实现。如此一来，输入信号U(t)以及反馈信号FB(t)可以由电流形式的信号直接结合(如后第2A图所示)，并输入至回路滤波器121。同理，多个数字至模拟转换器142的输出亦可由电流形式的信号直接结合(如后第2A图所示)，以产生调整信号A(t)。于一些实施例中，多个数字至模拟转换器126与142可整合为单一的数字至模拟转换器。
上述关于多个数字至模拟转换器126与142的实现方式仅为示例。多个数字至模拟转换器126与142的各种实现方式皆为本案所涵盖的范围。
于一些相关技术中，为了降低三角积分调变器的额外回路延迟的影响，会引入具有0.5倍时钟周期T1的延迟时间至运算电路122以及引入具有1倍时钟周期T1的延迟时间至回路滤波器121。于此些技术中，三角积分调变器仅最多可容忍1个时钟周期T1的额外回路时间延迟。然而，随着取样频率(亦即时钟信号CLK1之频率)越来越高，额外回路延迟的时间已会超过1个以上的时钟周期T1。如此一来，此些相关技术的设置方式将会失效。
相较于上述设置方式，通过设置Y个调整回路140，可增加更多的延迟时间至三角积分调变器100。如此一来，三角积分调变器100可容忍1个以上的时钟周期T1的延迟时间。如此一来，量化器124与相关数字电路可具有足够的操作时间，以确保三角积分调变器100的数据转换准确率。
第2A图为根据本案的一些实施例所绘示的第1图的三角积分调变器100的电路示意图。为易于理解，于第2A图中的类似组件将参照第1图指定为相同标号。
如第2A图之例子而言，M设置为2，回路滤波器121包含积分器，运算电路122包含模拟加法器。相较于第1图，第2A图中的三角积分调变器100更包含多个数字逻辑电路201～202以及多个正反器203A、203B以及203C。
多个数字逻辑电路201～202以管线式的设置方式设置于三角积分调变器100内。于一些实施例中，多个数字逻辑电路201～202用以处理量化输出信号V[n]，以等效增加多个数字至模拟转换器126与142的线性度。例如，多个数字逻辑电路201～202可以实施为数据权重平均电路、动态组件匹配电路等等。上述关于多个数字逻辑电路201～202的实施方式仅为示例，且本案并不以此为限。
第2B图为根据本案的一些实施例所绘示的第2A图中的时钟信号CLK1与CLK2的波形示意图。于一些实施例中，时钟信号CLK1与时钟信号CLK2两者之间的相位差约180度。取样电路123用以在时钟信号CLK1的上升边缘时对运算信号C(t)取样，以产生取样信号VS。多个正反器203A以及203B分别用以在时钟信号CLK2的上升边缘(亦即时钟信号CLK1的下降边缘)时对量化器124之输出以及数字逻辑电路201之输出取值，以分别输出多个延迟调整信号DA[n]。正反器203C用以在时钟信号CLK1的上升边缘对数字逻辑电路202之输出取值，以输出延迟输出信号DO[n]。多个调整回路140中的多个数字至模拟转换器142更用以基于多个延迟调整信号DA[n]产生调整信号A(t)。
如第2A图所示，多个数字至模拟转换器126与142皆以电流式电路实现。输入信号U(t)与反馈信号FB(t)以电流相加的方式输入至回路滤波器121，以产生模拟信号F(t)。模拟信号F(t)与调整信号A(t)亦以电流相加的方式输入至运算电路122，以产生运算信号C(t)。运算信号C(t)在时钟信号CLK1的上升边缘时被取样，以产生取样信号VS。据此，量化器124可基于取样信号VS产生量化输出信号V[n]。
接着，第1个正反器203A在时钟信号CLK2的上升边缘时输出延迟调整信号DA[n]至数字至模拟转换器142A以及数字逻辑电路201。由于时钟信号CLK2的上升边缘对应于时钟信号CLK1的时钟周期T1的一半，等效来说，通过设置多个正反器203A以及203B，量化输出信号V[n]被延迟了0.5倍的时钟周期T1，以输出为传送至数字至模拟转换器142A的延迟调整信号DA[n]。
在经过1个时钟周期T1后，第2个正反器203B在时钟信号CLK2的上升边缘传送另一延迟调整信号DA[n]至数字至模拟转换器142B以及数字逻辑电路202。等效来说，通过设置多个正反器203A以及203B，量化输出信号V[n]被延迟了1.5倍的时钟周期T1，以输出为传送至数字至模拟转换器142B的延迟调整信号DA[n]。
接着，在经过0.5个时钟周期T1后，第3个正反器203C在时钟信号CLK1的上升边缘传送延迟输出信号DO[n]至数字至模拟转换器126。如此，数字至模拟转换器126可基于产生反馈信号FB(t)。等效来说，通过设置多个正反器203A、203B以及203C，量化输出信号V[n]被延迟了2倍的时钟周期T1，以输出为延迟输出信号DO[n]。
通过上述设置方式，量化器124可具有0.5个时钟周期T1的操作时间，数字逻辑电路201可具有1个时钟周期T1的操作时间，且数字逻辑电路202可具有0.5个时钟周期T1的操作时间。如此一来，第2A图中的三角积分调变器100总共可具有2个时钟周期T1的操作时间。相较于前述的相关技术，三角积分调变器100可容忍更多的额外回路延迟。
为易于理解，上述操作仅以时钟信号CLK1与CLK2的上升边缘为例说明，但本案不仅以此为限。例如，于其他的实施例中，上述操作亦可基于时钟信号CLK1与CLK2的另一转态边缘(例如为下降边缘)执行。上述关于多个延迟时间的实施方式仅为示例。多个延迟时间的各种实施方式皆为本案所涵盖的范围。
参照第3图，第3图为根据本案一些实施例所绘示的一种信号转换方法300的流程图。为易于说明，一并参照第1～3图，以说明三角积分调变器100的相关操作。于一些实施例中，信号转换方法300包含多个操作S310以及S320。
于操作S310，三角积分调变回路120基于时钟信号CLK1处理输入信号U(t)以及调整信号A(t)以产生量化输出信号V[n]，其中三角积分调变回路120具有相同于M倍的时钟周期T1的延迟时间。如先前所述，在三角积分调变回路120根据时钟信号CLK1对运算信号C(t)取样，并转换运算信号C(t)为量化输出信号V[n]，其中运算信号C(t)为根据输入信号U(t)产生。
于操作S320，多个调整回路140分别对量化输出信号V[n]引入多个延迟时间，以产生调整信号A(t)，其中多个延迟时间分别为0.5～|Y-0.5|倍的时钟周期T1。例如，如第2A图所示，于一些实施例中，可采用一或多个数字电路(例如包含多个数字逻辑电路201～203以及反相器203A～203C)分别延迟量化输出信号V[n]一对应的延迟时间(例如0.5倍的时钟周期T1、1.5倍的时钟周期T1、…、(Y-0.5)倍的时钟周期T1)，以产生调整信号A(t)。
上述信号转换方法300的多个步骤仅为示例，并非限定需依照此示例中的顺序执行。在不违背本揭示内容的各实施例的操作方式与范围下，在信号转换方法300下的各种操作当可适当地增加、替换、省略或以不同顺序执行。
为易于理解，上述各实施例中仅以多个调整回路140可分别延迟0.5～|Y-0.5|倍的时钟周期T1为例说明，但本案并不以此为限。于各个实施例中，于多个调整回路140所引入的延迟时间分别可为Q～|Y-Q|倍的时钟周期T1，其中Q可为任意小数(例如为0.4、0.6等等)。
综上所述，本案所提供的三角积分调变器与信号转换方法可通过多个调整回路来降低额外回路延迟的影响。
【符号说明】
100：三角积分调变器 120：三角积分调变回路
140、140A：调整回路 CLK1、CLK2：时钟信号
140B：调整回路 V[n]：量化输出信号
U(t)：输入信号 122：运算电路
121：回路滤波器 124：量化器
123：取样电路 126、142：数字至模拟转换器
125：延迟电路 D(t)：差值信号
FB(t)：反馈信号 A(t)：调整信号
F(t)：模拟信号 VS：取样信号
C(t)：运算信号 141：延迟电路
DO[n]：延迟输出信号 DA[n]：延迟调整信号
G(s)：增益 Z-M、Z-0.5～Z-(Y-0.5)：延迟
142A：数字至模拟转换器 142B：数字至模拟转换器
201、202：数字逻辑电路 203A、203B、203C：正反器
300：方法 T1：时钟周期
S310、S320：操作。

Claims (10)

1.一种三角积分调变器，包含：
一三角积分调变回路，用以基于一第一时钟信号处理一输入信号以及一调整信号以产生一量化输出信号，
其中该第一时钟信号具有一时钟周期，该三角积分调变回路具有相同于M倍的该时钟周期的一第一延迟时间，M为0.5的整数倍且大于1；以及
多个调整回路，用以分别延迟该量化输出信号多个第二延迟时间，以产生该调整信号。
2.根据权利要求1所述的三角积分调变器，其中该三角积分调变回路包含：
一回路滤波器，用以滤波一差值信号以产生一模拟信号，其中该差值信号为该输入信号与一反馈信号的一差值；
一运算电路，用以相减该模拟信号与该调整信号，以产生一运算信号；
一取样电路，用以根据该第一时钟信号对该运算信号取样，以产生一取样信号；
一量化器，用以转换该取样信号至该量化输出信号；
一第一延迟电路，用以延迟该量化输出信号该第一延迟时间，
以产生一延迟输出信号；以及
一数字至模拟转换器，用以转换该延迟输出信号至该反馈信号。
3.根据权利要求2所述的三角积分调变器，其中所述调整回路并联耦接于该运算电路与该量化器之间。
4.根据权利要求2所述的三角积分调变器，其中所述调整回路中每一个包含：
一第二延迟电路，用以延迟该量化输出信号所述第二延迟时间中的对应的一个，以产生一延迟调整信号；以及
一第二数字至模拟转换器，用以转换该延迟调整信号，以产生该调整信号。
5.根据权利要求4所述的三角积分调变器，其中该第一延迟电路与所述第二延迟电路由多个数字电路实现，且所述数字电路以管线式电路架构设置于该三角积分调变回路以及所述调整回路之内。
6.根据权利要求1所述的三角积分调变器，其中该三角积分调变回路用以基于该第一时钟信号的一转态边缘处理该输入信号与该调整信号，以产生该量化输出信号。
7.根据权利要求6所述的三角积分调变器，其中所述调整回路包含：
一第一调整回路，包含一第一正反器，该第一正反器用以基于一第二时钟信号的一转态边缘以及该量化输出信号产生一第一延迟调整信号，其中该第一时钟信号与该第二时钟信号之间的相位差为180度；以及
一第二调整回路，包含一第二正反器，该第二正反器用以基于该第二时钟信号的该转态边缘以及该第一延迟调整信号产生一第二延迟调整信号，
其中该第一调整回路与该第二调整回路用以基于该第一延迟调整信号以及该第二延迟调整信号产生该调整信号。
8.根据权利要求1所述的三角积分调变器，其中所述第二延迟时间分别相同于0.5～|Y-0.5|倍的该时钟周期，且Y为大于等于M的正整数。
9.一种信号转换方法，包含：
通过一三角积分调变回路基于一第一时钟信号处理一输入信号以及一调整信号以产生一量化输出信号，
其中该第一时钟信号具有一时钟周期，该三角积分调变回路具有相同于M倍的该时钟周期的一第一延迟时间，M大于1且为0.5的整数倍；以及
分别延迟该量化输出信号多个第二延迟时间，以产生该调整信号。
10.根据权利要求9所述的信号转换方法，其中所述第二延迟时间分别相同于0.5～|Y-0.5|倍的该时钟周期，且Y为大于等于M的正整数。
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