JP2010171484A

JP2010171484A - 半導体集積回路装置

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Publication number: JP2010171484A
Application number: JP2009009542A
Authority: JP
Inventors: Tetsuo Matsui; 徹郎松井; Katsuki Tateyama; 克樹舘山
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2009-01-20
Filing date: 2009-01-20
Publication date: 2010-08-05

Abstract

【課題】マルチビットデルタシグマ変調器において、信号伝達関数特性が周波数依存性を持たず、量子化器入力の加算器を不要とする。
【解決手段】デルタシグマ型Ａ／Ｄ変換器１は、入力信号Ｘのフィードフォワードパスとして、フィードフォワード係数ｋのゲインを乗じた信号とクロック信号の１周期遅延（Ｚ^-1）した入力信号に、ゲイン係数ｃ−ｋを乗じた信号を加算し、積分器８の入力として加算している。この入力信号Ｘのフィードフォワードパスにより、積分器８は、図２に示したように、本来の積分機能と、加算器、ならびに入力信号のバッファ機能を併せ持つことができ、直接、量子化器入力に入力信号Ｘを加算したのと同じ効果を得ることができる。
【選択図】図１

Description

本発明は、Ａ／Ｄ(Analog/digital)変換器における高精度な信号変換技術に関し、特に、デルタシグマ変調器による伝達特性の向上に有効な技術に関する。

半導体集積回路装置には、アナログ信号の入力信号をデジタル信号に変換するＡ／Ｄ変換器が備えられているものがある。このＡ／Ｄ変換器の１つとして、たとえば、図１０に示す１次のデルタシグマ変調器を用いたものがある。

１次デルタシグマ変調器１００は、図示するように、帰還ＤＡ変換器１０１、積分器１０２、および比較器１０３で構成される。ここで、アナログ入力信号をＶＩＮ、比較器で量子化する際に発生する量子化雑音をＱ、変調器出力信号をＶＤＳとすると以下の関係になることが知られている。ここで、積分器は関数で記述してあり、式中のｚはｚ関数を表す。Ｑは一般的に白色雑音として現される。

上式から信号ＶＩＮは１サンプリング周波数遅延した信号となり、何も変化せず、量子化雑音Ｑは（１−ｚ^-1）の項が掛けられ、１次の微分で表せることがわかる。ここでサンプリング周波数fs、周波数をfとして表すと、次の式が成り立つことが知られている。

つまり、低周波領域はほぼ０に近い値となり、ｆｓ／２で最大となるｓｉｎ波で表現できる。つまり、デルタシグマ変調による量子化雑音はｆｓ／２周辺に偏在することとなり、図１０のデジタルフィルタにて高周波の雑音を除去すれば、量子化雑音のエネルギは小さくなり、分解能の高いＡＤ変換結果を得ることが可能となることが知られている。

さらに、積分器を直列に多段接続することで式２の雑音の伝達関数は積分器の次数分だけべき乗され、量子化雑音をｆｓ／２周辺に偏在させる効果が高まり、低いオーバーサンプリング率で高い信号/量子化雑音比を得ることができる。

また、この種のＡ／Ｄ変換器においては、積分器、特に感度の高い第一積分器の出力振幅を抑制するためにフィードフォワード型のデルタシグマ型Ａ／Ｄ変換器があり、各積分器フィードフォワードパスを第三積分器入力で加算するもの（たとえば、非特許文献１参照）や、すべての積分器の出力を量子化器で加算し、入力信号も量子化器で加算するもの（たとえば、非特許文献２参照）などが知られている。

さらに、マルチビット−デルタシグマＡ／Ｄ変換器においては、オーバサンプル比やアナログ積分器の次数を高くせずに、高精度化、および広帯域化を可能とするもの（非特許文献３参照））が知られている。

Coban et al.,"A New Forth-Order Single-Loop Delta-Sigma Modurator for Audio",IEEE ISCAS'96, vol.1,pp461-464, May, 1996 Richard Schreier, G.C.Temes, "Understanding Delta-Sigma Data Converters",IEEE Press,pp122,2005 Richard Schreier, G.C.Temes, "Understanding Delta-Sigma Data Converters",IEEE Press,pp179-181,2005

ところが、上記のようなデルタシグマ変調器によるアナログ／デジタル変換技術では、次のような問題点があることが本発明者により見い出された。

すなわち、非特許文献１におけるデルタシグマ変調器では、信号の伝達関数が周波数の依存性をもち、ゲインが増大してしまうことになる。このため安定性を保つために雑音伝達関数ゲインを下げる必要があり、ＳＮＲ(Signal to Noise Ratio)を下げる一因となっているという問題がある。

また、非特許文献２によるデルタシグマ変調器においては、量子化器入力に加算器が配置されており、マルチビット量子化器の場合、加算アンプ、もしくは比較器に電荷加算回路を設ける必要があり、レイアウト面積が増加してしまい、消費電力なども大きくなってしまうという問題がある。

本発明の目的は、マルチビットデルタシグマ変調器において、信号伝達関数特性が周波数依存性を持たず、量子化器入力の加算器を不要とすることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、第１〜第ｎ（ｎ≧２）の積分器と、入力された信号をデジタル信号に変換して量子化する量子化器とを有するデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、最終段となる第ｎの積分器の入力に、Ａ／Ｄ変換器に入力される入力信号をフィードフォワードするフィードフォワードパスと、第ｎの積分器の入力に、Ａ／Ｄ変換器の量子化器出力信号をフィードバックするフィードバックパスとを備え、該フィードフォワードパスは、入力信号に第１の係数を乗じた信号と任意のクロック周期分遅延した入力信号に、第２の係数を乗じた信号と加算した信号を出力し、フィードバックパスは、任意の周期遅延させた出力信号に第３の係数を乗じた信号を出力し、第ｎの積分器は、入力信号を遅延しない構成よりなるものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記フィードフォワードパスが、入力信号を任意に遅延して出力する第１の遅延回路と、該遅延回路が遅延した信号に第１の係数を乗じて出力する第１のゲインと、入力信号に第２の係数を乗じて出力する第２のゲインと、第１、および第２のゲインから出力された信号を加算する加算器とよりなるものである。

さらに、本発明は、前記フィードバックパスが、出力信号を任意に遅延して出力する第２の遅延回路と、該第２の遅延回路が遅延した信号に第３の係数を乗じて出力する第３のゲインと、該第３のゲインから出力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器とよりなるものである。

また、本発明は、前記第１の遅延回路が、入力信号をクロック信号の１周期分遅延させるものである。

さらに、本発明は、前記第１〜第ｎ−１の積分器が、入力信号を任意の周期で遅延させる構成よりなるものである。

また、本発明は、前記第１の遅延回路が、入力信号をクロック信号の半周期分遅延させるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）信号伝達関数特性が周波数依存性を持たず、ゲインを１とすることができるので、安定したＳＮＲを実現することができる。

（２）また、量子化器の入力部に接続される加算器を不要とすることができるので、回路面積の縮小化、および消費電力を低減することができる。

本発明の実施の形態１によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図である。図１のデルタシグマ型Ａ／Ｄ変換器に設けられた最終段の積分器における回路構成の一例を示す回路図である。本発明者が検討したフィードフォワード型の一方式である３次のデルタシグマ変調器の一例を示す回路図である。図３のデルタシグマ変調器における信号伝達関数の絶対値の一例を示す説明図である。本発明者が検討した３次のデルタシグマ変調器の他の例を示した回路図である。図５のデルタシグマ変調器がｎ次の際の加算器、および量子化器の回路構成例を示す説明図である。図１のデルタシグマ型Ａ／Ｄ変換器における信号伝達関数の絶対値の一例を示す説明図である。本発明の実施の形態２によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図である。本発明の実施の形態３によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図である。本発明者が検討した１次デルタシグマ変調器を用いたＡ／Ｄ変換器の一例を示す説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図、図２は、図１のデルタシグマ型Ａ／Ｄ変換器に設けられた最終段の積分器における回路構成の一例を示す回路図、図３は、本発明者が検討したフィードフォワード型の一方式である３次のデルタシグマ変調器の一例を示す回路図、図４は、図３のデルタシグマ変調器における信号伝達関数の絶対値の一例を示す説明図、図５は、本発明者が検討した３次のデルタシグマ変調器の他の例を示した回路図、図６は、図５のデルタシグマ変調器がｎ次の際の加算器、および量子化器の回路構成例を示す説明図、図７は、図１のデルタシグマ型Ａ／Ｄ変換器における信号伝達関数の絶対値の一例を示す説明図である。

本実施の形態１において、デルタシグマ型Ａ／Ｄ変換器１は、たとえば、自動車のエンジン制御用などに用いられる半導体集積回路装置のＡ／Ｄ変換器として用いられる。

デルタシグマ型Ａ／Ｄ変換器１は、図１に示すように、減算器２〜４、加算器５、積分器６〜８、量子化器９、Ｄ／Ａ(Digital/Analog)変換器１０，１１、フィードバックゲイン１２、フィードフォワードゲイン１３，１４、遅延回路１５，１６、およびゲイン１７〜２０から構成されている。

減算器２の一方の入力部、第１の遅延回路である遅延回路１５の入力部、ならびに第２のゲインとなるフィードフォワードゲイン１４の入力部には、アナログの入力信号Ｘが入力されるようにそれぞれ接続されている。減算器２の出力部には、積分器６の入力部が接続されており、該積分器６の出力部には、減算器３の一方の入力部、およびフィードフォワードゲイン１３の入力部がそれぞれ接続されている。

減算器３の出力部には、積分器７の入力部が接続されており、該積分器７の出力部には、ゲイン１７の入力部が接続されている。遅延回路１５の出力部には、第１のゲインとなるゲイン１８の入力部が接続されており、該ゲイン１８の出力部、およびフィードフォワードゲイン１４の出力部には、加算器５の異なる入力部がそれぞれ接続されている。

加算器５の出力部、ゲイン１７の出力部、フィードフォワードゲイン１３の出力部、ならびにＤ／Ａ変換器１１の出力部には、減算器４の異なる入力部がそれぞれ接続されている。減算器４の出力部には、積分器８の入力部が接続されており、該積分器８の出力部には、ゲイン２０の入力部、およびフィードバックゲイン１２の入力部がそれぞれ接続されている。

また、フィードバックゲイン１２の出力部には、減算器３の他方の入力部が接続されている。ゲイン２０の出力部には、量子化器９の入力部が接続されており、該量子化器９の入力部には、Ｄ／Ａ変換器１０の入力部が接続されている。

このＤ／Ａ変換器１０の出力部には、減算器２の他方の入力部が接続されている。そして、量子化器９の出力部は、デルタシグマ型Ａ／Ｄ変換器１の出力部となり、デジタル出力信号Ｙが出力される。

減算器２は、アナログの入力信号ＸとＤ／Ａ変換器１０から出力されたアナログ信号の差分を演算する。積分器６は、減算器２の演算結果を積分する。減算器３は、積分器６の積分結果とフィードバックゲイン１２が積分器８の積分結果に任意のフィードバック係数（ｇ）を乗算した値との差分を演算する。

積分器７は、減算器３の演算結果を積分する。ゲイン１７は、積分器７の積分結果に任意のゲイン係数（ｂ）を乗算して出力する。遅延回路１５は、入力信号ＸをＺ^-1（クロック信号１周期）の期間、遅延してゲイン１８に出力する。

フィードフォワードゲイン１４は、入力信号Ｘに任意のフィードバック係数（第２の係数となるｋ）を乗算する。フィードフォワードゲイン１３は、積分器６の積分結果に任意のフィードフォワード係数（ａ）を乗算して出力する。

ゲイン１８は、任意のフィードバック係数（第１の係数となるｃ−ｋ）を乗算して出力する。加算器５は、ゲイン１８の演算結果、およびフィードフォワードゲイン１４の演算結果を加算して減算器４に出力する。

減算器４は、加算器５の演算結果、ゲイン１７の演算結果、フィードフォワードゲイン１３の演算結果、ならびにＤ／Ａ変換器１１の演算結果の差分を演算する。積分器８は、減算器４の演算結果を積分する。

フィードバックゲイン１２は、積分器８の積分結果に任意のフィードバック係数（ｇ）を乗算する。ゲイン２０は、積分器８の積分結果に任意のゲイン係数（ｄ）を乗算する。量子化器９は、ゲインを介して入力された信号をデジタル出力信号Ｙに変換して量子化する。

Ｄ／Ａ変換器１０は、量子化器９から出力されたデジタル信号をアナログ信号に変換する。第２の遅延回路である遅延回路１６は、量子化器９から出力されたデジタル信号をＺ^-1（クロック信号１周期）の期間、遅延して出力する。

第３のゲインであるゲイン１９は、遅延回路１６から出力される遅延信号に任意のゲイン係数（第３の係数となるｃ）を乗算して出力する。Ｄ／Ａ変換器１１は、ゲイン１９を介して入力されるデジタル信号をアナログ信号に変換する。

また、積分器８は、図２に示すように、クロック信号φ１（図２の下方に示す）で動作するスイッチＳＷ１〜ＳＷ６、およびクロック信号φ２（図２の下方に示す）で動作するＳＷ７〜ＳＷ１２、Ｄ／Ａ変換器ＤＡＣ、静電容量素子Ｃ１〜Ｃ５，Ｃｓ、およびアンプａｐから構成されている。

積分器８の入力は、アナログの入力信号Ｘ、積分器６の出力、ならびに積分器７の出力である。積分器８は、図１の係数ａ，ｂ，ｃ，ｋに対応するそれぞれ値を、静電容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と静電容量素子Ｃｓとの比で生成する。

加算器は、スイッチトキャパシタ回路で構成されているので、積分器と同一の回路で動作するため、加算器のための特別な演算増幅器を不要とすることができる。

ここで、本発明者が検討したフィードフォワード型の一方式である３次のデルタシグマ変調器の一例について、図３を用いて説明する。

デルタシグマ変調器５４は、図示するように、積分器５５〜５７、量子化器５８、減算器５９〜６１、Ｄ／Ａ変換器６２，６３、フィードフォワードゲイン６４、ゲイン６５〜６７、およびフィードバックゲイン６８から構成されている。

デルタシグマ変調器５４には、アナログ信号Ｘが入力され、デジタル出力信号Ｙが出力される。積分器５５〜５７が３段直列に配置されており、最終段にアナログ信号をデジタル信号化する量子化器５８が設けられている。

量子化器５８は、１ｂｉｔのものと、マルチビットと呼ばれる２ｂｉｔ〜５ｂｉｔ程度の分解能を持つものが一般的である。積分器５５、積分器５６の出力が、任意のゲイン（ａ，ｂ）を掛けられて、積分器５７の入力に加算され量子化器５８の入力となる。

積分器５７から積分器５６の入力への帰還パスは、雑音伝達関数に零点を持たせるためのものである。

このデルタシグマ変調器５４の特徴としては、各積分器フィードフォワードパスを積分器５７の入力で加算している点にある。これにより、量子化器５８前段に加算器を持たせることなく、積分器５７の出力が直接量子化器５８の入力になっている。

これは量子化器５８をマルチビット構成にした時に大きな効果がある。マルチビット構成の場合、通常、量子化器は比較器を２^M個(Ｍは量子化器ｂｉｔ数)並べて、１クロックでＡ／Ｄ変換するフラッシュ型を用いる。これは、デルタシグマ変調器では量子化器の遅延が安定性に影響を与えるためであり、遅延の少ないフラッシュ型を用いるのが一般的である。

このとき、量子化器に加算器が必要となると、加算アンプを用いるか、容量結合型の電荷加算回路を比較器の数だけ用いる必要があり、電力と面積的に不利となってしまう。また、積分器５５の出力は入力信号の微分となり、サンプリング周波数よりも十分に低い信号周波数に対しては、入力信号は、積分器５５の出力にはほとんど見えず、量子化雑音を積分した信号が支配的となる。

デルタシグマ変調器５４の方式は、信号伝達関数が図４に示すように、高周波側でゲインが大きくなることが知られている。これは、通常信号帯域外の領域ではあるが、信号伝達関数のゲインピークになる周波数の信号が入力した場合、量子化器に過大な信号が入力したように見え、ループが不安定になる恐れがある。

また、ループを任意の周波数に対して安定とするためには、雑音伝達関数のゲインを下げ、ループを安定とする必要があり、結果としてＳＮＲを劣化する要因となってしまうことになる。

図５は、本発明者が検討した３次のデルタシグマ変調器の他の例を示したものである。

デルタシグマ変調器６９は、図示するように、積分器７０〜７２、量子化器７３、減算器７４，７５、加算器７６、Ｄ／Ａ変換器７７、フィードフォワードゲイン７８，７９、ゲイン８０、ならびにフィードバックゲイン８１から構成されている。

この場合、全ての積分器７０〜７２の出力が量子化器７３の入力で加算されて、入力信号Ｘも量子化器７３の前段で加算される構成となっている。この構成では、入力信号Ｘが直接量子化されるため、図３に示したデルタシグマ変調器５４と異なり、信号の伝達関数は１となり、ゲインを持つことはない。

しかしながら、量子化器７３の前段で加算する必要があるため、マルチビット構成では、加算器に加算アンプか、量子化器７３における各比較器の入力に電荷加算器を構成する必要があり、小面積化が困難であり、消費電力の面でも不利となる。

図６は、図５のデルタシグマ変調器６９がｎ次の際の加算器７６、および量子化器７３の回路構成例を示す説明図である。

加算器７６はクロック信号φ１（図６の下方に示す）で動作するスイッチＳＷ５０₁〜ＳＷ５０_n+1，ＳＷ５１，ＳＷ５４、およびクロック信号φ２（図６の下方に示す）で動作するＳＷ５２₁〜ＳＷ５２_n+1，ＳＷ５３、静電容量素子Ｃ５０₁〜Ｃ５０_n+1，Ｃ０、および演算増幅器ＯＰ５０から構成されている。また、量子化器７３は、参照電圧を生成する電圧生成部ＶＲ、２^M個の比較器ＣＰ₁〜ＣＰ_M、ならびにエンコーダＥＮＣから構成されている。

アナログの入力信号Ｘや積分器７０〜７２の出力は、演算増幅器ＯＰ５０を使用した加算器７６で加算され、後段の量子化器７３によってデジタル値に変換される。デルタシグマ変調器の量子化器は遅延が小さいフラッシュ型がしばしば使用される。

このように、量子化器７３の前段に加算器７６を用いる構成の場合は、図６のように演算増幅器ＯＰ５０が必要となってしまい、該演算増幅器ＯＰ５０の消費電流や面積が問題となっていた。

しかしながら、前述したように、図２に示した積分器８では、加算器をスイッチトキャパシタ回路で構成しているので、加算器として機能する容量素子があればよく、積分器と同一の回路で動作するため、加算器のための特別な演算増幅器を不要とすることができる。

次に、本実施の形態によるデルタシグマ型Ａ／Ｄ変換器１の作用について説明する。

デルタシグマ型Ａ／Ｄ変換器１は、入力信号Ｘのフィードフォワードパスとして、フィードフォワード係数ｋのゲインを乗じた信号とクロック信号の１周期遅延（Ｚ^-1）した入力信号に、ゲイン係数ｃ−ｋを乗じた信号を加算し、積分器８の入力として加算している。

この入力信号Ｘのフィードフォワードパス（フィードフォワードゲイン１４、ゲイン１８、遅延回路１５、および加算器５）により、積分器８は、図２に示したように、本来の積分機能と、加算器、ならびに入力信号のバッファ機能を併せ持つことができ、直接、量子化器入力に入力信号Ｘを加算したのと同じ効果を得ることができる。

また、デルタシグマ型Ａ／Ｄ変換器１の信号の伝達関数ＳＴＦ（ｚ）は、以下のようになる。

ここで、ｋ＝１／ｄとし、３−ｂｇ≒３となるｂｇ値を選択すると、ＳＴＦ(Signal Transfer Function)＝１となり、周波数依存性がなくなる。係数の掛け算ｂｇは、実際の設計では雑音伝達関数に零点を構成するための係数で、オーバーサンプリング率が十分高い場合は、０．０１以下程度の値であり、３−ｂｇ≒３と考えても差し支えない。

図７は、デルタシグマ型Ａ／Ｄ変換器１における信号伝達関数の一例を示す説明図である。図示するように、伝達関数が周波数依存性をほとんど持たずに１倍（０ｄＢ）になっていることが明らかである。信号伝達関数は、図５に示したデルタシグマ変調器６９と同じとなり、デジタル出力信号Ｙは次の式で表せる。

ここでＮＦＴ（ｚ）は、雑音伝達関数、Ｑは量子化器発生する量子化雑音である。

よって、積分器６と積分器７とには、量子化雑音成分のみが入力され、演算を行うので、入力による歪が発生しにくいという効果を得ることができる。

また、積分器６，７の出力も量子化雑音を積分した信号がほとんどなので、マルチビット量子化器の場合は信号振幅が小さくなり、積分器が歪みにくく、積分アンプの整定時間やスルーレートも緩和することが可能となる。

このように、デルタシグマ型Ａ／Ｄ変換器１による構成では、積分器６，７に量子化雑音成分のみが入力されて演算が行われるので、入力による歪が発生しにくい特徴がある。また、積分器６，７の出力においても量子化雑音を積分した信号がほとんどなので、マルチビット量子化器の場合は信号振幅が小さくなり、積分器が歪みにくく、積分アンプの整定時間やスルーレートも緩和することできる。

それにより、本実施の形態１によれば、信号伝達関数が周波数依存性を持たずにゲインを１とすることができるので、入力最大信号振幅で安定になる雑音伝達関数のゲインに設定すればよく、ＳＮＲの低下を低減することができる。

また、量子化器９の入力部に加算器が不要なため、レイアウト面積、ならびに消費電力を削減することができる。

さらに、積分器７、および積分器８には、量子化雑音成分のみが入力され、演算を行うので、入力による歪が発生しにくく、高精度な演算を行うことができ、積分器７，８の出力も量子化雑音を積分した信号がほとんどなので、信号振幅が小さくなり、積分器が歪みにくく、積分アンプの整定時間やスルーレートを緩和することができる。

（実施の形態２）
図８は、本発明の実施の形態２によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図である。

前記実施の形態１では、３以上の積分器を有する３次のデルタシグマ型Ａ／Ｄ変換器について説明したが、たとえば、図８に示すように、２次、４次、あるいは５次以上などのｎ次のデルタシグマ型Ａ／Ｄ変換器に適用することが可能である。

ｎ次のデルタシグマ型Ａ／Ｄ変換器１ａは、減算器２〜４、加算器５、ｎ個の積分器２１₁〜２１_n、量子化器９、Ｄ／Ａ変換器１０，１１、フィードバックゲイン１２、ｎ−２個のフィードフォワードゲイン１３₁〜１３_n-2、フィードフォワードゲイン１４、遅延回路１５，１６、およびゲイン１７〜２０から構成されている。

この場合、減算器２の出力部には、積分器２１₁の入力部が接続されている。また、積分器２１₁と減算器３との間には、積分器２１₂〜２１_n-2が直列に接続されている。また、積分器２１₁〜２１_n-2の出力部には、フィードフォワードゲイン１３₁〜１３_n-2の入力部がそれぞれ接続されており、これらフィードフォワードゲイン１３₁〜１３_n-2の出力部には、減算器４の異なる入力部がそれぞれ接続されている。

また、積分器２１_n-2の出力部には、減算器３の一方の入力部が接続されており、該減算器３の出力部には、積分器２１_n-1の入力部が接続されている。この積分器２１_n-1の出力部には、ゲイン１７の入力部が接続されている。そして、減算器４の出力部には、積分器２１_nの入力部が接続されている。

その他の接続構成、および作用については、前記実施の形態１の図１と同様であるので、説明は省略する。

このように、量子化器９の前段の積分器２１_nを積分器２１₁〜積分器２１_n-1の出力の加算器兼積分器として構成し、入力信号Ｘを積分器２１_nに入力してバッファとすることで構成しているので、デルタシグマの次数に依存せず、次数ｎがｎ≧２を満たせば適用することできる。

（実施の形態３）
図９は、本発明の実施の形態３によるデルタシグマ型Ａ／Ｄ変換器の回路構成の一例を示す回路図である。

本実施の形態３において、デルタシグマ型Ａ／Ｄ変換器１ｂは、図９に示すように、前記実施の形態２の図８と同様に、減算器２〜４、加算器５、ｎ個の積分器２１１〜３２ｎ、量子化器９、Ｄ／Ａ変換器１０，１１、フィードバックゲイン１２、ｎ−２個のフィードフォワードゲイン１３₁〜１３_n-2、フィードフォワードゲイン１４、遅延回路１５，１６、およびゲイン１７〜２０から構成されており、前記実施の形態２のデルタシグマ型Ａ／Ｄ変換器１ａと異なるところは、遅延回路１５の入力遅延が、Ｚ^-1（クロック信号１周期）の遅延ではなく、Ｚ^-0.5（クロック信号０．５周期遅延）となっている点である。

このようにサンプリング時間の半分の遅延にしても、高周波領域でのＳＴＦゲイン増加はあるが、図３のデルタシグマ変調器５４よりもＳＴＦのゲイン増加を抑制することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、マルチビットデルタシグマ変調器における高精度なＡ／Ｄ変換技術に適している。

１デルタシグマ型Ａ／Ｄ変換器
１ａデルタシグマ型Ａ／Ｄ変換器
１ｂデルタシグマ型Ａ／Ｄ変換器
２減算器
３減算器
４減算器
５加算器
６積分器
７積分器
８積分器
９量子化器
１０Ｄ／Ａ変換器
１１Ｄ／Ａ変換器
１２フィードバックゲイン
１３フィードフォワードゲイン
１３₁〜１３_n-2 フィードフォワードゲイン
１４フィードフォワードゲイン
１５遅延回路
１６遅延回路
１７ゲイン
１８ゲイン
１９ゲイン
２０ゲイン
２１₁〜２１_n 積分器
５４デルタシグマ変調器
５５積分器
５６積分器
５７積分器
５８量子化器
５９〜６１減算器
６２，６３Ｄ／Ａ変換器
６４フィードフォワードゲイン
６５〜６７ゲイン
６８フィードバックゲイン
６９デルタシグマ変調器
７０〜７２積分器
７３量子化器
７４，７５減算器
７６加算器
７７Ｄ／Ａ変換器
７８，７９フィードフォワードゲイン
８０ゲイン
８１フィードバックゲイン
１００１次デルタシグマ変調器
１０１帰還ＤＡ変換器
１０２積分器
１０３比較器
ＳＷ１〜ＳＷ１２スイッチ
Ｃ１〜Ｃ５静電容量素子
Ｃｓ静電容量素子
ＤＡＣＤ／Ａ変換器
ａｐアンプ
ＳＷ５０₁〜ＳＷ５０_n+1 スイッチ
ＳＷ５１，ＳＷ５３，ＳＷ５４スイッチ
ＳＷ５２₁〜ＳＷ５２_n+1 スイッチ
Ｃ５０₁〜Ｃ５０_n+1静電容量素子
Ｃ０静電容量素子
ＯＰ５０演算増幅器
ＶＲ電圧生成部
ＣＰ₁〜ＣＰ_M比較器
ＥＮＣエンコーダ

Claims

第１〜第ｎ（ｎ≧２）の積分器と、入力された信号をデジタル信号に変換して量子化する量子化器とを有するデルタシグマ型からなるＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
最終段となる前記第ｎの積分器の入力に、前記Ａ／Ｄ変換器に入力される入力信号をフィードフォワードするフィードフォワードパスと、
前記第ｎの積分器の入力に、前記Ａ／Ｄ変換器の出力信号をフィードバックするフィードバックパスとを備え、
前記フィードフォワードパスは、
入力信号に第１の係数を乗じた信号と任意のクロック周期分遅延した入力信号に、第２の係数を乗じた信号と加算した信号を出力し、
前記フィードバックパスは、
任意の周期遅延させた出力信号に第３の係数を乗じた信号を出力し、
前記第ｎの積分器は、
入力信号を遅延しない構成であることを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記フィードフォワードパスは、
入力信号を任意に遅延して出力する第１の遅延回路と、
前記遅延回路が遅延した信号に第１の係数を乗じて出力する第１のゲインと、
入力信号に第２の係数を乗じて出力する第２のゲインと、
前記第１、および前記第２のゲインから出力された信号を加算する加算器とよりなることを特徴とする半導体集積回路装置。
請求項１または２記載の半導体集積回路装置において、
前記フィードバックパスは、
出力信号を任意に遅延して出力する第２の遅延回路と、
前記第２の遅延回路が遅延した信号に第３の係数を乗じて出力する第３のゲインと、
前記第３のゲインから出力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器とよりなることを特徴とする半導体集積回路装置。
請求項２または３記載の半導体集積回路装置において、
前記第１の遅延回路は、
入力信号をクロック信号の１周期分遅延させることを特徴とする半導体集積回路装置。
請求項２または３記載の半導体集積回路装置において、
前記第１の遅延回路は、
入力信号をクロック信号の半周期分遅延させることを特徴とする半導体集積回路装置。
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記第１〜第ｎ−１の積分器は、入力信号を任意の周期で遅延させることを特徴とする半導体集積回路装置。
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記第１〜第ｎ−１の積分器における出力信号は、前記第ｎの積分器の入力に入力されることを特徴とする半導体集積回路装置。