JP2011091075A - へテロ接合電界効果トランジスタとその製造方法 - Google Patents
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Abstract
【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極90と、を備え、半導体層は、バリア層40と、バリア層40の上に形成された厚さ28nm以下のキャップ層50と、を備える。
【選択図】図1
Description
<構成>
図1は、実施の形態1に係る、窒化物半導体からなるヘテロ接合FETの構造の一例である。実施の形態1に係るヘテロ接合FETは、半絶縁性SiC基板10と、SiC基板10上に形成されたバッファ層20と、バッファ層20上に形成されたGaNからなるチャネル層30と、チャネル層30上に形成されたAlGaNからなるバリア層40と、バリア層40上に形成されたNi/Auからなるゲート電極90及びGaNからなるキャップ層50と、キャップ層50上に形成されたTi/Alからなるソース電極70及びドレイン電極80と、素子分離領域60とを備えている。ゲート電極90は、キャップ層50を除去した領域に形成される。ゲート電極90の下面は、バリア層40の上面と接するように形成されている。
図2は、実際に作製したデバイスを用いて、ゲート電極に−10Vの電圧を印加した際にゲート電極90とドレイン電極80の間に流れた電流値(ゲート電流)を測定したグラフである。GaNキャップ層50の厚さは、0,20,50,100nmの異なる4種類にした。すると、図2に示すとおり、GaNキャップ層50が20nmより薄い場合には、ゲートリーク電流は2.0×10-6(A/mm)以下の十分に低い値であった。それに対して、GaNキャップ層50が50nmより厚い場合のゲートリーク電流は、20nm以下の場合よりも2桁程度大きい1.0×10-4(A/mm)程度もあり、耐圧や信頼性の劣化が懸念される。
なお、図1には本実施の形態のヘテロ接合FETの代表的な例を示したが、以下に示すような変形例でも同様の効果を得ることが出来る。
図13〜図20は、実施の形態1に係るヘテロ接合FETの製造工程の一例を示した図である。これらの図において、図1の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態1に係るヘテロ接合FETの製造工程を図13〜図20に沿って説明する。
本実施の形態のヘテロ接合FETによれば、既に述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETは、半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極90と、を備え、半導体層は、バリア層40と、バリア層40の上に形成された厚さ28nm以下のキャップ層50と、を備えることを特徴とする。これにより、リセスゲート構造によって電流コラプスを抑制しながら、ゲートリークを低減することが出来る。
Claims (4)
- 窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、を備え、
前記半導体層は、バリア層と、
前記バリア層の上に形成された厚さ28nm以下のキャップ層と、を備えることを特徴とするヘテロ接合電界効果トランジスタ。 - 前記ゲート電極の下面は、前記バリア層の上面と接することを特徴とする、請求項1に記載のヘテロ接合電界効果トランジスタ。
- 前記ゲート電極の下面は、前記バリア層内に位置することを特徴とする、請求項1に記載のヘテロ接合電界効果トランジスタ。
- 窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
(a)バリア層の上に厚さ28nm以下のキャップ層を形成する工程と、
(b)前記キャップ層をエッチングして所定長のトレンチを形成する工程と、
(c)前記トレンチにゲート電極を形成する工程と、
を備えたヘテロ接合電界効果トランジスタの製造方法。
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